JP2652722B2 - アナログ―デジタル変換装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアナログ−デジタル変換装置に関し、特に、
入力するアナログ信号を所定の量子化レベルに従ってデ
ジタル信号に変換するアナログ−デジタル変換装置に関
する。

［従来の技術］ 従来のアナログ−デジタル（以下、A/Dと略す）変換
器は、予め定められた量子化レベルに従って入力アナロ
グ信号をデジタル信号に変換するように動作する。

第３図は、従来のA/D変換器による所定の量子化レベ
ルに基づくA/D変換動作を説明するための図である。

A/D変換器の１つとして、たとえば並列比較型A/D変換
器がある。この回路構成は周知なので詳細な説明は省略
するが、簡単に説明するならばデジタル信号に変換すべ
きアナログ信号を同時に入力する複数の比較器と、この
各比較器の出力段に接続されて、各比較器の出力信号を
保持するＤフリップフロップ、さらにこれらＤフリップ
フロップ群の出力段には、この出力信号を２進信号にデ
コードするデコーダが接続されている。今、並列比較型
A/D変換器が前掲第３図に示されるような量子化レベル
に従って0V〜1Vの間の値をとる入力アナログ信号V_inを
３ビットのデジタル信号に変換するように動作すると想
定すれば、前記複数の比較器は基準電圧（14/16V、12/1
6V、10/16V、8/16V、6/16V、4/16V、2/16V）と入力電圧
を示すアナログ信号V_inとの大小関係を比較し、入力ア
ナログ信号V_inの方が大きいときは１、小さいときは０
なるレベルの出力信号を発生するようにしている。これ
ら複数の比較器の各出力信号は次段のＤフリップフロッ
プにて保持（ラッチ）される。このＤフリップフロップ
群の出力はあるクロック入力に応答して、次段のデコー
ダに出力されて、応じて３ビットの２進信号（000〜11
1）に変換される。

以上のようにして、入力アナログ信号V_inは３ビット
のデジタル信号（２進信号）にA/D変換される。なお、
第３図においては後述する説明のために、デコーダ出力
の２進信号を10進化したデジタル信号outを記してい
る。

第４図（ａ）および（ｂ）は、前掲第３図の量子化レ
ベルに基づいた従来のA/D変換動作における入力アナロ
グ信号V_inと相当する出力デジタル信号outとの関係を示
す図である。図示されるように、第４図（ａ）および
（ｂ）の横軸には同一スケールの経過時間が、第４図
（ａ）の縦軸には入力アナログ信号V_inレベルが、およ
び第４図（ｂ）の縦軸にはアナログ信号V_inレベルに相
当するデジタル信号outレベルがそれぞれとられてお
り、入力されるアナログ信号V_inレベルを前掲第３図の
量子化レベルに基づいて忠実にデジタル信号outに変換
するように動作していることがわかる。

以上は従来の並列比較型A/D変換器について述べた
が、上述したような入力アナログ信号V_inをあらかじめ
定められる量子化レベルに従ってデジタル信号outにA/D
変換する動作は、この並列比較型A/D変換器に特定され
るものではなく、従来のA/D変換器全般について同様で
ある。

［発明が解決しようとする課題］ しかしながら、上述した従来のA/D変換動作によれ
ば、入力アナログ信号V_inに何らかの原因により微小な
ノイズ成分が混入した場合には、このノイズ成分につい
ても忠実にA/D変換してしまうという問題がある。これ
を図面を参照して詳細に説明する。

第５図（ａ）および（ｂ）は、前掲第３図に示される
量子化レベルに基づいた従来のA/D変換動作においてノ
イズ成分が混入した入力アナログ信号V_inと、これに対
する出力デジタル信号outの関係を示す図である。図示
されるように第５図（ａ）および（ｂ）の横軸には同一
スケールの経過時間がとられ、第５図（ａ）の縦軸に入
力アナログ信号V_inレベルがとられ、第５図（ｂ）の縦
軸には第５図（ａ）の入力アナログ信号V_inレベルに相
当するデジタル信号outレベルがとられている。

第５図（ａ）に示されるように入力アナログ信号V_in
はノイズ成分の混入により6/16V付近で不安定に微少推
移していることがわかる。これが、従来のA/D変換器に
よってA/D変換されると、第５図（ｂ）に示されるよう
に混入しているノイズ成分が強調されてしまい出力デジ
タル信号outがレベル“3"と“2"の間をステップ状に、
かつ頻繁に変化して不安定な出力となってしまう。した
がって、このA/D変換動作による出力デジタル信号outを
入力し、応じてその動作が制御されるような制御系は、
この入力アナログ信号V_in混入のノイズ成分によって不
安定動作に陥り、系の安定性が悪くなるという問題があ
る。この場合、回路構成が簡単な方がよいことは言うま
でもない。

それゆえに、本発明の目的は、簡単な構成により、入
力アナログ信号に微少な変化がある場合でも常に安定し
たデジタル信号出力を得ることのできるアナログ−デジ
タル変換装置を提供することである。

［課題を解決するための手段］ 本発明にかかるアナログ−デジタル変換装置は、与え
られるアナログ信号を所定の量子化レベルに従ってデジ
タル信号に変換する信号変換手段と、この信号変換手段
によるデジタル信号入力に応答して前記デジタル信号に
任意の一定信号量をデジタル加算する加算手段と、該ア
ナログ−デジタル変換装置から出力されるべきデジタル
信号を記憶する記憶手段と、前記信号変換手段からの前
記デジタル信号が前記記憶手段から読出されたデジタル
信号よりも大きいことを検出する第１の比較検出手段
と、前記加算手段出力のデジタル加算信号が、前記記憶
手段から読出されたデジタル信号よりも小さいことを検
出する第２の比較検出手段と、さらに前記第１比較検出
手段の検出出力に応答して前記信号変換手段出力のデジ
タル信号を、かつ前記第２比較検出手段の検出出力に応
答して前記加算手段出力の前記デジタル加算信号を前記
記憶手段に書込む選択書込み手段とを備えて構成され
る。

［作用］ 本発明に係るアナログ−デジタル変換装置は以上のよ
うに構成されるので、入力されるアナログ信号が加算手
段によって加算される任意の一定信号量に相当する範囲
内で不安定にかつ頻繁に変化した場合、前記第１および
第２比較検出手段の検出出力に応答した記憶手段の記憶
内容書換えが行なわれないので、この記憶手段の記憶内
容、すなわち該アナログ−デジタル変換装置から出力さ
れるべきデジタル信号は保持され、ひいては該アナログ
−デジタル変換装置による出力デジタル信号を常に安定
して得ることができる。

［実施例］ 以下、本発明の一実施例について図面を参照して詳細
に説明する。第１図は、本発明の一実施例によるA/D
（アナログ−デジタル）変換装置１の機能構成を示す概
略図である。

図においてA/D変換装置１は前段に接続される回路か
ら入力されるアナログ信号V_inをA/D変換してデジタル信
号D_outとして出力する。詳細には、A/D変換装置１は従
来と同様に例えば第３図の量子化レベルに基づいたA/D
変換動作をするA/D変換器11、加算器12、第１および第
２比較器13および14、該A/D変換装置１によって得られ
たデジタル値を記憶するレジスタ15ならびに選択回路16
を含む。前記A/D変換器11は、前段に接続される回路か
ら与えられるアナログ信号V_inを入力し、応じてデジタ
ル信号outを出力する。このデジタル信号outは加算器1
2、第１比較器13および選択回路16に同時に与えられ
る。まず、加算器12は与えられるデジタル信号outに一
定信号量、たとえばデジタル値１をデジタル加算して、
得られたデジタル加算値ａを次段の第２比較器14に出力
する。また、第１比較器13はモード切換信号m1によりレ
ジスタ15を読出しモードに設定して、レジスタ15から読
出したデジタル値と前段のA/D変換器11出力によるデジ
タル信号outとをデジタル大小比較して選択切換信号s1
を選択回路16に出力する。また第２比較器14は、モード
切換信号m2によりレジスタ15を読出しモードに設定し
て、レジスト15から読出したデジタル値と前段の加算器
12出力によるデジタル加算器ａとをデジタル大小比較し
て選択切換信号s2を選択回路16に出力する。

選択回路16は、A/D変換器11出力のデジタル信号outお
よび加算器12出力のデジタル加算値ａとを入力して、選
択切換信号s1およびs2に応答してこの両入力値のいずれ
か一方を選択的に入力切換えして出力側に導出し次段の
レジスタ15に与える。これに応じて、レジスタ15はモー
ド切換信号m1あるいはm2によって書込みモードに切換設
定された後、選択回路16から与えられたデジタル値が書
込まれて、該A/D変換装置１が出力すべきデジタル値が
記憶されることになる。

なお、第１比較器13はレジスタ15に記憶されたデジタ
ル値がA/D変換器11出力のデジタル信号outレベルよりも
小さいことを検出したことに応答して選択切換信号s1を
出力して選択回路16の入力をA/D変換器11側に切換え
て、デジタル信号outがレジスタ15に書込まれて記憶さ
れるように動作する。また、第２比較器14はレジスタ15
に記憶されたデジタル値が加算器12出力のデジタル加算
値ａよりも大きいことを検出したことに応答して選択切
換信号s2を出力して選択回路16の入力を加算器12側に切
換えて、デジタル加算値ａがレジスタ15に書込まれて記
憶されるように動作する。したがって、レジスタ15に記
憶されたデジタル値が要求に応じて定期的に該A/D変換
装置１の外部に読出されることによって、入力アナログ
信号V_inがA/D変換されたデジタル信号D_outが外部出力さ
れる。

なお、加算器12における加算値はデジタル値“1"に特
定されるものではなく、入力アナログ信号V_inレベルの
微少変化幅を予め知って、これを十分に抑制（吸収）す
ることのできるデジタル値幅を設定すればよい。

第２図（ａ）および（ｂ）は、本発明の一実施例のA/
D変換装置１のA/D変換動作による入力アナログ信号V_in
と出力デジタル信号D_outとの相関関係を示す図である。
第２図（ａ）および（ｂ）ともに横軸には経過時間が同
一スケールでとられており、第２図（ａ）の縦軸には入
力アナログ信号V_inレベルが、第２図（ｂ）の縦軸には
出力デジタル信号D_outレベルがそれぞれとられている。

次に、第１図に示されるA/D変換装置１のA/D変換動作
について第２図（ａ）および（ｂ）ならびに第３図を参
照して詳細に説明する。

さて、第２図（ａ）および（ｂ）に示される時刻Tsか
らのA/D変換装置１によるA/D変換動作を説明する。この
とき、すでにレジスタ15にはデジタル値（＝６）が記憶
されていると想定する。この状態で第２図（ａ）のl1
（10/16＜l1＜12/16）Ｖのアナログ信号V_inが入力され
ると、A/D変換器11は第３図の量子化レベルに従ってデ
ジタル信号out（＝５）を出力する。これに応じて加算
器12は（５＋１）のデジタル加算処理をしてデジタル加
算値ａ（＝６）を第２比較器14に与える、これに応答し
て、第２比較器14はモード切換信号m2を出力してレジス
タ15を読出しモードに設定する。応じて第２比較器14に
は読出しモードに設定されたレジスタ15が読出されたデ
ジタル値（＝６）が与えられて、これとデジタル加算値
ａ（＝６）とのデジタル大小比較が行なわれる。並行し
て第１比較器13においても、デジタル信号out（＝５）
とモード切換信号m1によってレジスタ15から読出された
デジタル値（＝６）とのデジタル大小比較が行なわれ
る。このとき、第１および第２比較器13および14におけ
るデジタル大小比較はいずれにおいても成立しないの
で、選択切換信号s1およびs2は出力されず、応じて選択
回路16によるレジスタ15への書込動作は行なわれず、レ
ジスタ15にはデジタル値（＝６）が記憶されたままとな
る。したがって、出力デジタル信号D_outは第２図（ｂ）
に示されるようにデジタル値（＝６）を維持することと
なる。

続いて、アナログ信号V_inが第２図（ａ）のl2（8/16
＜l2＜10/16）Ｖになると、A/D変換器11はデジタル信号
out（＝４）を出力する。これに応じて加算器12はデジ
タル加算値ａ（＝５）を出力するので、第２比較器14は
デジタル加算値ａとデジタル信号outとをデジタル大小
比較して、応じて選択切換信号s2を選択回路16に出力す
る。したがって、選択回路16の入力側が切換えられてデ
ジタル加算値ａ（＝５）が出力側に導出される。このと
き、レジスタ15はモード切換信号m2によって書込みモー
ドに設定されているので、選択回路16出力によるデジタ
ル加算値ａ（＝５）が書込まれその記憶内容が書換えら
れることになる。したがって、出力デジタル信号D_outは
第２図（ｂ）に示されるようにデジタル値（＝６）から
デジタル値（＝５）に更新される。続いて、アナログ信
号V_inが第２図（ａ）のl3（6/16＜l3＜8/16）Ｖになる
と、A/D変換器11はデジタル信号out（＝３）を出力す
る。これに応じて加算器12および第２比較器14、ならび
に選択回路16が所定の動作をして、第２比較器14出力の
モード切換信号m2により書込みモードに設定されたレジ
スタ15に選択回路16出力のデジタル加算値ａ（＝４）が
書込まれて記憶内容が書換えられる。したがってデジタ
ル信号D_outは第２図（ｂ）に示されるようにデジタル値
（＝５）からデジタル値（＝４）に更新される。

続いて、アナログ信号V_inが第２図（ａ）のl4（4/16
＜l4＜6/16）Ｖになると、l3の場合と同様にしてレジス
タ15にはデジタル加算値（＝３）が書込まれて記憶内容
が書換えられ、デジタル信号Doutは第２図（ｂ）に示さ
れるようにデジタル値（＝４）からデジタル値（＝３）
に更新される。続いて、アナログ信号V_inが第２図
（ａ）のl5（2/16＜l5＜4/16）Ｖで入力されると、応じ
てA/D変換器11はデジタル信号out（＝１）を出力するの
で、これに応じて加算器12および第２比較器14ならびに
選択回路16が所定の動作をして、第２比較器14出力のモ
ード切換信号m2により書込みモードに設定されたレジス
タ15に選択回路16出力のデジタル加算値ａ（＝２）が書
込まれて記憶内容が書換えられる。したがって、デジタ
ル信号D_outは第２図（ｂ）に示されるようにデジタル値
（＝２）に更新される。

さて、ここで外乱により発生した微小のノイズ成分を
含んだ状態でアナログ信号V_inが該A/D変換装置１に入力
されると想定する。つまり、アナログ信号V_inが第２図
（ａ）のl6（l5＜4/16＜l6＜6/16）Ｖで入力されるの
で、A/D変換器11はデジタル信号out（＝２）を出力す
る。このとき、第１比較器13はモード切換信号m1によっ
てレジスタ15から読出したデジタル値（＝２）とA/D変
換器11出力のデジタル信号out（＝２）とのデジタル大
小比較を行なう。並行して、第２比較器14においても加
算器12出力のデジタル加算値ａ（＝３）とモード切換信
号m2によってレジスタ15から読出されたデジタル値（＝
２）とのデジタル大小比較が行なわれる。この第１およ
び第２比較器13および14におけるデジタル大小比較は成
立しないので選択切換信号a1およびa2は出力されず、選
択回路16によるレジスタ15の記憶内容の書換えも行われ
ない。つまり、レジスタ15にはデジタル値（＝２）が記
憶され続ける。したがって、出力デジタル信号D_outにつ
いても第２図（ｂ）に示されるようにデジタル値（＝
２）を保持することになる。つまり、該A/D変換装置１
によれば入力アナログ信号V_inに微小なノイズ成分が混
入することがあっても、そのノイズ成分量がデジタル信
号D_outのデジタル値１に相当するアナログ量の範囲で抑
えられる間はこのノイズ成分に対してのA/D変換動作は
行なわれず、前回のデジタル信号D_outレベルを保持する
ことができる。

さらに、アナログ信号V_inが第２図（ａ）のl7（6/16
＜l7＜8/16）Ｖで入力されるとA/D変換器11はデジタル
信号out（＝３）を出力する。応じて第１比較器13はモ
ード切換信号m1を出力してレジスタ15から読出したデジ
タル値（＝２）とデジタル信号out（＝３）とのデジタ
ル大小比較を行なう。このとき（２＜３）であることに
応答して、第１比較器13は選択回路16に選択切換信号s1
を出力してデジタル信号out（＝３）をモード切換信号m
1によって書込みモードに設定されたレジスタ15に書込
むよう動作する。これによってレジスタ15はその記憶内
容が書換えられてデジタル値（＝３）が記憶されること
になる。したがって出力デジタル信号D_outは第２図
（ｂ）に示されるようにデジタル値（＝３）に更新され
る。

続いて、外乱によりアナログ信号V_inが第１図（ａ）
のl8（4/16＜l8＜6/16＜l7）のようにノイズ成分を含ん
だ状態でA/D変換器11に与えられると、応じてA/D変換器
11はデジタル信号out（＝２）を出力する。応じて第１
および第２比較器13および14によるデジタル大小比較は
成立しないので選択切換信号s1およびs2は選択回路16に
出力されない。それゆえにレジスタ15の記憶内容の書換
えは行なわれずその記憶内容は保持される。したがっ
て、出力デジタル信号D_outは第２図（ｂ）に示されるよ
うにデジタル値（＝３）を維持する。

さらに、外乱の影響を受けてノイズ成分を含んでアナ
ログ信号V_inがl9（l8＜6/16＜l9＜8/16）Ｖで入力され
ると、応じてA/D変換器11はデジタル信号out（＝３）を
出力する。これに応答して第１および第２比較器13およ
び14によるデジタル大小比較はいずれにおいても成立し
ないので選択信号s1およびs2は出力されず、応じて選択
回路16によるレジスタ15の記憶内容の書換えは行なわれ
ない。したがって、出力デジタル信号D_outは第２図
（ｂ）に示されるようにデジタル値（＝３）を維持する
ことになる。

以上のように、入力アナログ信号V_inレベルが外乱に
より微小なノイズ成分を含んでレベルl7からl8,そしてl
9へ頻繁に変位しても、このノイズ成分量によるアナロ
グ信号V_in変位幅はデジタル信号D_outのデジタル値１に
相当するアナログ量の幅で抑えられているので、該A/D
変換装置１はこのノイズ成分についてはA/D変換動作し
ないことがわかる。

さらに、アナログ信号V_inが第２図（ａ）のl10（8/16
＜l10＜10/16）Ｖで入力されると、応じてA/D変換器11
はデジタル信号out（＝４）を出力する。これに応答し
て第１比較器13によるデジタル大小比較が成立し、選択
切換信号s1が出力される。したがって選択回路16はモー
ド切換信号m1により書込みモードに設定されたレジスタ
15にデジタル信号out（＝４）を書込むように動作す
る。したがってレジスタ15の記憶内容は書換えられて、
応じて出力デジタル信号D_outは第２図（ｂ）に示される
ようにデジタル値（＝３）からデジタル値（＝４）に更
新されることになる。

さらにアナログ信号V_inレベルが上昇して第２図
（ａ）のl11（10/16＜l11＜12/16）Ｖ続いてl12（12/16
＜l12＜14/16）Ｖに変化すれば、第１比較器13および選
択回路16の所定の動作によってレジスタ15の記憶内容は
逐次書換えられるので、出力デジタル信号D_outは第２図
（ｂ）に示されるようにデジタル値（＝５）に続いてデ
ジタル値（＝６）へと更新される。

以上のようにA/D変換装置１によれば、たとえば第２
図（ｂ）の期間T1およびT2に示されるように入力アナロ
グ信号V_inが外乱によるノイズ成分を含んで微少変化す
るとき、そのノイズ成分量が予め定められた値域内で抑
えられる間は、この混入されたノイズ成分によって引起
こされる入力アナログ信号V_inのレベル変化に対してはA
/D変換は実行されない。

［発明の効果］ 以上のように本発明によれば、アナログ−デジタル変
換装置の入力アナログ信号が加算手段によって加算され
る任意の一定信号量に相当するアナログ量の範囲で不安
定にかつ頻繁に変化した場合、第１および第２比較検出
手段の検出出力に応答した記憶手段の記憶内容の書換え
はおこらないので、簡単な構成により、記憶手段の記憶
内容、すなわち該アナログ−デジタル変換装置から出力
されるべきデジタル信号を前回値を保持した状態で安定
して得ることができるという効果がある。

また、加算手段で加算される信号量は任意に設定でき
るので、たとえば入力アナログ信号の不安定かつ頻繁に
変化するアナログ量に応じて可変設定できるので、入力
アナログ信号に応じて柔軟に動作するアナログ−デジタ
ル変換装置を得ることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるアナログ−デジタル
変換装置の機能構成を示す概略図である。第２図（ａ）
および（ｂ）は、本発明の一実施例のアナログ−デジタ
ル変換装置のA/D変換動作による入力アナログ信号と出
力デジタル信号との相関関係を示す図である。第３図
は、従来のA/D変換器による所定の量子化レベルに基づ
くA/D変換動作を説明するための図である。第４図
（ａ）および（ｂ）は、第３図の量子化レベルに基づい
た従来のA/D変換動作における入力アナログ信号とこれ
に相当する出力デジタル信号との相関関係を示す図であ
る。第５図（ａ）および（ｂ）は、第３図の量子化レベ
ルに基づいた従来のA/D変換動作においてノイズ成分が
混入した入力アナログ信号に対する出力デジタル信号の
相関関係を示す図である。 図において、１はA/D変換装置、11はA/D変換器、12は加
算器、13は第１比較器、14は第２比較器、15はレジス
タ、16は選択回路、V_inはアナログ信号、outおよびD_out
はデジタル信号、ａはデジタル加算値、s1およびs2は選
択切換信号ならびにm1およびm2はモード切換信号であ
る。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】アナログ−デジタル変換装置であって、 与えられるアナログ信号を所定の量子化レベルに従って
   デジタル信号に変換する信号変換手段と、 前記信号変換手段からの前記デジタル信号入力に応答し
   て、前記デジタル信号に任意の一定信号量をデジタル加
   算する加算手段と、 前記アナログ−デジタル変換装置から出力されるべきデ
   ジタル信号を記憶する記憶手段と、 前記信号変換手段からの前記デジタル信号が前記記憶手
   段から読出されたデジタル信号よりも大きいことを検出
   する第１の比較検出手段と、 前記加算手段出力のデジタル加算信号が前記記憶手段か
   ら読出されたデジタル信号よりも小さいことを検出する
   第２の比較検出手段と、 前記第１比較検出手段の検出出力に応答して前記信号変
   換手段出力の前記デジタル信号を、かつ前記第２比較検
   出手段の検出出力に応答して前記加算手段出力の前記デ
   ジタル加算信号を前記記憶手段に書込む選択書込み手段
   とを備えた、アナログ−デジタル変換装置。