JPS63171025A - ヒステリシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル信号処理回路において雑音を抑圧す
る目的等で用いられるヒステリシス回路に関するもので
ある。

従来の技術 近年、テレビジョン受像機の機能の１部分、例えばビデ
オ信号処理回路がデジタル化されるようになってきてい
る。これはデジタル信号処理技術を用いることにより、
アナログ技術では達成できないより安定で、より部品点
数が少なく、より高性能の機能が得られるからである。

しかしながら、そのデジタル信号処理もビット長の制限
があり、限られたビット長の中で性能を確保しなければ
ならない。

有限ビット長を用いてデジタル信号処理を行なう場合に
問題となるのはＳＮである。

発明が解決しようとする問題点 以下図面を参照しながら従来の問題点について説明する
。

第３図は従来のヒステリシスのない回路に入力したデー
タ列を示している。ａはデータ列でありｂはそれを視覚
化したものである。ここで“６”と６”の繰返しがノイ
ズである。このようなノイズは理想的なＡＤコンバータ
を用いてアナログ信号をデジタル信号に変換しても有限
語長を用いる限り１ビツト誤差として避けられないもの
である。

本発明は上記問題点に鑑み、ＡＤコンバータで発生する
１ビツト誤差を吸収するためのヒステリシス回路を提供
するものである。

問題点を解決するための手段 上記問題点を解決するために、本発明のヒステリシス回
路は、入力データ列を反転する第１の反転回路と、入力
データ列をラッチする第１の遅延回路と、第１の反転回
路の出力と第１の遅延回路の出力との全加算を行ないキ
ャリー入力に１″を入力した第１の全加算回路と、第１
の遅延回路の出力を反転する第２の反転回路と、第２の
反転回路の出力と入力データ列を全加算しキャリー入力
に１“を入力した第２の全加算回路と、第１の全加算回
路のキャリー出力をＲ入力に第２の全加算回路のキャリ
ー出力をＳ入力に入力したＲ−Ｓフリップフロップ回路
と、Ｒ−Ｓフリップフロップ回路の出力と入力データ列
とを加算しキャリー入力に“○″を入力した全加算回路
とを備えた構成を備えたものである。

作　　用 本発明は、上記した構成によって、データ列が増加する
場合には出力するデータ列に０１１を加算し、データ列
が減少する場合には出力するデータ列に′″１″を加算
することによシヒステリシス特性をもたせ、これにより
ＡＤコンバータで発生する１ビツト誤差を○にすること
によりデータ列のＳＮの向上を図ることができる。

実施例 以下、本発明の一実施例のヒステリシス回路について、
図面を参照しながら説明する。

第１図は本発明の一実施例におけるヒステリシス回路の
回路図を示すものである。

第１図において、１１は入力データ列を反転する反転回
路であり、１２は入力データ列をラッチする第１の遅延
回路であり、１３は第１の反転回路１１の出力と第１の
遅低回路１２の出力とを加算しキャリー入力に“１″を
入力する第１の全加算回路である。１４は第１の遅延回
路１２の出力を反転する第２の反転回路であり、１６は
第２の反転回路１４の出力と入力データ列とを加算しキ
ャリー入力に１″を入力した第２の全加算回路である。

１６は第１の全加算回路１３のキャリー出力をＲ入力に
第２の全加算回路１６のキャリー出力をＳ入力に入力し
たＲＳフリップフロップ回路であり、１アは入力データ
列とＲ−Ｓフリップフロップ回路１６のＱ出力を加算し
キャリー入力に０”を入力する第３の全加算回路である
。

以上のように構成されたヒステリシス回路について以下
第１図及び第２図を用いてその動作を説明する。

まず、第２図は第１図の各部のデータ列の内容を示すも
のである。ａは入力データ列であり、ｂは第１の全加算
回路１３の出力のデータ列であり、Ｃは第２の全加算回
路１５の出力のデータ列である。ここで各々の全加算回
路のキャリー出力は、全加算回路の出力が負の時に１＃
が出力される。

従って、Ｒ−Ｓフリップフロップ回路１６のＱ出力はｄ
のようになり、第３の全加算回路の出力はｅのようにな
る。なお、ｆは出力信号を示す。

以上のように本実施例によれば、全加算回路を用いて前
データと現データとの差をとり、負であることを検出し
て増加か減少かを判別し、減少の場合は１”を現データ
に加えることによりヒステリシス特性を備える。

なお、本実施例によれば第２の反転回路１４は第１の遅
延回路１２の出力を反転するようにしているが、別の遅
延回路を入力データ列を遅延させるのに用いてもよい。

又、Ｒ−Ｓフリップフロップ回路１６の出力と第３の全
加算回路１７の入力との間に遅延回路を設け、第３の全
加算回路のもう一方の入力の直前に別の遅延回路を挿入
し、各回路の演算に要する遅延を助けるように時間合わ
せを行なっても同様の動作をする。

発明の効果 以上のように本発明のヒステリシス回路は、入力データ
列を反転する第１の反転回路と、入力データ列をラッチ
する第１の遅延回路と、第１の反転回路の出力と第１の
遅延回路の出力とを加算しキャリー入力に１″を入力す
る第１の全加算回路と、第１の遅延回路の出力を反転す
る第２の反転回路と、第２の反転回路の出力と入力デー
タ列を加算しキャリー入力に１″を入力した第２の全加
算回路と、第１の全加算回路のキャリー出力をＲ入力に
第２の全加算回路のキャリー出力をＳ入力に入力したＲ
−Ｓフリップフロップ回路と、Ｒ−Ｓフリップフロ・ツ
ブ回路のＱ出力と入力データ列とを加算しキャリー入力
に０“を入力した第３の全加算回路とを設けたことによ
り、入力データ列にヒステリシス特性をもたせることが
可能となり、データ列に含まれるノイズを除去すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるヒステリシス回路の
回路図、第２図は本発明の一実施例における各部のデー
タ列の変化を説明する模式図、第３図は従来のヒステリ
シスのない入力データ列を示す模式図である。 １１．１４・・・・・・反転回路、１２・・・・・・遅
延回路、１３．１６．１７・・・・・・全加算回路、１
６・・・・・・Ｒ−Ｓフリップフロップ回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図　　　　　　　　　ｔｔ、、４−１ＩｈｒｉＪオｆ２
−　叙　ｑ ｆ３．１５．１７−　全７１１１坪・Ｉｆ６°−Ｒ〜Ｓ
７リツデ７Ｄプ７”＠％＼ｊ１２　　閃 第　３　図

Claims (1)

【特許請求の範囲】
1. ｎビットのデジタル信号処理回路であって、入力データ
   列を反転する第１の反転回路と、上記入力データ列をラ
   ッチする第１の遅延回路と、上記第１の反転回路の出力
   と上記第１の遅延回路の出力との全加算を行ないキャリ
   ー入力に“１”を入力する第１の全加算回路と、上記第
   １の遅延回路の出力を反転する第２の反転回路と、上記
   第２の反転回路の出力と上記入力データ列とを全加算し
   、キャリー入力に“１”を入力する第２の全加算回路と
   、上記第１の全加算回路のキャリー出力をＲ入力に入力
   し上記第２の全加算回路のキャリー出力をＳ入力に入力
   したＲ−Ｓフリップフロップ回路と、上記Ｒ−Ｓフリッ
   プフロップ回路の出力と上記入力データ列とを加算しキ
   ャリー入力に“０”を入力した第３の全加算回路とを備
   えたことを特徴とするヒステリシス回路。