JP2002111447A - ディジタルフィルタ - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
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Abstract
ローを検出できると共に、オーバーフロー振動の発生を
完全に防止すること。 【解決手段】 ディジタルフィルタの演算に際して定め
られたビット長を超えたデータが発生するオーバーフロ
ーを検出するオーバーフロー検出器を設けることによ
り、2ビット以上の複数ビットに亙るオーバーフローを
検出できる。また、前記オーバーフロー検出器により正
のオーバーフローが検出された場合は出力値を正の最大
値に固定し、負のオーバーフローが検出された場合は出
力値を負の絶対値の最大値に固定するクリップ回路を設
けることにより、オーバーフロー振動の発生を完全に防
止することができる。
Description
タに係り、特にバイカッド(bi−quad)フィルタ
におけるオーバーフロー振動の防止技術に関する。
サンプリング方式のA/D(アナログ/ディジタル)コ
ンバータの普及に伴って、盛んに電子機器に採用される
ようになった。なかでも、係数感度が低く、安定度の高
いバイカッド(bi−quad)フィルタは、多く用い
られている。
ータは、アナログ入力信号の最高周波数成分よりもはる
かに高いサンプリングレートでこれを変換し、ディジタ
ル出力を後段に置かれたディジタルローパスフィルタに
通して、高い周波数のノイズ(雑音)成分を減衰させ、
変換ノイズを低減する。特に、ΔΣ方式のものは、ノイ
ズシェーピングと呼ばれる変換ノイズの周波数特性を持
ち、ノイズのパワースペクトルが高域に偏るため、1ビ
ットのディジタル信号に変換しても、オーバーサンプリ
ングによって、14ビット程度の精度を確保できる。し
たがって、LSI(大規模集積回路)チップ上の全回路
面積に対して、アナログ回路の占める割合を小さくで
き、アナログ回路自体の構成も簡単にできるため、携帯
電話などに採用されている。
も操作性や多機能性を重視した設計がなされる傾向にあ
り、ひとつのLSI上に占めるディジタルフィルタの回
路面積も小さいほうが望ましい。こうした回路面積削減
の要求に対して、直列演算方式は、非常に優れた面積効
率を提供する。
(桁あふれ)が検出しにくく、検出後の対策が困難であ
るという欠点がある。直列演算方式では、LSB(最下
位ビット)からMSB(最上位ビット)に向かって、演
算が1ビットずつ進行する。オーバーフローは、演算の
結果、定められたビット長を超えたデータが発生する現
象であり、MSBが処理されてはじめて検出が可能にな
るので、検出された時点で、データは演算器から外部へ
と既に出力されてしまっている。
カッドフィルタでオーバーフローが発生した場合の入力
信号と出力信号である。
に対して、出力が激しく振動している。この現象をオー
バーフロー振動と言う。
2の補数表現されていることに原因がある。例えば、−
4から+3までの数を2の補数表現を用いて2進数で表
示すると、下のようになる。
+3の1つ上は+4(0100)であるが、桁が3ビッ
トしかないとき、下側の3ビットしか表現できないた
め、+3(011)から1増加するごとに、−4(10
0)、−3(101)、−2(110)と変化する。ま
た、−4の1つ下は−5(1011)であるが、同様に
桁数が限られていると、下側の3ビットしか表現できな
いため、−4から1減少するごとに+3(011)、+
2(010)、+1(001)のように変化する。
場合と、オーバーフローから正常値に復帰した場合に、
ディジタルフィルタ内部の演算器出力は、正の最大値付
近と負の最大値付近とを行き来するようになり、図34
(b)で見られるような、振動的波形が出力される。
止した直列演算型ディジタルバイカッドフィルタ(破線
内)である。
ジスタ、1b、1c、1e、1fは複数ビットのシフト
レジスタ、2は係数器、3は加算器、4はエクスクルー
シブノアゲート(一致回路)、5はセレクタ、6はアン
ドゲートである。セレクタ5には、例えば図26に示す
ものが用いられる。図29では、セレクタの制御信号は
省略してある。
れることが多いため、図29には、前後の段のバイカッ
ド回路の一部も示してある。シフトレジスタ1e、1f
は、係数器2の遅延を補償するために挿入されているの
で、係数器の遅延が1演算サイクル以下であれば、不要
である。
f Solid-State Circuits,vol.SC-23,no3,p.838,Fig.4.
に見られるものと同様のオーバーフロー振動防止回路す
なわちエクスクルーシブノア(オア)ゲート4とアンド
ゲート6を有し、オーバーフローが検出されると、シフ
トレジスタに蓄えられた内部記憶を0にクランプしてい
る。
4、セレクタ5、1ビットレジスタ1d、アンドゲート
6によって実行される。MSBとその下のビットが一致
しているかどうかをエクスクルーシブノアゲート4が検
出したタイミングでセレクタ5からその結果を1dに出
力し、次の演算サイクルで結果を1dにラッチ(記憶)
する。検出結果が1(一致)ならば正常、0(不一致)
ならばオーバーフローである。正常動作時には、アンド
ゲート6からシフトレジスタ1bまたは1cの出力がそ
のまま出力されるが、オーバーフロー時には、アンドゲ
ート6の出力は0になる。図35(a)と(b)は、図
29の従来例でオーバーフローが発生した場合の入力信
号と出力信号である。この図35から、オーバーフロー
振動がまだ残っていることと、オーバーフロー限界付近
の入力に対しては、スパイク状のノイズが多量に発生し
ていることが分かる。
な2つの欠点がある。
ア)ゲートでは、2ビット以上の複数ビットに亙るオー
バーフローが検出できない点である(図36(b)の大
きな段差部分)。図29の回路では、演算の1サイクル
のあいだに、前段のバイカッドでの加算も含めると4回
の加算が行われている。仮に乗算でオーバーフローしな
かったとしても、最大3ビットのオーバーフローが発生
する可能性がある。
が完全には防止できないことである(図36(b)の細
かいスパイク状の波形部分)。オーバーフローが検出さ
れたときには、すでにオーバーフローしたデータが出力
されてしまっている。また、内部記憶を0にクランプし
ているので、正常動作とオーバーフロー防止動作とを繰
り返すような場合、波形に段差が発生し、これがノイズ
となる。
るためになされたもので、その目的は、2ビット以上の
複数ビットに亙るオーバーフローを検出できると共に、
オーバーフロー振動の発生を完全に防止することができ
るディジタルフィルタを提供することである。
に、本発明の特徴は、ディジタルフィルタにおいて、演
算に際して定められたビット長を超えたデータが発生す
るオーバーフローを全てのビットに亙って検出するオー
バーフロー検出手段と、前記オーバーフロー検出手段に
より正のオーバーフローが検出された場合は出力値を正
の最大値に固定し、負のオーバーフローが検出された場
合は出力値を負の絶対値の最大値に固定するクリップ手
段とを具備することにある。
検出手段によるオーバーフローの検出レベルを1ビット
下げることにある。
入する丸め手段を具備することにある。
能なディジタル回路であって、少なくとも1つの前向係
数器と、少なくとも1つの後向係数器と、前記後向係数
器の出力と入力信号とを加算する加算手段と、前記加算
手段の出力を記憶する記憶手段と、前記後向係数器の出
力と前段の前向係数器の出力とこれらの出力を加算する
全ての加算器のキャリー(桁上げ)出力とが入力される
オーバーフロー(桁あふれ)検出手段と、前記記憶手段
の出力に接続されたクリップ手段とを具備し、前記クリ
ップ手段は前記オーバーフロー検出手段の出力にしたが
って入力された前記記憶手段の出力を正または負の一定
値にクリップして出力することにある。
能なディジタル回路であって、少なくとも1つの前向係
数器と、少なくとも1つの後向係数器と、前記後向係数
器の出力と入力信号とを加算する加算手段と、前記加算
手段の出力を記憶する第1の記憶手段と、前記後向係数
器の出力と前段の前向係数器の出力とこれらの出力を加
算する全ての加算器のキャリー(桁上げ)出力と前記第
1の記憶手段の出力が入力されるオーバーフロー(桁あ
ふれ)検出手段と、前記第1の記憶手段の出力を記憶す
る第2の記憶手段の出力に接続されたクリップ手段とを
具備し、前記クリップ手段は前記オーバーフロー検出手
段の出力にしたがって入力された前記記憶手段の出力を
正または負の一定値にクリップして出力することにあ
る。
転する論理反転手段と、前記論理反転手段の出力とキャ
リー出力の全部を加算する加算手段と、前記加算手段の
出力をデコード(符号化)するデコード手段とから構成
されることを特徴とする。
転する論理反転手段と、前記論理反転手段の出力とキャ
リー出力の全部を加算する加算手段と、前記加算手段の
出力と前記第1の記憶手段の出力とをデコード(符号
化)するデコード手段とから構成されることを特徴とす
る。
反転する論理反転手段と、前記論理反転手段の出力と係
数器出力の全部を加算する加算手段と、前記加算手段の
出力をデコード(符号化)するデコード手段とから構成
されることを特徴とする。
反転する論理反転手段と、前記論理反転手段の出力と係
数器出力の全部を加算する加算手段と、前記加算手段の
出力と前記第1の記憶手段の出力とをデコード(符号
化)するデコード手段とから構成されることを特徴とす
る。
入力端子に入力される第1の加算器と、前記加算器の出
力が入力される第1のシフトレジスタと、前記シフトレ
ジスタの出力が入力されるクリップ回路と、前記クリッ
プ回路の出力が入力される第2のシフトレジスタと、前
記第2のシフトレジスタの出力が入力される第3のシフ
トレジスタと、前記クリップ回路の出力が入力される第
1の係数器と、前記第2のシフトレジスタの出力が入力
される第2の係数器と、前記クリップ回路の出力が入力
される第3の係数器と、前記第2のシフトレジスタの出
力が入力される第4の係数器と、前記第3のシフトレジ
スタの出力が入力される第5の係数器と、前記第1、第
2の係数器の出力が入力され、その和出力が前記第1の
加算器の第2の入力端子に入力される第2の加算器と、
前記第4、第5の係数器の出力が入力される第3の加算
器と、前記第3の加算器の出力と前記第3の係数器の出
力が入力され、その和出力端子から出力データが出力さ
れる第4の加算器と、前記第1、第2の係数器出力およ
び第1、第2の加算器のキャリー出力と前段を構成する
第3、第4、第5の係数器出力および第3、第4の加算
器のキャリー出力とが入力されるオーバーフロー検出器
とを具備し、前記クリップ回路は前記オーバーフロー検
出器の出力にしたがって入力された前記第1のシフトレ
ジスタの出力を正または負の一定値に固定して出力する
ことにある。
入力端子に入力される第1の加算器と、前記加算器の出
力が入力される第1のシフトレジスタと、前記シフトレ
ジスタの出力が入力されるクリップ回路と、前記クリッ
プ回路の出力が入力される第2のシフトレジスタと、前
記第2のシフトレジスタの出力が入力される第3のシフ
トレジスタと、前記クリップ回路の出力が入力される第
1の係数器と、前記第2のシフトレジスタの出力が入力
される第2の係数器と、前記クリップ回路の出力が入力
される第3の係数器と、前記第2のシフトレジスタの出
力が入力される第4の係数器と、前記第3のシフトレジ
スタの出力が入力される第5の係数器と、前記第1、第
2の係数器の出力が入力される第2の加算器と、前記第
4、第5の係数器の出力が入力される第3の加算器と、
前記第3の加算器の出力と前記第3の係数器の出力が入
力され、その和出力端子から出力データが出力される第
4の加算器と、前記第2の加算器の出力と制御信号が入
力され、その和出力が前記第1の加算器の第2の入力端
子に入力される第5の加算器と、前記第1、第2の係数
器出力および第1、第2、第5の加算器のキャリー出力
と前段を構成する第3、第4、第5の係数器出力および
第3、第4の加算器のキャリー出力とが入力されるオー
バーフロー検出器とを具備し、前記クリップ回路は前記
オーバーフロー検出器の出力にしたがって入力された前
記第1のシフトレジスタの出力を正または負の一定値に
固定して出力することにある。
入力端子に入力される第1の加算器と、前記加算器の出
力が入力される第1のシフトレジスタと、前記シフトレ
ジスタの出力が入力されるクリップ回路と、前記クリッ
プ回路の出力が入力される第2のシフトレジスタと、前
記第2のシフトレジスタの出力が入力される第3のシフ
トレジスタと、前記クリップ回路の出力が入力される第
1の係数器と、前記第2のシフトレジスタの出力が入力
される第2の係数器と、前記クリップ回路の出力が入力
される第3の係数器と、前記第2のシフトレジスタの出
力が入力される第4の係数器と、前記第3のシフトレジ
スタの出力が入力される第5の係数器と、前記第1、第
2の係数器の出力が入力され、その和出力が前記第1の
加算器の第2の入力端子に入力される第2の加算器と、
前記第4、第5の係数器の出力が入力される第3の加算
器と、前記第3の加算器の出力と前記第3の係数器の出
力が入力されその和の出力端子から出力データが出力さ
れる第4の加算器と、前記第1、第2の係数器出力およ
び第1第2の加算器のキャリー出力と前段を構成する第
3、第4、第5の係数器出力および第3、第4の加算器
のキャリー出力と前記入力データと前記第1のシフトレ
ジスタの中間タップ出力が入力されるオーバーフロー検
出器とを具備し、前記クリップ回路は前記オーバーフロ
ー検出器の出力にしたがって入力された前記第1のシフ
トレジスタの出力を正または負の一定値に固定して出力
することにある。
入力端子に入力される第1の加算器と、前記加算器の出
力が入力される第1のシフトレジスタと、前記シフトレ
ジスタの出力が入力されるクリップ回路と、前記クリッ
プ回路の出力が入力される第2のシフトレジスタと、前
記第2のシフトレジスタの出力が入力される第3のシフ
トレジスタと、前記クリップ回路の出力が入力される第
1の係数器と、前記第2のシフトレジスタの出力が入力
される第2の係数器と、前記クリップ回路の出力が入力
される第3の係数器と、前記第2のシフトレジスタの出
力が入力される第4の係数器と、前記第3のシフトレジ
スタの出力が入力される第5の係数器と、前記第1、第
2の係数器の出力が入力される第2の加算器と、前記第
4、第5の係数器の出力が入力される第3の加算器と、
前記第3の加算器の出力と前記第3の係数器の出力が入
力され、その和出力端子から出力データが出力される第
4の加算器と、前記第2の加算器の出力と制御信号が入
力され、その和出力が前記第1の加算器の第2の入力端
子に入力される第5の加算器と、前記第1、第2の係数
器出力および第1、第2、第5の加算器のキャリー出力
と前段を構成する第3、第4、第5の係数器出力および
第3、第4の加算器のキャリー出力と前記入力データと
前記第1のシフトレジスタの中間タップ出力が入力され
るオーバーフロー検出器とを具備し、前記クリップ回路
は前記オーバーフロー検出器の出力にしたがって入力さ
れた前記第1のシフトレジスタの出力を正または負の一
定値に固定して出力することにある。
データ出力端子と、オーバーフロー検出器の出力が入力
される第1、第2のオーバーフロー検出信号入力端子
と、タイミング信号が入力される第1、第2の制御信号
入力端子と、出力信号を記憶する第1の記憶手段と、内
部信号を記憶する第2の記憶手段とを具備し、前記第1
制御信号入力端子に入力されるタイミング信号がハイレ
ベル(またはローレベル)の期間に前記第1、第2のオ
ーバーフロー検出信号入力端子に入力されるオーバーフ
ロー検出信号がオーバーフローしていないことを表すと
きにはデータ入力端子に入力された信号を、正のオーバ
ーフローを表すときには0を、負のオーバーフローを表
すときには1を前記第1の記憶手段にセットし、前記第
1制御信号入力端子に入力されるタイミング信号がハイ
レベル(またはローレベル)の期間に前記オーバーフロ
ー検出信号がオーバーフローしていないことを表すとき
には0を、正または負のオーバーフローを表すときには
1を前記第2の記億手段にセットし、前記第2制御信号
入力端子に入力されるタイミング信号がハイレベル(ま
たはローレベル)の期間に前記第2の記憶手段の内容が
1の場合には前記第1の記億手段にそれまで記憶してい
た値を論理反転してセットすることを特徴とする。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第5の符号入力端子に入力がそれぞれ接続された
第1から第5のインバータと、前記第1から第4のキャ
リー入力端子および前記第1から第5のインバータの出
力に入力がそれぞれ接続された第1から第3の全加算器
と、前記第1から第3の全加算器の和出力が入力される
第4の全加算器と、前記第1から第3の全加算器のキャ
リー出力が入力される第5の全加算器と、前記第4の全
加算器の出力と前記第5の全加算器の和出力が入力され
る第6の全加算器と、前記第6の全加算器の出力と前記
第5の全加算器のキャリー出力が入力される第7の全加
算器と、前記第4の全加算器の和出力(/Z0)と前記
第6の全加算器の和出力(/Z1)と前記第7の全加算
器の和出力(Z2)およびキャリー出力(/Z3)とか
ら論理式u=/Z3∩(Z2∪Z1∪Z0)とv=Z3
∩(/Z2∪/Z1∪/Z0)とにしたがってオーバー
フロー検出信号を生成してそれぞれを前記第1、第2の
オーバーフロー検出信号出力端子から出力するデコーダ
とを具備することを特徴とする。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1、第2の符号入力端子に入力がそれぞれ接続された第
1、第2のインバータと、前記第1から第4のキャリー
入力端子および前記第1、第2のインバータの出力に入
力がそれぞれ接続された第1、第2の全加算器と、前記
第3から第5の符号入力端子に入力が接続された第3の
全加算器と、前記第3の全加算器の和出力に入力が接続
された第3のインバータと、前記第3の全加算器のキャ
リー出力に入力が接続された第4のインバータと、前記
第1、第2の全加算器の和出力と第3のインバータの出
力が入力される第4の全加算器と、前記第1、第2の全
加算器のキャリー出力と第4のインバータの出力が入力
される第5の全加算器と、前記第4の全加算器の出力と
前記第5の全加算器の和出力が入力される第6の全加算
器と、前記第6の全加算器の出力と前記第5の全加算器
のキャリー出力が入力される第7の全加算器と、前記第
4の全加算器の和出力(/Z0)と前記第6の全加算器
の和出力(/Z1)と前記第7の全加算器の和出力(Z
2)およびキャリー出力(/Z3)とから論理式u=/
Z3∩(Z2∪Z1∪Z0)とv=Z3∩(/Z2∪/
Z1∪/Z0)とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第1、第2のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第4のキャリー入力端子に入力がそれぞれ接続さ
れた第1から第4のインバータと、前記第1から第5の
符号入力端子および前記第1から第4のインバータの出
力に入力がそれぞれ接続された第1から第3の全加算器
と、前記第1から第3の全加算器の和出力が入力される
第4の全加算器と、前記第1から第3の全加算器のキャ
リー出力が入力される第5の全加算器と、前記第4の全
加算器のキャリー出力と前記第5の全加算器の和出力が
入力される第1の半加算器と、前記第1の半加算器のキ
ャリー出力と前記第5の全加算器のキャリー出力が入力
される第2の半加算器と、数値4(二進数0100)か
ら前記第4の全加算の和出力(S0)と第1の半加算器
の和出力(S1)と第2の半加算器の和出力(S2)お
よびキャリー出力(S3)をそれぞれ第0から第3ビッ
トとする二進数を引き算して4ビットの減算結果(Z
3、Z2、Z1、Z0)を出力する減算手段と、前記減
算手段の出力から論理式u=/Z3∩(Z2∪Z1∪Z
0)とv=Z3 ∩(/Z2∪/Z1∪/Z0)とにし
たがってオーバーフロー検出信号を生成してそれぞれを
前記第1、第2のオーバーフロー検出信号出力端子から
出力するデコーダとを具備することを特徴とする。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
4のキャリー入力端子に入力が接続された第1のインバ
ータと、前記第1から第3のキャリー入力端子に入力が
接続された第1の全加算器と、前記第1から第5の符号
入力端子および前記第4のインバータの出力に入力がそ
れぞれ接続された第2、第3の全加算器と、前記第1の
全加算器の和出力に入力が接続された第2のインバータ
と、前記第1の全加算器のキャリー出力に入力が接続さ
れた第3のインバータと、前記第2のインバータの出力
および前記第2、第3の全加算器の和出力が入力される
第4の全加算器と、前記第3のインバータの出力および
前記第2、第3の全加算器のキャリー出力が入力される
第5の全加算器と、前記第4の全加算器のキャリー出力
と前記第5の全加算器の和出力が入力される第1の半加
算器と、前記第1の半加算器のキャリー出力と前記第5
の全加算器のキャリー出力が入力される第2の半加算器
と、数値4(二進数0100)から前記第4の全加算の
和出力(S0)と第1の半加算器の和出力(S1)と第
2の半加算器の和出力(S2)およびキャリー出力(S
3)をそれぞれ第0から第3ビットとする二進数を引き
算して4ビットの減算結果(Z3、Z2、Z1、Z0)
を出力する減算手段と、前記減算手段の出力から論理式
u=/Z3∩(Z2∪Z1∪Z0)とv=Z3∩(/Z
2∪/Z1∪/Z0)とにしたがってオーバーフロー検
出信号を生成してそれぞれを前記第1、第2のオーバー
フロー検出信号出力端子から出力するデコーダとを具備
することを特徴とする。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第5の符号入力端子に入力がそれぞれ接続された
第1から第5のインバータと、前記第1から第4のキャ
リー入力端子および前記第1から5のインバータの出力
に入力がそれぞれ接続された第1から第3の全加算器
と、前記第1から第3の全加算器の和出力が入力される
第4の全加算器と、前記第1から第3の全加算器のキャ
リー出力が入力される第5の全加算器と、前記第4の全
加算器のキャリー出力と前記第5の全加算器の和出力が
入力される第1の半加算器と、前記第1の半加算器のキ
ャリー出力と前記第5の全加算器のキャリー出力が入力
される第2の半加算器と、前記第1の半加算器の和出力
(S1)と前記第2の半加算器の和出力(S2)および
キャリー出力(S3)とから論理式u=S3∪(S2∩
S1)とv=/S3∩/S2とにしたがってオーバーフ
ロー検出信号を生成してそれぞれを前記第1、第2のオ
ーバーフロー検出信号出力端子から出力するデコーダと
を具備することを特徴とする。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1、第2の符号入力端子に入力がそれぞれ接続された第
1、第2のインバータと、前記第1から第4のキャリー
入力端子および前記第1、第2のインバータの出力に入
力がそれぞれ接続された第1、第2の全加算器と、前記
第3から第5の符号入力端子に入力が接続された第3の
全加算器と、前記第3の全加算器の和出力に入力が接続
された第3のインバータと、前記第3の全加算器のキャ
リー出力に入力が接続された第4のインバータと、前記
第1、第2の全加算器の和出力と第3のインバータの出
力が入力される第4の全加算器と、前記第1、第2の全
加算器のキャリー出力と第4のインバータの出力が入力
される第5の全加算器と、前記第4の全加算器のキャリ
ー出力と前記第5の全加算器の和出力が入力される第1
の半加算器と、前記第1の半加算器のキャリー出力と前
記第5の全加算器のキャリー出力が入力される第2の半
加算器と、前記第1の半加算器の和出力(S1)と前記
第2の半加算器の和出力(S2)およびキャリー出力
(S3)とから論理式u=S3∪(S2∩S1)とv=
/S3∩/S2とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第1、第2のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第4のキャリー入力端子に入力がそれぞれ接続さ
れた第1から第4のインバータと、前記第1から第5の
符号入力端子および前記第1から第4のインバータの出
力に入力がそれぞれ接続された第1から第3の全加算器
と、前記第1から第3の全加算器の和出力が入力される
第4の全加算器と、前記第1から第3の全加算器のキャ
リー出力が入力される第5の全加算器と、前記第4の全
加算器のキャリー出力と前記第5の全加算器の和出力が
入力される第1の半加算器と、前記第1の半加算器のキ
ャリー出力と前記第5の全加算器のキャリー出力が入力
される第2の半加算器と、前記第1の半加算器の和出力
(S1)と前記第2の半加算器の和出力(S2)および
キャリー出力(S3)とから論理式u=/S3∩/S2
とv=S3∪(S2∩S1)とにしたがってオーバーフ
ロー検出信号を生成してそれぞれを前記第1、第2のオ
ーバーフロー検出信号出力端子から出力するデコーダと
を具備することを特徴とする。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
4のキャリー入力端子に入力が接続された第1のインバ
ータと、前記1から第3のキャリー入力端子に入力が接
続された第1の全加算器と、前記第1から第5の符号入
力端子および前記第1のインバータの出力に入力がそれ
ぞれ接続された第2、第3の全加算器と、前記第1の全
加算器の和出力に入力が接続された第2のインバータ
と、前記第1の全加算器のキャリー出力に入力が接続さ
れた第3のインバータと、前記第2のインバータの出力
および前記第2、第3の全加算器の和出力が入力される
第4の全加算器と、前記第3のインバータの出力および
前記第2、第3の全加算器のキャリー出力が入力される
第5の全加算器と、前記第4の全加算器のキャリー出力
と前記第5の全加算器の和出力が入力される第1の半加
算器と、前記第1の半加算器のキャリー出力と前記第5
の全加算器のキャリー出力が入力される第2の半加算器
と、前記第1の半加算器の和出力(S1)と前記第2の
半加算器の和出力(S2)およびキャリー出力(S3)
とから論理式u=/S3∩/S2とv=S3∪(S2∩
S1)とにしたがってオーバーフロー検出信号を生成し
てそれぞれを前記第1、第2のオーバーフロー検出信号
出力端子から出力するデコーダとを具備することを特徴
とする。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第5の符号入力端子に入力がそれぞれ接続された
第1から第5のインバータと、前記第1から第4のキャ
リー入力端子および前記第1から第5のインバータの出
力に入力がそれぞれ接続された第1から第3の全加算器
と、前記第1から第3の全加算器の和出力が入力される
第4の全加算器と、前記第1から第3の全加算器のキャ
リー出力が入力される第5の全加算器と、前記第4の全
加算器のキャリー出力(P1A)と前記第5の全加算器
の和出力(P1B)およびキャリー出力(P2)とから
論理式u=P2∩(P1A∪P1B)とv=/P2∩
(/P1A∪/P1B)とにしたがってオーバーフロー
検出信号を生成してそれぞれを前記第1、第2のオーバ
ーフロー検出信号出力端子から出力するデコーダとを具
備することを特徴とする。
リー入力端子と、第1から第5の符号入力端子と第1、
第2のオーバーフロー検出信号出力端子と前記第1、第
2の符号入力端子に入力がそれぞれ接続された第1、第
2のインバータと、前記第1から第4のキャリー入力端
子および前記第1、第2のインバータの出力に入力がそ
れぞれ接続された第1、第2の全加算器と、前記第3か
ら第5の符号入力端子に入力が接続された第3の全加算
器と、前記第3の全加算器の和出力に入力が接続された
第3のインバータと、前記第3の全加算器のキャリー出
力に入力が接続された第4のインバータと、前記第1、
第2の全加算器の和出力と第3のインバータの出力が入
力される第4の全加算器と、前記第1、第2の全加算器
のキャリー出力と第4のインバータの出力が入力される
第5の全加算器と、前記第4の全加算器のキャリー出力
(P1A)と前記第5の全加算器の和出力(P1B)お
よびキャリー出力(P2)とから論理式u=P2∩(P
1A∪P1B)とv=/P2∩(/P1A∪/P1B)
とにしたがってオーバーフロー検出信号を生成してそれ
ぞれを前記第1、第2のオーバーフロー検出信号出力端
子から出力するデコーダとを具備することを特徴とす
る。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第4のキャリー入力端子に入力がそれぞれ接続さ
れた第1から第4のインバータと、前記第1から第5の
符号入力端子および前記第1から第4のインバータの出
力に入力がそれぞれ接続された第1から第3の全加算器
と、前記第1から第3の全加算器の和出力が入力される
第4の全加算器と、前記第1から第3の全加算器のキャ
リー出力が入力される第5の全加算器と、前記第4の全
加算器のキャリー出力(P1A)と前記第5の全加算器
の和出力(P1B)およびキャリー出力(P2)とから
論理式u=/P2∩(/P1A∪/P1B)とv=P2
∩(P1A∪P1B)とにしたがってオーバーフロー検
出信号を生成してそれぞれを前記第1第2のオーバーフ
ロー検出信号出力端子から出力するデコーダとを具備す
ることを特徴とする。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
4のキャリー入力端子に入力が接続された第1のインバ
ータと、前記第1から第3のキャリー入力端子に入力が
接続された第1の全加算器と、前記第1から第5の符号
入力端子および前記第1のインバータの出力に入力がそ
れぞれ接続された第2、第3の全加算器と、前記第1の
全加算器の和出力に入力が接続された第2のインバータ
と、前記第1の全加算器のキャリー出力に入力が接続さ
れた第3のインバータと、前記第2のインバータの出力
および前記第2、第3の全加算器の和出力が入力される
第4の全加算器と、前記第3のインバータの出力および
前記第2、第3の全加算器のキャリー出力が入力される
第5の全加算器と、前記第4の全加算器のキャリー出力
(P1A)と前記第5の全加算器の和出力(P1B)お
よびキャリー出力(P2)とから論理式u=/P2∩
(/P1A∪/P1B)とv=P2∩(P1A∪P1
B)とにしたがってオーバーフロー検出信号を生成して
それぞれを前記第1、第2のオーバーフロー検出信号出
力端子から出力するデコーダとを具備することを特徴と
する。
ー入力端子と、第1から第3の符号入力端子と、第1、
第2のオーバーフロー検出信号出力端子と、前記第1か
ら第3の符号入力端子に入力がそれぞれ接続された第1
から第3のインバータと、前記第1、第2のキャリー入
力端子および前記第1から第3のインバータの出力に入
力がそれぞれ接続された半加算器および第1の全加算器
と、前記半加算器の和出力と前記第1の全加算器の和出
力とが入力されるアンドゲートと、前記アンドゲートの
出力と前記半加算器のキャリー出力と前記第1の全加算
器のキャリー出力とが入力されそのキャリー出力が前記
第1のオーバーフロー検出信号出力端子に接続される第
2の全加算器と、前記第2の全加算器の和およびキャリ
ー出力とが入力されその出力が前記第2のオーバーフロ
ー検出信号出力端子に接続されるノアゲートとを具備す
ることを特徴とする。
ー入力端子と、第1から第3の符号入力端子と、前記第
1、第2のオーバーフロー検出信号出力端子と、前記第
1、第2のキャリー入力端子に入力がそれぞれ接続され
た半加算器と、前記第1から第3の符号入力端子に入力
がそれぞれ接続された第1の全加算器と、前記第1の全
加算器の和出力に入力が接続された第1のインバータ
と、前記第1の全加算器のキャリー出力に入力が接続さ
れた第2のインバータと、前記半加算器の和出力と前記
第1のインバータの出力とが入力されるアンドゲート
と、前記アンドゲートの出力と前記半加算器のキャリー
出力と前記第2のインバータの出力とが入力されそのキ
ャリー出力が前記第1のオーバーフロー検出信号出力端
子に接続される第2の全加算器と、前記第2の全加算器
の和およびキャリー出力とが入力されその出力が前記第
2のオーバーフロー検出信号出力端子に接続されるノア
ゲートとを具備することを特徴とする。
ー入力端子と、第1から第3の符号入力端子と、第1、
第2のオーバーフロー検出信号出力端子と、前記第1、
第2のキャリー入力端子に入力がそれぞれ接続された第
1、第2のインバータと、前記第1、第2のインバータ
の出力および前記第1から第3の符号入力端子に入力が
それぞれ接続された半加算器および第1の全加算器と、
前記半加算器の和出力と前記第1の全加算器の和出力と
が入力されるアンドゲートと、前記アンドゲートの出力
と前記半加算器のキャリー出力と前記第1の全加算器の
キャリー出力とが入力されそのキャリー出力が前記第2
のオーバーフロー検出信号出力端子に接続される第2の
全加算器と、前記第2の全加算器の和およびキャリー出
力とが入力されその出力が前記第1のオーバーフロー検
出信号出力端子に接続されるノアゲートとを具備するこ
とを特徴とする。
リー入力端子と、第1から第4の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第4の符号入力端子に入力がそれぞれ接続された
第1から第4のインバータと、前記第1から第3のキャ
リー入力端子および前記第1から4のインバータの出力
のうち6つの端子に入力がそれぞれ接続された第1、第
2の全加算器と、前記第1から第3のキャリー入力端子
および前記第1から第4のインバータの出力のうち前記
第1、第2の全加算器のどちらにも接続されていない1
つの端子と、前記第1、第2の全加算器の和出力とに入
力が接続される第3の全加算器と、前記第1、第2、第
3の全加算器のキャリー出力が入力される第4の全加算
器と、前記第3の全加算器の和出力(S0)と前記第4
の全加算器の和出力(S1)およびキャリー出力(S
2)とから論理式u=S2∩(S1∪S0)とv=/S
2∩(/S1∪/S0)とにしたがってオーバーフロー
検出信号を生成してそれぞれを前記第1、第2のオーバ
ーフロー検出信号出力端子から出力するデコーダとを具
備することを特徴とする。
リー入力端子と、第1から第4の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1の符号入力端子に入力が接続された第1のインバータ
と、前記第1から第3のキャリー入力端子に入力がそれ
ぞれ接続された第1の全加算器と、前記第2から第4の
符号入力端子に入力がそれぞれ接続された第2の全加算
器と、前記第2の全加算器の和出力に入力が接続された
第2のインバータと、前記第2の全加算器のキャリー出
力に入力が接続された第3のインバータと、前記第1の
全加算器の和出力と前記第1、第2のインバータの出力
が入力される第3の全加算器と、前記第1ないし第3の
全加算器のキャリー出力と前記第3のインバータの出力
が入力される第4の全加算器と、前記第3の全加算器の
和出力(S0)と前記第4の全加算器の和出力(S1)
およびキャリー出力(S2)とから論理式u=S2∩
(S1∪S0)とv=/S2∩(/S1∪/S0)とに
したがってオーバーフロー検出信号を生成してそれぞれ
を前記第1、第2のオーバーフロー検出信号出力端子か
ら出力するデコーダとを具備することを特徴とする。
リー入力端子と、第1から第4の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第3のキャリー入力端子に入力がそれぞれ接続さ
れた第1から第3のインバータと、前記第1から第3の
インバータの出力および前記第1から第4の符号入力端
子のうち6つの端子に入力がそれぞれ接続された第1、
第2の全加算器と、前記第1から第3のインバータの出
力および前記第1から第4の符号入力端子のうち前記第
1、第2の全加算器のどちらにも接続されていない1つ
の端子と前記第1、第2の全加算器の和出力とに入力が
接続される第3の全加算器と、前記第1、第2、第3の
全加算器のキャリー出力が入力される第4の全加算器
と、前記第3の全加算器の和出力(S0)と前記第4の
全加算器の和出力(S1)およびキャリー出力(S2)
とから論理式u=/S2∩(/S1∪/S0)とv=S
2∩(S1∪S0)とにしたがってオーバーフロー検出
信号を生成してそれぞれを前記第1、第2のオーバーフ
ロー検出信号出力端子から出力するデコーダとを具備す
ることを特徴とする。
リー入力端子と、第1から第4の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第3のキャリー入力端子に入力がそれぞれ接続さ
れた第1の全加算器と、前記第2から第4の符号入力端
子に入力がそれぞれ接続された第2の全加算器と、前記
第1の全加算器の和出力に入力が接続された第1のイン
バータと、前記第1の全加算器のキャリー出力に入力が
接続された第2のインバータと、前記第2の全加算器の
和出力と前記第1の符号入力端子と前記第1のインバー
タの出力が入力に接続される第3の全加算器と、前記第
2、第3の全加算器のキャリー出力と前記第2のインバ
ータの出力が入力される第4の全加算器と、前記第3の
全加算器の和出力(S0)と前記第4の全加算器の和出
力(S1)およびキャリー出力(S2)とから論理式u
=/S2∩(/S1∪/S0)とv=S2∩(S1∪S
0)とにしたがってオーバーフロー検出信号を生成して
それぞれを前記第1、第2のオーバーフロー検出信号出
力端子から出力するデコーダとを具備することを特徴と
する。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第5の符号入力端子に入力がそれぞれ接続された
第1から第5のインバータと、前記第2から第4のキャ
リー入力端子および前記第1から第5のインバータの出
力に入力がそれぞれ接続された第1から第3の全加算器
と、前記第1から第3の全加算器の和出力が入力される
第4の全加算器と、前記第1から第3の全加算器のキャ
リー出力が入力される第5の全加算器と、前記第1のキ
ャリー入力端子と前記第4の全加算器の和出力とが入力
に接続されたアンドゲートと、前記第4の全加算器のキ
ャリー出力と前記第5の全加算器の和出力とが入力され
る半加算器と、前記アンドゲートの出力(P1A)と前
記半加算器の和出力(P1B)およびキャリー出力(P
2A)と前記第5の全加算器のキャリー出力(P2B)
とから論理式u=(P2B∩P2A)∪[(PlA∪P
1B)]とv=/P2B∩/P2A∩(/PlA∪/P
1B)とにしたがってオーバーフロー検出信号を生成し
てそれぞれを前記第1、第2のオーバーフロー検出信号
出力端子から出力するデコーダとを具備することを特徴
とする。
リー入力端子と、第1から第5の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1、第2の符号入力端子に入力がそれぞれ接続された第
1、第2のインバータと、前記第2から第4のキャリー
入力端子および前記第1、第2のインバータの出力に入
力がそれぞれ接続された第1第2の全加算器と、前記第
3から第5の符号入力端子に入力が接続された第3の全
加算器と、前記第3の全加算器の和出力に入力が接続さ
れた第3のインバータと、前記第3の全加算器のキャリ
ー出力に入力が接続された第4のインバータと、前記第
1、第2の全加算器の和出力と第3のインバータの出力
が入力される第4の全加算器と、前記第1、第2の全加
算器のキャリー出力と第4のインバータの出力が入力さ
れる第5の全加算器と、前記第1のキャリー入力端子と
前記第4の全加算器の和出力とが入力に接続されたアン
ドゲートと、前記第4の全加算器のキャリー出力と前記
第5の全加算器の和出力とが入力される半加算器と、前
記アンドゲートの出力(P1A)と前記半加算器の和出
力(P1B)およびキャリー出力(P2A)と前記第5
の全加算器のキャリー出力(P2B)とから論理式u=
(P2B∩P2A)∪[(P1A∪P1B)]とv=/
P2B∩/P2A∩(/P1A∪/P1B)とにしたが
ってオーバーフロー検出信号を生成してそれぞれを前記
第1、第2のオーバーフロー検出信号出力端子から出力
するデコーダとを具備することを特徴とする。
リー入力端子と、第1から第3の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第3の符号入力端子に入力がそれぞれ接続された
第1から第3のインバータと、前記第1から第3のキャ
リー入力端子および前記第1から第3のインバータの出
力に入力がそれぞれ接続された第1、第2の全加算器
と、前記第1の全加算器の和出力と前記第2の全加算器
の和出力とが入力されるアンドゲートと、前記アンドゲ
ートの出力と前記第1、第2の全加算器のキャリー出力
とが入力され、そのキャリー出力が前記第1のオーバー
フロー検出信号出力端子に接続される第3の全加算器
と、前記第3の全加算器の和およびキャリー出力とが入
力されその出力が前記第2のオーバーフロー検出信号出
力端子に接続されるノアゲートとを具備することを特徴
とする。
ー入力端子と第1から第3の符号入力端子と、第1、第
2のオーバーフロー検出信号出力端子と、前記第1から
第3のキャリー入力端子に入力がそれぞれ接続された第
1の全加算器と、前記第1から第3の符号入力端子に入
力がそれぞれ接続された第2の全加算器と、前記第2の
全加算器の和出力に入力が接続された第1のインバータ
と、前記第2の全加算器のキャリー出力に入力が接続さ
れた第2のインバータと、前記第1の全加算器の和出力
と前記第1のインバータの出力とが入力されるアンドゲ
ートと、前記アンドゲートの出力と前記第1の全加算器
のキャリー出力と前記第2のインバータの出力が入力さ
れ、そのキャリー出力が前記第1のオーバーフロー検出
信号出力端子に接続される第3の全加算器と、前記第3
の全加算器の和およびキャリー出力とが入力され、その
出力が前記第2のオーバーフロー検出信号出力端子に接
続されるノアゲートとを具備することを特徴とする。
リー入力端子と、第1から第4の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
1から第4のキャリー入力端子に入力がそれぞれ接続さ
れた第1から第4のインバータと、前記第1から第4の
符号入力端子および前記第1から第4のインバータの出
力に入力がそれぞれ接続された第1、第2の全加算器お
よび半加算器と、前記第1、第2の全加算器の和出力と
前記半加算器の和出力が入力される第4の全加算器と、
前記第1、第2の全加算器のキャリー出力と前記半加算
器のキャリー出力が入力される第5の全加算器と、前記
第4の全加算器のキャリー出力(P1A)と前記第5の
全加算器の和出力(P1B)およびキャリー出力(P
2)とから論理式u=/P2∩(/P1A∪/P1B)
とv=P2∩(P1A∪P1B)とにしたがってオーバ
ーフロー検出信号を生成してそれぞれを前記第1、第2
のオーバーフロー検出信号出力端子から出力するデコー
ダとを具備することを特徴とする。
リー入力端子と、第1から第4の符号入力端子と、第
1、第2のオーバーフロー検出信号出力端子と、前記第
4のキャリー入力端子に入力が接続された第1のインバ
ータと、前記第1から第3のキャリー入力端子に入力が
それぞれ接続された第1の全加算器と、前記第1から第
3の符号入力端子に入力がそれぞれ接続された第2の全
加算器と、前記第1のインバータ出力と前記第4の符号
入力端子が入力に接続された半加算器と、前記第1の全
加算器の和出力に入力が接続された第2のインバータ
と、前記第1の全加算器のキャリー出力に入力が接続さ
れた第3のインバータと、前記第2のインバータの出力
と前記第2の全加算器の和出力と前記半加算器の和出力
が入力される第4の全加算器と、前記第3のインバータ
の出力と前記第2の全加算器のキャリー出力と前記半加
算器のキャリー出力が入力される第5の全加算器と、前
記第4の全加算器のキャリー出力(P1A)と前記第5
の全加算器の和出力(P1B)およびキャリー出力(P
2)とから論理式u=/P2∩(/PlA∪/P1B)
とv=P2∩(P1A∪P1B)とにしたがってオーバ
ーフロー検出信号を生成してそれぞれを前記第1、第2
のオーバーフロー検出信号出力端子から出力するデコー
ダとを具備することを特徴とする。
端子と、複数の符号入力端子と、第1、第2のデータビ
ット入力端子と、第1、第2のオーバーフロー検出信号
出力端子とを具備し、前記複数のキャリー入力端子と符
号入力端子に入力される信号から検出されたオーバーフ
ロー信号がオーバーフローを示している場合にはこれを
出力し、オーバーフローを示していない場合には前記第
1、第2のデータビット入力端子に入力される第1、第
2のデータビット(k、l)にしたがって第1データビ
ットが0で第2データビットが1(k=0、l=1)の
ときに正のオーバーフローに、第1データビットが1で
第2データビットが0(k=1、l=0)のときに負の
オーバーフローに相当する検出信号を出力することを特
徴とする。
ビット入力端子と、第1から第4のキャリー入力端子
と、第1から第5の符号化入力端子と、前記第1から第
5の符号入力端子に入力がそれぞれ接続された第1から
第5のインバータと、前記第1から第4のキャリー入力
端子および前記第1から第5のインバータの出力に入力
がそれぞれ接続された第1から第3の全加算器と、前記
第1から第3の全加算器の和出力が入力される第4の全
加算器と、前記第1から第3の全加算器のキャリー出力
が入力される第5の全加算器と、前記第4の全加算器の
キャリー出力(P1A)と前記第5の全加算器の和出力
(P1B)およびキャリー出力(P2)とから論理式u
=P2∩(PlA∪P1B)とv=/P2∩(/P1A
∪/P1B)とにしたがってその第1、第2の出力を生
成するデコーダと、前記第1のデータビット入力端子に
入力が接続された第6のインバータと、前記第2のデー
タビット入力端子に入力が接続された第7のインバータ
と、前記デコーダの第1の出力が入力される第8のイン
バータと、前記デコーダの第2の出力が入力される第9
のインバータと、前記第6のインバータの出力と第2の
データビット入力端子と第9のインバータの出力に入力
が接続された第1のアンドゲートと、前記第7のインバ
ータの出力と第1のデータビット入力端子と第8のイン
バータの出力に入力が接続された第2のアンドゲート
と、前記第1のアンドゲートの出力とデコーダの第1の
出力が入力され、正のオーバーフロー検出信号を出力す
る第1のオアゲートと、前記第2のアンドゲートの出力
とデコーダの第2の出力が入力され、負のオーバーフロ
ー検出信号を出力する第2のオアゲートとを具備するこ
とを特徴とする。
ビット入力端子と、第1から第4のキャリー入力端子
と、第1から第5の符号化入力端子と、前記第1、第2
の符号入力端子に入力がそれぞれ接続された第1、第2
のインバータと、前記第1から第4のキャリー入力端子
および前記第1、第2のインバータの出力に入力がそれ
ぞれ接続された第1、第2の全加算器と、前記第3から
第5の符号入力端子に入力が接続された第3の全加算器
と、前記第3の全加算器の和出力に入力が接続された第
3のインバータと、前記第3の全加算器のキャリー出力
に入力が接続された第4のインバータと、前記第1、第
2の全加算器の和出力と第3のインバータの出力が入力
される第4の全加算器と、前記第1、第2の全加算器の
キャリー出力と第4のインバータの出力が入力される第
5の全加算器と、前記第4の全加算器のキャリー出力
(P1A)と前記第5の全加算器の和出力(P1B)お
よびキャリー出力(P2)とから論理式u=P2∩(P
lA∪P1B)とv=/P2∩(/P1A∪/P1B)
とにしたがってその第1、第2の出力を生成するデコー
ダと、前記第1のデータビット入力端子に入力が接続さ
れた第5のインバータと、前記第2のデータビット入力
端子に入力が接続された第6のインバータと、前記デコ
ーダの第1の出力が入力される第7のインバータと、前
記デコーダの第2の出力が入力される第8のインバータ
と、前記第5のインバータの出力と第2のデータビット
入力端子と第8のインバータの出力に入力が接続された
第1のアンドゲートと、前記第6のインバータの出力と
第1のデータビット入力端子と第7のインバータの出力
に入力が接続された第2のアンドゲートと、前記第1の
アンドゲートの出力とデコーダの第1の出力が入力され
正のオーバーフロー検出信号を出力する第1のオアゲー
トと、前記第2のアンドゲートの出力とデコーダの第2
の出力が入力され負のオーバーフロー検出信号を出力す
る第2のオアゲートとを具備することを特徴とする。
ビット入力端子と、第1から第5のキャリー入力端子
と、第1から第5の符号化入力端子と、前記第1から第
5の符号入力端子に入力がそれぞれ接続された第1から
第5のインバータと、前記第2から第4のキャリー入力
端子および前記第1から第5のインバータの出力に入力
がそれぞれ接続された第1から第3の全加算器と、前記
第1から第3の全加算器の和出力が入力される第4の全
加算器と、前記第1から第3の全加算器のキャリー出力
が入力される第5の全加算器と、前記第1のキャリー入
力端子と前記第4の全加算器の和出力とが入力に接続さ
れた第1のアンドゲートと、前記第4の全加算器のキャ
リー出力と前記第5の全加算器の和出力とが入力される
半加算器と、前記第1のアンドゲートの出力(P1A)
と前記半加算器の和出力(P1B)およびキャリー出力
(P2A)と前記第5の全加算器のキャリー出力(P2
B)とから論理式u=(P2B∩P2A)∪[(P2B
∪P2A)∩(P1A∪P1B)]とv=/P2B∩/
P2A∩(/P1A∪/P1B)とにしたがってその第
1、第2の出力を生成するデコーダと、前記第1のデー
タビット入力端子に入力が接続された第6のインバータ
と、前記第2のデータビット入力端子に入力が接続され
た第7のインバータと、前記デコーダの第1の出力が入
力される第8のインバータと、前記デコーダの第2の出
力が入力される第9のインバータと、前記第6のインバ
ータの出力と第2のデータビット入力端子と第9のイン
バータの出力に入力が接続された第2のアンドゲート
と、前記第7のインバータの出力と第1のデータビット
入力端子と第8のインバータの出力に入力が接続された
第3のアンドゲートと、前記第2のアンドゲートの出力
とデコーダの第1の出力が入力され正のオーバーフロー
検出信号を出力する第1のオアゲートと、前記第3のア
ンドゲートの出力とデコーダの第2の出力が入力され負
のオーバーフロー検出信号を出力する第2のオアゲート
とを具備することを特徴とする。
ビット入力端子と、第1から第5のキャリー入力端子
と、第1から第5の符号化入力端子と、第1、第2のオ
ーバーフロー検出信号出力端子と、前記第1、第2の符
号入力端子に入力がそれぞれ接続された第1、第2のイ
ンバータと、前記第2から第4のキャリー入力端子およ
び前記第1、第2のインバータの出力に入力がそれぞれ
接続された第1、第2の全加算器と、前記第3から第5
の符号入力端子に入力された第3の全加算器と、前記第
3の全加算器の和出力に入力が接続された第3のインバ
ータと、前記第3の全加算器のキャリー出力に入力が接
続された第4のインバータと、前記第1、第2の全加算
器の和出力と第3のインバータの出力が入力されると第
4の全加算器と、前記第1、第2の全加算器のキャリー
出力と第4のインバータの出力が入力される第5の全加
算器と、前記第1のキャリー入力端子と前記第4の全加
算器の和出力とが入力に接続された第1のアンドゲート
と、前記第4の全加算器のキャリー出力と前記第5の全
加算器の和出力とが入力される半加算器と、前記第1の
アンドゲートの出力(P1A)と前記半加算器の和出力
(P1B)およびキャリー出力(P2A)と前記第5の
全加算器のキャリー出力(P2B)とから論理式u=
(P2B∩P2A)∪[(P2B∪P2A)∩(P1A
∪P1B)]とv=/P2B∩/P2A∩(/P1A∪
/P1B)とにしたがってその第1、第2の出力を生成
するデコーダと、前記第1のデータビット入力端子に入
力が接続された第5のインバータと、前記第2のデータ
ビット入力端子に入力が接続された第6のインバータ
と、前記デコーダの第1の出力が入力される第7のイン
バータと、前記デコーダの第2の出力が入力される第8
のインバータと、前記第5のインバータの出力と第2の
データビット入力端子と第8のインバータの出力に入力
が接続された第2のアンドゲートと、前記第6のインバ
ータの出力と第1のデータビット入力端子と第7のイン
バータの出力に入力が接続された第3のアンドゲート
と、前記第2のアンドゲートの出力とデコーダの第1の
出力が入力され正のオーバーフロー検出信号を出力する
第1のオアゲートと、前記第3のアンドゲートの出力と
デコーダの第2の出力が入力され負のオーバーフロー検
出信号を出力する第2のオアゲートとを具備することを
特徴とする。
理を行うディジタルバイカッドフィルタにおいて、全て
の係数器の出力と加算器のキャリー(桁上げ)出力とか
ら全てのビットに亙ってオーバーフローを検出し、内部
遅延の出口で、検出結果に応じて、信号を正または負の
最大値にクリップする処理を実行することにより、オー
バーフロー振動を防止している。
に基づいて説明する。図1は、本発明のディジタルフィ
ルタの第1の実施形態に係る構成を示したブロック図で
ある。
フィルター100は、アンドゲート6、シフトレジスタ
7a、7b、7c、係数器8a、8b、8c、8d、8
e、加算器9a、9b、9c、9d、クリップ回路1
0、オーバーフロー検出器11を有し、このようなディ
ジタル(バイカッド)フィルターが横方向に多段に接続
されている。
b、8c、8d、8eには図22に示すような回路が用
いられ、加算器9a、9b、9c、9dには図23に示
すような回路が用いられ、シフトレジスタ7a、7b、
7cには図24に示すような回路が用いられている。
に用いられる係数器の構成例である。図22で、6はア
ンドゲート、16はインバータ、17は全加算器、21
はオアゲート、24はエクスクルーシブオア(排他的論
理和)ゲート、25は1ビットレジスタ、26はナンド
ゲートである。また、X5からX0は係数、Yはデータ
入力、Sは符号補正信号入力、Rはリセット信号入力、
Pはデータ出力である。
に用いられる加算器の構成例である。図23で、6はア
ンドゲート、17は全加算器、25は1ビットレジスタ
である。また、A、Bはデータ入力、Rはリセット入
力、Sは和出力、DCはキャリー(桁上げ)出力であ
る。このキャリーは、全加算器17のキャリー出力を1
ビットレジスタ25によって1クロックサイクルだけ遅
延したものである。
に用いられるシフトレジスタの例である。図24で、2
5は1ビットレジスタある。また、Dは入力、Qは出力
で、図はNビットの場合を示している。
トレジスタ25には、図25に示す回路を用いることが
できる。
に用いられる1ビットレジスタの回路例である。図25
で、16はインバータ、27はクロックドインバータで
ある。また、Dはデータ入力、Qはデータ出力、φ、/
φはそれぞれ、クロックとその反転信号である。
は、例えば図27に示すものを用いることができる。図
27で、6はアンドゲート、21はオアゲート、24は
エクスクルーシブオアゲートである。また、A、Bはデ
ータ入力、CIはキャリー入力、Sは和出力、C0はキ
ャリー出力である。
図1において、信号m、n、o、p、r、sは制御信号
である。図に示した入力データ、出力データと、制御信
号のタイミングは、データと係数それぞれのビット長に
よって異なる。データが10ビット、係数が6ビットの
場合のタイミングを図30に示す。
タ、出力データと、制御信号のタイミングを示す図であ
る。この図の例では、データが10ビット、係数が6ビ
ットの場合の例であり、データの整数部が4ビット、係
数の整数部が2ビットの場合である。出力データは、入
力データに対して、[データ長1+[係数の小数部の長
さ]だけ遅れている。
ド)フィルタ(単にバイカッドと称することもある)1
00を構成している。バイカッドは、多段に縦続接続し
て用いられることが多いため、図には、前後の段のバイ
カッド回路の一部も示してある。バイカッド100内部
では、クリップ回路10の出力wとシフトレジスタ7b
の出力に、それぞれ係数器8a、8bによって、予め定
められた係数が乗じられ、それらの出力は加算器9aで
加算される。加算器9aの出力と入力データとは加算器
9dで加算される。加算器9dの出力は、アンドゲート
6によって、制御信号mと論理和をとられ、シフトレジ
スタ7aへと入力される。制御信号mは、加算器9dの
出力から、データ長に等しい長さのビット列を切り出す
役目をしている。
によって異なり、図22以外の係数器を用いた場合は、
アンドゲートのような単純な回路にならないこともあ
る。シフトレジスタ7aの出力tは、クリップ回路10
に入力される。また、クリップ回路10の出力wとシフ
トレジスタ7bの出力、それにシフトレジスタ7cの出
力には、それぞれ係数器8c、8d、8eによって、予
め定められた係数が乗じられ、8dと8eの出力は加算
器9cで、係数器8cの出力と加算器9cの出力とは加
算器9bで加算され、出力データとして次の段に送られ
る。クリップ回路10には、例えば、図21に示す回路
が用いられる。
に用いられるクリップ回路の回路構成例を示した回路図
である。図21で、6はアンドゲート、16はインバー
タ、21はオアゲート、24はエクスクルーシブオアゲ
ート、25は1ビットレジスタである。また、tは入力
信号、Wは出力信号、uとvは、それぞれ正負のオーバ
ーフロー検出信号、n、o、p、sは図30に示したタ
イミングで変化する制御信号である。
動作開始前に、制御信号pによって初期化され、出力w
は0(ローレべル)になっている。バイカッド100が
動作を開始すると、出力wは入力tを1クロックサイク
ル遅らせたものになる。制御信号oが1(ハイレべル)
になっている期間に、正負のオーバーフロー検出信号
u、vが評価される。ここで、u=1且つv=0のと
き、正のオーバーフローを検出したことを示し、u=0
且つv=1のとき、負のオーバーフローを検出したこと
を示している。
=1の組み合わせは禁止されているが、図21の回路で
は、上記(b)に等しい操作が行われる。上記(a)の
操作が行われた場合は、制御信号oが再び立ち上がるま
で、出力wは入力tを1クロックサイクル遅らせたもの
になる。上記(b)または(c)の操作が行われた場合
は、制御信号nが1になると、次のクロックの立ち上が
りでwの値が反転され、制御信号sが1になつた後、ク
ロックの立ち上がりに同期してw=0にリセットされ
る。
号wは、正のオーバーフロー時には正の最大値に、負の
オーバーフロー時には負の最大値に、強制的にクリップ
される。
ーバーフロー検出器11によって生成される。オーバー
フロー検出器には、係数器8a、8bの出力(直列演算
なので、出力は1本だけであるが、並列演算の場合はM
SBだけを取り出す)a、bと、加算器9aのキャリー
出力fと、加算器9dのキャリー出力iと、前段のバイ
カッドの係数器8c、8d、8eの出力(並列処理のと
きはMSB)c、d、eと、同じく前段の加算器9b、
9cのキャリー出力g、hとが入力されている。これら
全ての入力をデコードして、正負のオーバーフロー検出
信号u、vを得る。
べる。2の補数表現では、符号ビット(MSB)が0の
とき正の数、1のとき負の数である。一方、2の補数表
現された2数を加算する場合、MSBのすぐ下の桁から
のキャリーは、1のとき正の重みを持っており、0のと
きは文字通り0である。つまり、符号ビットとキャリー
とでは、数値0、1に対して、正負の重みづけが逆にな
っている。そこで、符号ビット若しくはキャリーのどち
らか一方を反転して加算し、ある一定のオフセットを加
算するか、またはそれから引き算すれば、符号ビット
と、それよりも上位のビットの加算結果がオーバーフロ
ーなしに求められる。
る。図1に示したオーバーフロー検出器11の入力のう
ち、a、b、c、d、eを反転して、また、f、g、
h、iをそのまま加算する。符号ビットに対する重み付
けは、本来(−1)だから、オフセットはこの場合(−
5)になる。このことを、式を用いて、 S=/a+/b+/c+/d+/e+f+g+h+i [1] Z=S−5 [2] のように表す。ここで、Sを単純和、Zを真の和と呼ぶ
ことにする。入力が全部で9個なので、SとZは4ビッ
トの数である。SとZの各ビットをMSBから、S3,
S2,S1,S0そしてZ3,Z2,Z1,Z0のよう
に表す。
S、真の和Zと、オーバーフローとの関係を示す表図で
ある。
ー検出信号u、vを求める論理式(ブール代数による
式)は、次のようである。
ーバーフロー検出器11の構成例を示した回路図であ
る。図5で、6はアンドゲート、15はオアゲート、1
6はインバータ、17は全加算器である。この回路は、
ワレスのツリー回路(Wallace's Tree)とデコーダとを
組み合わせたものである。この回路はワレスツリーによ
って、入力a、b、c、d、eの反転信号と入力f、
g、h、iとオフセット(−5)を足し合わせて、真の
和Zを得た後、図37の表1の組合せにしたがって、Z
をデコードし、正負のオーバーフロー検出信号u、vを
得ている。(−5)を加算するには、その2の補数表現
1101を足せばよいのであるが、加算すべきビットを
反転して加算結果とし、反転前の、そのビット自身をキ
ャリーとして上位桁に渡すことによって、(−5)とい
う値を回路に与えることなく、オフセットの加算を可能
にしている。
用いられるオーバーフロー検出器11の他の構成例を示
した回路図である。図6は、図5で破線で囲んで示した
3個のインバータと全加算器の組合せ18を、全加算器
とインバータ2個の組合せ19で置き換えたものであ
る。18と19とが等価であることは、真理値表を書い
てみれば明らかであるが、全加算器17が入力A、B、
Cのなかにある1の数を数える回路であることを思い起
こすと、入力を反転して与えれば、こんどは、反転前の
入力のなかにある0の数を数えることになる。入力は3
つあるので、反転せずに入力を与えて、出力を3から引
き算すれば等価な回路となる。3から2ビットの2進数
を引き算することは、その1の補数をとることに等し
く、これは各ビットを反転することにほかならない。よ
って、18と19とは等価である。
る。図1に示したオーバーフロー検出器11の入力のう
ち、a、b、c、d、eをそのまま、また、f、g、
h、iを反転して加算する。キャリーに対する重み付け
は1だから、オフセットはこの場合4になる(反転した
キャリーの和が0のとき、じつは4の重み)。また、符
号ビットの重みは(−1)だから、和を符号反転してオ
フセットを加える。このことを、式をもちいて、 S′=a+b+c+d+e+/f+/g+/h+/i [5] Z=(−S′)+4=4−S´ [6] のように表す。ここでもまた、S′を単純和、Zを真の
和と呼ぶことにする。入力が全部で9個なので、S´と
Zは4ビットの数である。S′とZの各ビットをMSB
から、S3´,S2´,S1´,S0′そしてZ3,Z
2,Z1,Z0のように表す。
おける単純和S′、真の和Zと、オーバーフローとの関
係を示す表である。この表2から、真の和Zからオーバ
ーフロー検出信号u、vを求める論理式は、上に示した
式[3]、[4]のようであることがわかる。
用いられるオーバーフロー検出器11の例である。図7
で、6はアンドゲート、15はオアゲート、16はイン
バータ、17は全加算器、20は半加算器である。ここ
で、半加算器20には、例えば、図28に示す回路を用
いることができる。
に用いられる半加算器の構成例である。図28で、6は
アンドゲート、24はエクスクルーシブオアゲートであ
る。
を組み合わせたものである。この回路はワレスツリーに
よって、入力a、b、c、d、eと入力f、g、h、i
の反転信号とを足し合わせ、これを4から引き算して真
の和Zを得た後、表2の組合せにしたがって、Zをデコ
ードし、正負のオーバーフロー検出信号u、vを得てい
る。数値4から単純和S′を減算するには、単純和S′
の2の補数をとり、4すなわち2進数0100を足せば
よいのであるが、2の補数をとるには、もとの数を反転
して1を足せばよいことから、単純和S′を反転して、
数値5=4+1を足している。数値5の加算は、上で説
明した方法を用いているので、回路に数値5を直接与え
ることなく行われる。なお、図の破線で囲んだ部分18
は、図6の19と置き換えても等価である。
真の和Zからオーバーフローを検出していた。しかし、
表1または表2を見ると、SとZ、またはS′とZの値
どうしは、互いに1対1に対応していることがわかる。
このことから、真の和Zではなく、単純和SまたはS′
をデコードしでも、オーバーフロー検出が可能なことが
わかる。
出信号u、vを求める論理式は、次のようである。
vを求める論理式は、次のようである。
器11の別の例である。図8で、6はアンドゲート、1
6はインバータ、17は全加算器、20は半加算器、2
1はオアゲート、22はノアゲートである。
のもので、式[2]の真の和Zの代わりに、式[1]の
単純和Sをデコードして正負のオーバーフロー検出信号
u、vを得ている。なお、図の破線で囲んだ部分19
は、図5の18と置き換えても等価である。
用いられるオーバーフロー検出器11の構成例である。
図9で、6はアンドゲート、16はインバータ、17は
全加算器、20は半加算器、21はオアゲート、22は
ノアゲートである。
もので、式[6]の真の和Zの代わりに、式[5]の単
純和S′をデコードして正負のオーバーフロー検出信号
u、vを得ている。なお、図の破線で囲んだ部分19
は、図5の18と置き換えても等価である。
A、P0で表した信号は、単純和Sを得る前の冗長2進
数である。これらの冗長2進信号をデコードしてもオー
バーフローは検出可能である。
2進信号P2、P1B、P1A、P0とオーバーフロー
との関係を示す表である。
1A、P0からオーバーフロー検出信号u、vを求める
論理式は、次のようである。
オーバーフロー検出器11の他の構成例である。図10
で、6はアンドゲート、16はインバータ、17は全加
算器、21はオアゲート、22はノアゲートである。
する方式のもので、式[1]の単純和Sの代わりに、図
39に示した表3の冗長2進信号P2,P1B,P1
A,P0をデコードして正負のオーバーフロー検出信号
u、vを得ている。なお、図の破線で囲んだ部分19
は、図5の18と置き換えても等価である。
2進信号P2´、P1B´、P1A´、P0´、とオー
バーフローとの関係を示す表である。
B´、P1A´、P0´からオーバーフロー検出信号
u、vを求める論理式は、次のようである。
オーバーフロー検出器11の他の構成例である。図11
で、6はアンドゲート、16はインバータ、17は全加
算器、21はオアゲート、22はノアゲートである。
のもので、式[5]の単純和S´の代わりに、図40の
表4の冗長2進信号P2´、P1B´、P1A´、P0
´をデコードして正負のオーバーフロー検出信号u、v
を得ている。なお、図の破線で囲んだ部分19は、図5
の18と置き換えても等価である。
ドは、多段に縦続接続されて用いられることが多いので
あるが、単独で用いられた場合、または多段接続された
初段のバイカッドには、前段からのオーバーフロー検出
用入力信号c、d、e、g、hが存在しない。この場
合、図1のオーバーフロー検出器11に入力されている
9本の信号のうち、d、e、g、hを0にし、cとして
入力データを与えれば、オーバーフローが正確に検出で
きる。通常、d、e、g、hを0にする操作は、これら
の信号線をGND(接地)レべルに接続することで実現
される。
のフィルタでは、係数器8d、8eが不用であるため、
オーバーフロー検出用入力信号d、e、g、hを省略で
きる。この場合も上と同様の操作を行う。この場合、信
号cは、入力データと等しい。
ロー検出器を用意すれば、検出器の回路規模を削減でき
る。
に用いられるオーバーフロー検出器11の他の構成例で
ある。図12で、6はアンドゲート、16はインバー
タ、17は全加算器、20は半加算器、22はノアゲー
トである。
ーバーフロー検出器であり、全極型フィルタにも応用で
きる。オーバーフローは、信号a、b、c、f、iから
検出され、他の信号は不要である。なお、図の破線で囲
んだ部分19は、図5の18と置き換えても等価であ
る。
に使用されるオーバーフロー検出器11の他の例であ
る。図13で、6はアンドゲート、16はインバータ、
17は全加算器、20は半加算器、22はノアゲートで
ある。
ーバーフロー検出器であり、全極型フィルタにも応用で
きる。オーバーフローは、信号a、b、c、f、iから
検出され、他の信号は不要である。
れるフィルタの次数は、偶数であるとは限らない。この
場合、通常最後の段の係数器8b、8eの係数を0にし
て、バイカッドの実効的な次数を1次にする。しかし、
これらの係数器を省略して、最終段バイカッドの回路規
模を削減する場合もある。
ロー検出用入力信号bとfが存在しない。前段は2次バ
イカッドであるから、他のオーバーフロー検出用入力信
号は、全て存在する。この場合、図1のオーバーフロー
検出器11に入力されている9本の信号のうち、b、f
を0にすれば、オーバーフローが正確に検出できる。通
常、b、fを0にする操作は、これらの信号線をGND
(接地)レベルに接続することで実現される。この場合
も、1次の最終段専用のオーバーフロー検出器を用意す
れば、検出器の回路規模を削減できる。
に用いられるオーバーフロー検出器11の他の構成例で
ある。図14で、6はアンドゲート、16はインバー
タ、17は全加算器、21はオアゲート、22はノアゲ
ートである。
ーフロー検出器である。オーバーフローは、信号a、
c、d、e、g、h、iから検出され、他の信号は不要
である。なお、図の破線で囲んだ部分19は、図5の1
8と置き換えても等価である。
れるオーバーフロー検出器11の他の例である。図15
で、6はアンドゲート、16はインバータ、17は全加
算器、21はオアゲート、22はノアゲートである。
ーフロー検出器である。オーバーフローは、信号a、
c、d、e、g、h、iから検出され、他の信号は不要
である。なお、図の破線で囲んだ部分19は、図5の1
8と置き換えても等価である。
バーフローを検出できるオーバーフロー検出器11によ
り正負のオーバーフローが検出されると、クリップ回路
10で出力を正負の絶対値の最大値に固定することによ
り、2ビット以上の複数ビットに亙るオーバーフローを
検出できると共に、オーバーフロー振動の発生を完全に
防止することができる。
2の実施形態に係る構成を示したブロック図である。図
2において、6はアンドゲート、7a、7b、7cはシ
フトレジスタ、8a、8b、8c、8d、8eは係数
器、9a、9b、9c、9d、9eは加算器、10はク
リップ回路、12はオーバーフロー検出器である。
2、加算器には図23、シフトレジスタには図24に示
す回路を用いることができる。また、クリップ回路に
は、図21に示す回路を用いることができる。
r、sは制御信号である。図に示した入力データ、出力
データと、制御信号のタイミングは、データと係数それ
ぞれのビット長によって異なる。データが10ビット、
係数が6ビットの場合のタイミングを図31に示す。
タ、出力データと、制御信号のタイミングを示す図であ
る。図31は、データが10ビット、係数が6ビットの
場合の例であり、データの整数部が4ビット、係数の整
数部が2ビットの場合である。
明する。図2の破線内が、ディジタルバイカッドフィル
タ100を構成している。バイカッド100は、多段に
縦続接続して用いられることが多いため、図には、前後
の段のバイカット回路の一部も示してある。
10の出力wとシフトレジスタ7bの出力に、それぞれ
係数器8a、8bによって、あらかじめ定められた係数
が乗じられ、それらの出力は加算器9aで加算される。
加算器9aの出力と制御信号qとは加算器9eで加算さ
れる。制御信号qは、加算器9aの出力に対して、LS
B(最下位ビット)より下の部分を四捨五入する役目を
している。この操作を丸め(rounding)と呼ぶ。加算
器9eの出力と入力データとは加算器9dで加算され
る。加算器9dの出力は、アンドゲート6によって、制
御信号mと論理和をとられ、シフトレジスタ7aへと入
力される。制御信号mは、加算器9dの出力から、デー
タ長に等しい長さのビット列を切り出す役目をしてい
る。シフトレジスタ7aの出力tは、クリップ回路10
に入力される。
レジスタ7bの出力、それにシフトレジスタ7cの出力
には、それぞれ係数器8c、8d、8eによって、あら
かじめ定められた係数が乗じられ、8dと8eの出力は
加算器9cで、係数器8cの出力と加算器9cの出力と
は加算器9bで加算され、出力データとして次の段に送
られる。
1に示すような回路が用いられる。クリップ回路10に
は、入力信号t、正負のオーバーフロー検出信号uと
v、図31に示したタイミングで変化する制御信号n、
o、p、sが入力されている。このクリップ回路10の
作用によって、信号wは、正のオーバーフロー時には正
の最大値に、負のオーバーフロー時には負の最大値に、
強制的にクリップされる。
ーバーフロー検出器12によって生成される。オーバー
フロー検出器には、係数器8a、8bの出力a、bと、
加算器9aのキャリー出力fと、加算器9dのキャリー
出力iと、加算器9eのキャリー出力jと、前段のバイ
カッドの係数器8c、8d、8eの出力c、d、eと、
同じく前段の加算器9b、9cのキャリー出力g、hと
が入力されている。これら全ての入力をデコードして、
正負のオーバーフロー検出信号u、vを得る。
ーバーフロー検出器12の構成例である。図16で、6
はアンドゲート、16はインバータ、17は全加算器、
20は半加算器、21はオアゲート、22はノアゲート
である。
ので、単純和を計算する前の冗長2進信号をデコードし
て正負のオーバーフロー検出信号u、vを得ている。な
お、図の破線で囲んだ部分19は、図5の18と置き換
えても等価である。この回路は、等価的に次式で求めら
れる真の和Zを評価している。
ーバーフロー検出器12の他の構成例である。図17
で、6はアンドゲート、16はインバータ、17は全加
算器、22はノアゲートである。
ーバーフロー検出器であり、全極型フィルタにも応用で
きる。オーバーフローは、信号a、b、c、f、i、j
から検出され、他の信号は不要である。なお、図の破線
で囲んだ部分19は、図5の18と置き換えても等価で
ある。
ーバーフロー検出器12の他の構成例である。図18
で、6はアンドゲート、16はインバータ、17は全加
算器、20は半加算器、21はオアゲート、22はノア
ゲートである。
ーフロー検出器である。オーバーフローは、信号a、
c、d、e、g、h、i、jから検出され、他の信号は
不要である。なお、図の破線で囲んだ部分19は、図5
の18と置き換えても等価である。
て丸め回路を付加することにより、演算結果を四捨五入
することができ、その分、フィルター機能の精度を向上
させることができる。他の構成は図1に示した第1の実
施の形態と同様で、同様の効果がある。
部での乗算によるオーバーフローを想定していない。係
数器でのオーバーフローを防ぐには、係数の絶対値を1
より小さくするか、オーバーフロー対策された係数器を
使用する。係数の絶対値が1以上で、しかも係数器がオ
ーバーフロー対策されていない場合の例を以下に示す。
3の実施形態に係る構成を示したブロック図である。図
3において、6はアンドゲート、7a、7b、7cはシ
フトレジスタ、8a、8b、8c、8d、8eは係数
器、9a、9b、9c、9dは加算器、10はクリップ
回路、13はオーバーフロー検出器である。
2、加算器には図23、シフトレジスタには図24に示
す回路を用いることができる。また、クリップ回路に
は、図21に示す回路を用いることができる。
sは制御信号である。図に示した入力データ、出力デー
タと、制御信号のタイミングは、データと係数それぞれ
のビット長によって異なる。データが10ビット、係数
が6ビットの場合のタイミングを図32に示す。
タ、出力データと、制御信号のタイミングを示す図であ
る。図32は、データが10ビット、係数が6ビットの
場合の例であり、データの整数部が4ビット、係数の整
数部が2ビットの場合である。
る。図3の破線内が、ディジタルバイカッドフィルタ1
00を構成している。バイカッド100は、多段に縦続
接続して用いられることが多いため、図には、前後の段
のバイカット回路の一部も示してある。
出力wとシフトレジスタ7bの出力に、それぞれ係数器
8a、8bによって、あらかじめ定められた係数が乗じ
られ、それらの出力は加算器9aで加算される。加算器
9aの出力と入力データとは加算器9dで加算される。
加算器9dの出力は、アンドゲート6によって、制御信
号mと論理和をとられ、1ビットレジスタ7dへと入力
される。制御信号mは、加算器9dの出力から、データ
長に等しい長さのビット列を切り出す役目をしている。
1ビットレジスタ7dの出力は、シフトレジスタ7aへ
と入力される。シフトレジスタ7aの出力tは、クリッ
プ回路10に入力される。また、クリップ回路10の出
力wとシフトレジスタ7bの出力、それにシフトレジス
タ7cの出力には、それぞれ係数器8c、8d、8eに
よって、あらかじめ定められた係数が乗じられ、8dと
8eの出力は加算器9cで、係数器8cの出力と加算器
9cの出力とは加算器9bで加算され、出力データとし
て次の段に送られる。
1に示す回路が用いられる。クリップ回路10には、入
力信号t、正負のオーバーフロー検出信号uとv、図3
2に示したタイミングで変化する制御信号n、o、p、
sが入力されている。このクリップ回路10の作用によ
って、信号wは、正のオーバーフロー時には正の最大値
の1/2に、負のオーバーフロー時には負の最大値の1
/2に、強制的にクリップされる。
ーバーフロー検出器13によって生成される。オーバー
フロ一検出回路には、係数器8a、8bの出力a、b
と、加算器9aのキャリー出力fと、加算器9dのキャ
リー出力iと、前段のバイカッドの係数器8c、8d、
8eの出力c、d、eと、同じく前段の加算器9b、9
cのキャリー出力g、hと、アンドゲート6の出力k
と、1ビットレジスタの出力lが入力されている。これ
ら全ての入力をデコードして、正負のオーバーフロー検
出信号u、vを得る。
ーバーフロー検出器13の例である。図19で、6と2
3はアンドゲート、16はインバータ、17は全加算
器、21はオアゲート、22はノアゲートである。
いる。図19の回路は、表1に示した図10の回路の検
出する正負のオーバーフローに加えて、信号k、lの値
により、次のような動作をする。
和出力が、データ形式によって定まる正負の最大値の1
/2を超えたことを検出する。なお、図の破線で囲んだ
部分19は、図5の18と置き換えても等価である。
にレジスタ7dを挿入して、オーバーフロー検出器13
にレジスタ7a,7dの入力信号を入力してオーバーフ
ロー検出を行わせると共に、クリップ回路10との組合
せにより、すベての係数器に入力されるデータが、正負
の最大値の1/2以下にクリップされるので、係数の絶
対値が2よりも小さければ、係数器内部での乗算による
オーバーフローは生じないようにすることができ、演算
に際し、オーバーフロー振動の発生を無くすことができ
る。
実施形態に係る構成を示したブロック図である。図4に
おいて、6はアンドゲート、7a、7b、7cはシフト
レジスタ、8a、8b、8c、8d、8eは係数器、9
a、9b、9c、9d、9eは加算器、10はクリップ
回路、14はオーバーフロー検出器である。
2、加算器には図23、シフトレジスタには図24に示
す回路を用いることができる。また、クリップ回路に
は、図21に示す回路を用いることができる。
r、sは制御信号である。図に示した入力データ、出力
データと、制御信号のタイミングは、データと係数それ
ぞれのビット長によって異なる。データが10ビット、
係数が6ビットの場合のタイミングを図33に示す。
タ、出力データと、制御信号のタイミングを示す図であ
る。図33は、データが10ビット、係数が6ビットの
場合の例であり、データの整数部が4ビット、係数の整
数部が2ビットの場合である。
る。図4の破線内が、ディジタルバイカッドフィルタ1
00を構成している。バイカッド100は、多段に縦続
接続して用いられることが多いため、図には、前後の段
のバイカット回路の一部も示してある。
出力wとシフトレジスタ7bの出力に、それぞれ係数器
8a、8bによって、あらかじめ定められた係数が乗じ
られ、それらの出力は加算器9aで加算される。加算器
9aの出力と制御信号qとは加算器9eで加算される。
制御信号qは、加算器9aの出力に対して、LSB(最
下位ビット)より下の部分を四捨五入する役目をしてい
る。前述のように、この操作を丸め(rounding)と呼
ぶ。加算器9eの出力と入力データとは加算器9dで加
算される。加算器9dの出力は、アンドゲート6によっ
て、制御信号mと論理和をとられ、1ビットレジスタ7
dへと入力される。制御信号mは、加算器9dの出力か
ら、データ長に等しい長さのビット列を切り出す役目を
している。1ビットレジスタ7dの出力は、シフトレジ
スタ7aへと入力される。シフトレジスタ7aの出力t
は、クリップ回路10に入力される。また、クリップ回
路10の出力wとシフトレジスタ7bの出力、それにシ
フトレジスタ7cの出力には、それぞれ係数器8c、8
d、8eによって、あらかじめ定められた係数が乗じら
れ、8dと8eの出力は加算器9cで、係数器8cの出
力と加算器9cの出力とは加算器9bで加算され、出力
データとして次の段に送られる。
1に示す回路が用いられる。クリップ回路10には、入
力信号t、正負のオーバーフロー検出信号uとv、図3
3に示したタイミングで変化する制御信号n、o、p、
sが入力されている。このクリップ回路10の作用によ
って、信号wは、正のオーバーフロー時には正の最大値
の1/2に、負のオーバーフロー時には負の最大値の1
/2に、強制的にクリップされる。
ーバーフロー検出器14によって生成される。オーバー
フロー検出器には、係数器8a、8bの出力a、bと、
加算器9aのキャリー出力fと、加算器9dのキャリー
出力iと、加算器9eのキャリー出力jと、前段のバイ
カッドの係数器8c、8d、8eの出力c、d、eと、
同じく前段の加算器9b、9cのキャリー出力g、h
と、アンドゲート6の出力kと、1ビットレジスタ7d
の出力lが入力されている。これら全ての入力をデコー
ドして、正負のオーバーフロー検出信号u、vを得る。
ーバーフロー検出器14の例である。
はインバータ、17は全加算器、20は半加算器、21
はオアゲート、22はノアゲートである。
いる。図20の回路は、図16の回路の検出する正負の
オーバーフローに加えて、信号k、lの値により、次の
ような動作をする。
加算器9dの和出力が、データ形式によって定まる正負
の最大値の1/2を超えたことを検出する。なお、図の
破線で囲んだ部分19は、図5の18と置き換えても等
価である。
の入力信号をオーバーフロー検出器14に入力してオー
バーフロー検出を行わせると共に、クリップ回路10と
の組合せにより、すベての係数器に入力されるデータ
が、正負の最大値の1/2以下にクリップされるので、
係数の絶対値が2よりも小さければ、係数器内部での乗
算によるオーバーフローは生じない。しかも、加算器9
eを挿入して丸め回路を付加することにより、演算結果
を四捨五入することができ、その分、フィルター機能の
精度を向上させることができる。
バイカッドを示したが、並列演算による方式でも、同様
の構成でオーバーフローが検出でき、クリップ回路を並
列型にすることで、オーバーフロー振動も防止すること
ができる。また、クリップする値は、正負の最大値また
はその1/2に限定されるものではなく、図30から3
3のタイミング図に示した制御信号nのタイミングを変
えることで、正負の最大値の2のべき乗分の1、即ち1
/4、1/8などに設定できる。
となく、その要旨を逸脱しない範囲において、具体的な
構成、機能、作用、効果において、他の種々の形態によ
っても実施することができる。
ィジタルフィルタによれば、2ビット以上の複数ビット
に亙るオーバーフローを検出できると共に、オーバーフ
ロー振動の発生を完全に防止することができる。それ
故、本例のディジタルバイカッドフィルタを電話の音声
系に使用することにより、ノイズの無い、聞きやすい音
声を得ることができる。
検出器を示す図である。
ロー検出器を示す図である。
ロー検出器を示す図である。
ロー検出器を示す図である。
ロー検出器を示す図である。
フロー検出器を示す図である。
フロー検出器を示す図である。
フロー検出器を示す図である。
フロー検出器を示す図である。
フロー検出器を示す図である。
フロー検出器を示す図である。
フロー検出器を示す図である。
フロー検出器を示す図である。
フロー検出器を示す図である。
フロー検出器を示す図である。
フロー検出器を示す図である。
を示す図である。
図である。
図である。
タを示す図である。
スタを示す図である。
クタを示す図である。
す図である。
す図である。
図である。
ある。
ある。
ある。
ある。
る。
振動を示す図である。
けるオーバーフロー波形を示す図である。
と、オーバーフローの関係を示す表図である。
Zと、オーバーフローの関係を示す表図である。
1A,P0とオーバーフローとの関係を示す図である。
B′,P1A′,P0′とオーバーフローとの関係を示
す図である。
ジスタ 2、8a、8b、8c、8d、8e 係数器 3、9a、9b、9c、9d、9e 加算器 4 エクスクルーシブノアゲート(一致回路) 5 セレクタ 6、23 アンドゲート 10 クリップ回路 11、12、13、14 オーバーフロー検出器 15、21 オアゲート 16 インバータ 17 全加算器 18 19と等価な回路部分 19 18と等価な回路部分 20 半加算器 22 ノアゲート 24 エクスクルーシブオアゲート(排他的論理和) 26 ナンドゲート 27 クロックドインバータ
Claims (44)
- 【請求項1】 ディジタルフィルタにおいて、 演算に際して定められたビット長を超えたデータが発生
するオーバーフローを全てのビットに亙って検出するオ
ーバーフロー検出手段と、 前記オーバーフロー検出手段により正のオーバーフロー
が検出された場合は出力値を正の最大値に固定し、負の
オーバーフローが検出された場合は出力値を負の絶対値
の最大値に固定するクリップ手段と、 を具備することを特徴とするディジタルフィルタ。 - 【請求項2】 前記オーバーフロー検出手段によるオー
バーフローの検出レベルを1ビット下げることを特徴と
する請求項1記載のディジタルフィルタ。 - 【請求項3】 前記出力値を四捨五入する丸め手段を具
備することを特徴とする請求項1又は2記載のディジタ
ルフィルタ。 - 【請求項4】 互いに縦続接続が可能なディジタル回路
であって、 少なくとも1つの前向係数器と、 少なくとも1つの後向係数器と、 前記後向係数器の出力と入力信号とを加算する加算手段
と、 前記加算手段の出力を記憶する記憶手段と、 前記後向係数器の出力と前段の前向係数器の出力とこれ
らの出力を加算する全ての加算器のキャリー(桁上げ)
出力とが入力されるオーバーフロー(桁あふれ)検出手
段と、 前記記憶手段の出力に接続されたクリップ手段とを具備
し、 前記クリップ手段は前記オーバーフロー検出手段の出力
にしたがって入力された前記記憶手段の出力を正または
負の一定値にクリップして出力することを特徴とするデ
ィジタルフィルタ。 - 【請求項5】 互いに縦続接続が可能なディジタル回路
であって、 少なくとも1つの前向係数器と、 少なくとも1つの後向係数器と、 前記後向係数器の出力と入力信号とを加算する加算手段
と、 前記加算手段の出力を記憶する第1の記憶手段と、 前記後向係数器の出力と前段の前向係数器の出力とこれ
らの出力を加算する全ての加算器のキャリー(桁上げ)
出力と前記第1の記憶手段の出力が入力されるオーバー
フロー(桁あふれ)検出手段と、前記第1の記憶手段の
出力を記憶する第2の記憶手段の出力に接続されたクリ
ップ手段とを具備し、 前記クリップ手段は前記オーバーフロー検出手段の出力
にしたがって入力された前記記憶手段の出力を正または
負の一定値にクリップして出力することを特徴とするデ
ィジタルフィルタ。 - 【請求項6】 前記オーバーフロー検出手段は、係数器
出力を論理反転する論理反転手段と、 前記論理反転手段の出力とキャリー出力の全部を加算す
る加算手段と、 前記加算手段の出力をデコード(符号化)するデコード
手段とから構成されることを特徴とする請求項4に記載
のディジタルフィルタ。 - 【請求項7】 前記オーバーフロー検出手段は、係数器
出力を論理反転する論理反転手段と、 前記論理反転手段の出力とキャリー出力の全部を加算す
る加算手段と、 前記加算手段の出力と前記第1の記憶手段の出力とをデ
コード(符号化)するデコード手段とから構成されるこ
とを特徴とする請求項5に記載のディジタルフィルタ。 - 【請求項8】 前記オーバーフロー検出手段は、キャリ
ー出力を論理反転する論理反転手段と、 前記論理反転手段の出力と係数器出力の全部を加算する
加算手段と、 前記加算手段の出力をデコード(符号化)するデコード
手段とから構成されることを特徴とする請求項4に記載
のディジタルフィルタ。 - 【請求項9】 前記オーバーフロー検出手段は、キャリ
ー出力を論理反転する論理反転手段と、 前記論理反転手段の出力と係数器出力の全部を加算する
加算手段と、 前記加算手段の出力と前記第1の記憶手段の出力とをデ
コード(符号化)するデコード手段とから構成されるこ
とを特徴とする請求項5に記載のディジタルフィルタ。 - 【請求項10】 入力データが第1の入力端子に入力さ
れる第1の加算器と、 前記加算器の出力が入力される
第1のシフトレジスタと、 前記シフトレジスタの出力が入力されるクリップ回路
と、 前記クリップ回路の出力が入力される第2のシフトレジ
スタと、 前記第2のシフトレジスタの出力が入力される第3のシ
フトレジスタと、 前記クリップ回路の出力が入力される第1の係数器と、 前記第2のシフトレジスタの出力が入力される第2の係
数器と、 前記クリップ回路の出力が入力される第3の係数器と、 前記第2のシフトレジスタの出力が入力される第4の係
数器と、 前記第3のシフトレジスタの出力が入力される第5の係
数器と、 前記第1、第2の係数器の出力が入力され、その和出力
が前記第1の加算器の第2の入力端子に入力される第2
の加算器と、 前記第4、第5の係数器の出力が入力される第3の加算
器と、 前記第3の加算器の出力と前記第3の係数器の出力が入
力され、その和出力端子から出力データが出力される第
4の加算器と、 前記第1、第2の係数器出力および第1、第2の加算器
のキャリー出力と前段を構成する第3、第4、第5の係
数器出力および第3、第4の加算器のキャリー出力とが
入力されるオーバーフロー検出器とを具備し、 前記クリップ回路は前記オーバーフロー検出器の出力に
したがって入力された前記第1のシフトレジスタの出力
を正または負の一定値に固定して出力することを特徴と
する請求項4に記載のディジタルフィルタ。 - 【請求項11】 入力データが第1の入力端子に入力さ
れる第1の加算器と、 前記加算器の出力が入力される
第1のシフトレジスタと、 前記シフトレジスタの出力が入力されるクリップ回路
と、 前記クリップ回路の出力が入力される第2のシフトレジ
スタと、 前記第2のシフトレジスタの出力が入力される第3のシ
フトレジスタと、 前記クリップ回路の出力が入力される第1の係数器と、 前記第2のシフトレジスタの出力が入力される第2の係
数器と、 前記クリップ回路の出力が入力される第3の係数器と、 前記第2のシフトレジスタの出力が入力される第4の係
数器と、 前記第3のシフトレジスタの出力が入力される第5の係
数器と、 前記第1、第2の係数器の出力が入力される第2の加算
器と、 前記第4、第5の係数器の出力が入力される第3の加算
器と、 前記第3の加算器の出力と前記第3の係数器の出力が入
力され、その和出力端子から出力データが出力される第
4の加算器と、 前記第2の加算器の出力と制御信号が入力され、その和
出力が前記第1の加算器の第2の入力端子に入力される
第5の加算器と、 前記第1、第2の係数器出力および第1、第2、第5の
加算器のキャリー出力と前段を構成する第3、第4、第
5の係数器出力および第3、第4の加算器のキャリー出
力とが入力されるオーバーフロー検出器とを具備し、 前記クリップ回路は前記オーバーフロー検出器の出力に
したがって入力された前記第1のシフトレジスタの出力
を正または負の一定値に固定して出力することを特徴と
する請求項4に記載のディジタルフィルタ。 - 【請求項12】 入力データが第1の入力端子に入力さ
れる第1の加算器と、 前記加算器の出力が入力される
第1のシフトレジスタと、 前記シフトレジスタの出力が入力されるクリップ回路
と、 前記クリップ回路の出力が入力される第2のシフトレジ
スタと、 前記第2のシフトレジスタの出力が入力される第3のシ
フトレジスタと、 前記クリップ回路の出力が入力される第1の係数器と、 前記第2のシフトレジスタの出力が入力される第2の係
数器と、 前記クリップ回路の出力が入力される第3の係数器と、 前記第2のシフトレジスタの出力が入力される第4の係
数器と、 前記第3のシフトレジスタの出力が入力される第5の係
数器と、 前記第1、第2の係数器の出力が入力され、その和出力
が前記第1の加算器の第2の入力端子に入力される第2
の加算器と、 前記第4、第5の係数器の出力が入力される第3の加算
器と、 前記第3の加算器の出力と前記第3の係数器の出力が入
力されその和の出力端子から出力データが出力される第
4の加算器と、 前記第1、第2の係数器出力および第1第2の加算器の
キャリー出力と前段を構成する第3、第4、第5の係数
器出力および第3、第4の加算器のキャリー出力と前記
入力データと前記第1のシフトレジスタの中間タップ出
力が入力されるオーバーフロー検出器とを具備し、 前記クリップ回路は前記オーバーフロー検出器の出力に
したがって入力された前記第1のシフトレジスタの出力
を正または負の一定値に固定して出力することを特徴と
する請求項5に記載のディジタルフィルタ。 - 【請求項13】 入力データが第1の入力端子に入力さ
れる第1の加算器と、 前記加算器の出力が入力される
第1のシフトレジスタと、 前記シフトレジスタの出力が入力されるクリップ回路
と、 前記クリップ回路の出力が入力される第2のシフトレジ
スタと、 前記第2のシフトレジスタの出力が入力される第3のシ
フトレジスタと、 前記クリップ回路の出力が入力される第1の係数器と、 前記第2のシフトレジスタの出力が入力される第2の係
数器と、 前記クリップ回路の出力が入力される第3の係数器と、 前記第2のシフトレジスタの出力が入力される第4の係
数器と、 前記第3のシフトレジスタの出力が入力される第5の係
数器と、 前記第1、第2の係数器の出力が入力される第2の加算
器と、 前記第4、第5の係数器の出力が入力される第3の加算
器と、 前記第3の加算器の出力と前記第3の係数器の出力が入
力され、その和出力端子から出力データが出力される第
4の加算器と、 前記第2の加算器の出力と制御信号が入力され、その和
出力が前記第1の加算器の第2の入力端子に入力される
第5の加算器と、 前記第1、第2の係数器出力および第1、第2、第5の
加算器のキャリー出力と前段を構成する第3、第4、第
5の係数器出力および第3、第4の加算器のキャリー出
力と前記入力データと前記第1のシフトレジスタの中間
タップ出力が入力されるオーバーフロー検出器とを具備
し、 前記クリップ回路は前記オーバーフロー検出器の出力に
したがって入力された前記第1のシフトレジスタの出力
を正または負の一定値に固定して出力することを特徴と
する請求項5に記載のディジタルフィルタ。 - 【請求項14】 前記クリップ回路は、データ入力端子
と、 データ出力端子と、 オーバーフロー検出器の出力が入力される第1、第2の
オーバーフロー検出信号入力端子と、 タイミング信号が入力される第1、第2の制御信号入力
端子と、 出力信号を記憶する第1の記憶手段と、 内部信号を記憶する第2の記憶手段とを具備し、 前記第1制御信号入力端子に入力されるタイミング信号
がハイレベル(またはローレベル)の期間に前記第1、
第2のオーバーフロー検出信号入力端子に入力されるオ
ーバーフロー検出信号がオーバーフローしていないこと
を表すときにはデータ入力端子に入力された信号を、正
のオーバーフローを表すときには0を、負のオーバーフ
ローを表すときには1を前記第1の記憶手段にセット
し、前記第1制御信号入力端子に入力されるタイミング
信号がハイレベル(またはローレベル)の期間に前記オ
ーバーフロー検出信号がオーバーフローしていないこと
を表すときには0を、正または負のオーバーフローを表
すときには1を前記第2の記億手段にセットし、前記第
2制御信号入力端子に入力されるタイミング信号がハイ
レベル(またはローレベル)の期間に前記第2の記憶手
段の内容が1の場合には前記第1の記億手段にそれまで
記憶していた値を論理反転してセットすることを特徴と
する請求項4乃至5に記載のディジタルフィルタ。 - 【請求項15】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第5の符号入力端子に入力がそれぞれ接続
された第1から第5のインバータと、 前記第1から第4のキャリー入力端子および前記第1か
ら第5のインバータの出力に入力がそれぞれ接続された
第1から第3の全加算器と、 前記第1から第3の全加算器の和出力が入力される第4
の全加算器と、 前記第1から第3の全加算器のキャリー出力が入力され
る第5の全加算器と、 前記第4の全加算器の出力と前記第5の全加算器の和出
力が入力される第6の全加算器と、 前記第6の全加算器の出力と前記第5の全加算器のキャ
リー出力が入力される第7の全加算器と、 前記第4の全加算器の和出力(/Z0)と前記第6の全
加算器の和出力(/Z1)と前記第7の全加算器の和出
力(Z2)およびキャリー出力(/Z3)とから論理式
u=/Z3∩(Z2∪Z1∪Z0)とv=Z3∩(/Z
2∪/Z1∪/Z0)とにしたがってオーバーフロー検
出信号を生成してそれぞれを前記第1、第2のオーバー
フロー検出信号出力端子から出力するデコーダとを具備
することを特徴とする請求項4に記載のディジタルフィ
ルタ。 - 【請求項16】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1、第2の符号入力端子に入力がそれぞれ接続さ
れた第1、第2のインバータと、 前記第1から第4のキャリー入力端子および前記第1、
第2のインバータの出力に入力がそれぞれ接続された第
1、第2の全加算器と、 前記第3から第5の符号入力端子に入力が接続された第
3の全加算器と、 前記第3の全加算器の和出力に入力が接続された第3の
インバータと、 前記第3の全加算器のキャリー出力に入力が接続された
第4のインバータと、 前記第1、第2の全加算器の和出力と第3のインバータ
の出力が入力される第4の全加算器と、 前記第1、第2の全加算器のキャリー出力と第4のイン
バータの出力が入力される第5の全加算器と、 前記第4の全加算器の出力と前記第5の全加算器の和出
力が入力される第6の全加算器と、 前記第6の全加算器の出力と前記第5の全加算器のキャ
リー出力が入力される第7の全加算器と、 前記第4の全加算器の和出力(/Z0)と前記第6の全
加算器の和出力(/Z1)と前記第7の全加算器の和出
力(Z2)およびキャリー出力(/Z3)とから論理式
u=/Z3∩(Z2∪Z1∪Z0)とv=Z3∩(/Z
2∪/Z1∪/Z0)とにしたがってオーバーフロー検
出信号を生成してそれぞれを前記第1、第2のオーバー
フロー検出信号出力端子から出力するデコーダとを具備
することを特徴とする請求項4に記載のディジタルフィ
ルタ。 - 【請求項17】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第4のキャリー入力端子に入力がそれぞれ
接続された第1から第4のインバータと、 前記第1から第5の符号入力端子および前記第1から第
4のインバータの出力に入力がそれぞれ接続された第1
から第3の全加算器と、 前記第1から第3の全加算器の和出力が入力される第4
の全加算器と、 前記第1から第3の全加算器のキャリー出力が入力され
る第5の全加算器と、 前記第4の全加算器のキャリー出力と前記第5の全加算
器の和出力が入力される第1の半加算器と、 前記第1の半加算器のキャリー出力と前記第5の全加算
器のキャリー出力が入力される第2の半加算器と、 数値4(二進数0100)から前記第4の全加算の和出
力(S0)と第1の半加算器の和出力(S1)と第2の
半加算器の和出力(S2)およびキャリー出力(S3)
をそれぞれ第0から第3ビットとする二進数を引き算し
て4ビットの減算結果(Z3、Z2、Z1、Z0)を出
力する減算手段と、 前記減算手段の出力から論理式u=/Z3∩(Z2∪Z
1∪Z0)とv=Z3∩(/Z2∪/Z1∪/Z0)と
にしたがってオーバーフロー検出信号を生成してそれぞ
れを前記第1、第2のオーバーフロー検出信号出力端子
から出力するデコーダとを具備することを特徴とする請
求項4に記載のディジタルフィルタ。 - 【請求項18】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第4のキャリー入力端子に入力が接続された第1の
インバータと、 前記第1から第3のキャリー入力端子に入力が接続され
た第1の全加算器と、前記第1から第5の符号入力端子
および前記第4のインバータの出力に入力がそれぞれ接
続された第2、第3の全加算器と、 前記第1の全加算器の和出力に入力が接続された第2の
インバータと、 前記第1の全加算器のキャリー出力に入力が接続された
第3のインバータと、 前記第2のインバータの出力および前記第2、第3の全
加算器の和出力が入力される第4の全加算器と、 前記第3のインバータの出力および前記第2、第3の全
加算器のキャリー出力が入力される第5の全加算器と、 前記第4の全加算器のキャリー出力と前記第5の全加算
器の和出力が入力される第1の半加算器と、 前記第1の半加算器のキャリー出力と前記第5の全加算
器のキャリー出力が入力される第2の半加算器と、 数値4(二進数0100)から前記第4の全加算の和出
力(S0)と第1の半加算器の和出力(S1)と第2の
半加算器の和出力(S2)およびキャリー出力(S3)
をそれぞれ第0から第3ビットとする二進数を引き算し
て4ビットの減算結果(Z3、Z2、Z1、Z0)を出
力する減算手段と、 前記減算手段の出力から論理式u=/Z3∩(Z2∪Z
1∪Z0)とv=Z3∩(/Z2∪/Z1∪/Z0)と
にしたがってオーバーフロー検出信号を生成してそれぞ
れを前記第1、第2のオーバーフロー検出信号出力端子
から出力するデコーダとを具備することを特徴とする請
求項4に記載のディジタルフィルタ。 - 【請求項19】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第5の符号入力端子に入力がそれぞれ接続
された第1から第5のインバータと、 前記第1から第4のキャリー入力端子および前記第1か
ら5のインバータの出力に入力がそれぞれ接続された第
1から第3の全加算器と、 前記第1から第3の全加算器の和出力が入力される第4
の全加算器と、 前記第1から第3の全加算器のキャリー出力が入力され
る第5の全加算器と、 前記第4の全加算器のキャリー出力と前記第5の全加算
器の和出力が入力される第1の半加算器と、 前記第1の半加算器のキャリー出力と前記第5の全加算
器のキャリー出力が入力される第2の半加算器と、 前記第1の半加算器の和出力(S1)と前記第2の半加
算器の和出力(S2)およびキャリー出力(S3)とか
ら論理式u=S3∪(S2∩S1)とv=/S3∩/S
2とにしたがってオーバーフロー検出信号を生成してそ
れぞれを前記第1、第2のオーバーフロー検出信号出力
端子から出力するデコーダとを具備することを特徴とす
る請求項4に記載のディジタルフィルタ。 - 【請求項20】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1、第2の符号入力端子に入力がそれぞれ接続さ
れた第1、第2のインバータと、 前記第1から第4のキャリー入力端子および前記第1、
第2のインバータの出力に入力がそれぞれ接続された第
1、第2の全加算器と、 前記第3から第5の符号入力端子に入力が接続された第
3の全加算器と、 前記第3の全加算器の和出力に入力が接続された第3の
インバータと、 前記第3の全加算器のキャリー出力に入力が接続された
第4のインバータと、 前記第1、第2の全加算器の和出力と第3のインバータ
の出力が入力される第4の全加算器と、 前記第1、第2の全加算器のキャリー出力と第4のイン
バータの出力が入力される第5の全加算器と、 前記第4の全加算器のキャリー出力と前記第5の全加算
器の和出力が入力される第1の半加算器と、 前記第1の半加算器のキャリー出力と前記第5の全加算
器のキャリー出力が入力される第2の半加算器と、 前記第1の半加算器の和出力(S1)と前記第2の半加
算器の和出力(S2)およびキャリー出力(S3)とか
ら論理式u=S3∪(S2∩S1)とv=/S3∩/S
2とにしたがってオーバーフロー検出信号を生成してそ
れぞれを前記第1、第2のオーバーフロー検出信号出力
端子から出力するデコーダとを具備することを特徴とす
る請求項4に記載のディジタルフィルタ。 - 【請求項21】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第4のキャリー入力端子に入力がそれぞれ
接続された第1から第4のインバータと、 前記第1から第5の符号入力端子および前記第1から第
4のインバータの出力に入力がそれぞれ接続された第1
から第3の全加算器と、 前記第1から第3の全加算器の和出力が入力される第4
の全加算器と、 前記第1から第3の全加算器のキャリー出力が入力され
る第5の全加算器と、 前記第4の全加算器のキャリー出力と前記第5の全加算
器の和出力が入力される第1の半加算器と、 前記第1の半加算器のキャリー出力と前記第5の全加算
器のキャリー出力が入力される第2の半加算器と、 前記第1の半加算器の和出力(S1)と前記第2の半加
算器の和出力(S2)およびキャリー出力(S3)とか
ら論理式u=/S3∩/S2とv=S3∪(S2∩S
1)とにしたがってオーバーフロー検出信号を生成して
それぞれを前記第1、第2のオーバーフロー検出信号出
力端子から出力するデコーダとを具備することを特徴と
する請求項4に記載のディジタルフィルタ。 - 【請求項22】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第4のキャリー入力端子に入力が接続された第1の
インバータと、 前記1から第3のキャリー入力端子に入力が接続された
第1の全加算器と、 前記第1から第5の符号入力端子および前記第1のイン
バータの出力に入力がそれぞれ接続された第2、第3の
全加算器と、 前記第1の全加算器の和出力に入力が接続された第2の
インバータと、 前記第1の全加算器のキャリー出力に入力が接続された
第3のインバータと、 前記第2のインバータの出力および前記第2、第3の全
加算器の和出力が入力される第4の全加算器と、 前記第3のインバータの出力および前記第2、第3の全
加算器のキャリー出力が入力される第5の全加算器と、 前記第4の全加算器のキャリー出力と前記第5の全加算
器の和出力が入力される第1の半加算器と、 前記第1の半加算器のキャリー出力と前記第5の全加算
器のキャリー出力が入力される第2の半加算器と、 前記第1の半加算器の和出力(S1)と前記第2の半加
算器の和出力(S2)およびキャリー出力(S3)とか
ら論理式u=/S3∩/S2とv=S3∪(S2∩S
1)とにしたがってオーバーフロー検出信号を生成して
それぞれを前記第1、第2のオーバーフロー検出信号出
力端子から出力するデコーダとを具備することを特徴と
する請求項4に記載のディジタルフィルタ。 - 【請求項23】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第5の符号入力端子に入力がそれぞれ接続
された第1から第5のインバータと、 前記第1から第4のキャリー入力端子および前記第1か
ら第5のインバータの出力に入力がそれぞれ接続された
第1から第3の全加算器と、 前記第1から第3の全加算器の和出力が入力される第4
の全加算器と、 前記第1から第3の全加算器のキャリー出力が入力され
る第5の全加算器と、 前記第4の全加算器のキャリー出力(P1A)と前記第
5の全加算器の和出力(P1B)およびキャリー出力
(P2)とから論理式u=P2∩(P1A∪P1B)と
v=/P2∩(/P1A∪/P1B)とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第1、
第2のオーバーフロー検出信号出力端子から出力するデ
コーダとを具備することを特徴とする請求項4に記載の
ディジタルフィルタ。 - 【請求項24】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と第1、第2のオーバーフ
ロー検出信号出力端子と前記第1、第2の符号入力端子
に入力がそれぞれ接続された第1、第2のインバータ
と、 前記第1から第4のキャリー入力端子および前記第1、
第2のインバータの出力に入力がそれぞれ接続された第
1、第2の全加算器と、 前記第3から第5の符号入力端子に入力が接続された第
3の全加算器と、 前記第3の全加算器の和出力に入力が接続された第3の
インバータと、 前記第3の全加算器のキャリー出力に入力が接続された
第4のインバータと、 前記第1、第2の全加算器の和出力と第3のインバータ
の出力が入力される第4の全加算器と、 前記第1、第2の全加算器のキャリー出力と第4のイン
バータの出力が入力される第5の全加算器と、 前記第4の全加算器のキャリー出力(P1A)と前記第
5の全加算器の和出力(P1B)およびキャリー出力
(P2)とから論理式u=P2∩(P1A∪P1B)と
v=/P2∩(/P1A∪/P1B)とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第1、
第2のオーバーフロー検出信号出力端子から出力するデ
コーダとを具備することを特徴とする請求項4に記載の
ディジタルフィルタ。 - 【請求項25】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第4のキャリー入力端子に入力がそれぞれ
接続された第1から第4のインバータと、 前記第1から第5の符号入力端子および前記第1から第
4のインバータの出力に入力がそれぞれ接続された第1
から第3の全加算器と、 前記第1から第3の全加算器の和出力が入力される第4
の全加算器と、 前記第1から第3の全加算器のキャリー出力が入力され
る第5の全加算器と、 前記第4の全加算器のキャリー出力(P1A)と前記第
5の全加算器の和出力(P1B)およびキャリー出力
(P2)とから論理式u=/P2∩(/P1A∪/P1
B)とv=P2∩(P1A∪P1B)とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第1第
2のオーバーフロー検出信号出力端子から出力するデコ
ーダとを具備することを特徴とする請求項4に記載のデ
ィジタルフィルタ。 - 【請求項26】 オーバーフロー検出器は,第1から第
4のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第4のキャリー入力端子に入力が接続された第1の
インバータと、 前記第1から第3のキャリー入力端子に入力が接続され
た第1の全加算器と、 前記第1から第5の符号入力端子および前記第1のイン
バータの出力に入力がそれぞれ接続された第2、第3の
全加算器と、 前記第1の全加算器の和出力に入力が接続された第2の
インバータと、 前記第1の全加算器のキャリー出力に入力が接続された
第3のインバータと、 前記第2のインバータの出力および前記第2、第3の全
加算器の和出力が入力される第4の全加算器と、 前記第3のインバータの出力および前記第2、第3の全
加算器のキャリー出力が入力される第5の全加算器と、 前記第4の全加算器のキャリー出力(P1A)と前記第
5の全加算器の和出力(P1B)およびキャリー出力
(P2)とから論理式u=/P2∩(/P1A∪/P1
B)とv=P2∩(P1A∪P1B)とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第1、
第2のオーバーフロー検出信号出力端子から出力するデ
コーダとを具備することを特徴とする請求項4に記載の
ディジタルフィルタ。 - 【請求項27】 オーバーフロー検出器は、第1、第2
のキャリー入力端子と、 第1から第3の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第3の符号入力端子に入力がそれぞれ接続
された第1から第3のインバータと、 前記第1、第2のキャリー入力端子および前記第1から
第3のインバータの出力に入力がそれぞれ接続された半
加算器および第1の全加算器と、 前記半加算器の和出力と前記第1の全加算器の和出力と
が入力されるアンドゲートと、 前記アンドゲートの出力と前記半加算器のキャリー出力
と前記第1の全加算器のキャリー出力とが入力されその
キャリー出力が前記第1のオーバーフロー検出信号出力
端子に接続される第2の全加算器と、 前記第2の全加算器の和およびキャリー出力とが入力さ
れその出力が前記第2のオーバーフロー検出信号出力端
子に接続されるノアゲートとを具備することを特徴とす
る請求項4に記載のディジタルフィルタ。 - 【請求項28】 オーバーフロー検出器は、第1、第2
のキャリー入力端子と、 第1から第3の符号入力端子と、 前記第1、第2のオーバーフロー検出信号出力端子と、 前記第1、第2のキャリー入力端子に入力がそれぞれ接
続された半加算器と、 前記第1から第3の符号入力端子に入力がそれぞれ接続
された第1の全加算器と、 前記第1の全加算器の和出力に入力が接続された第1の
インバータと、 前記第1の全加算器のキャリー出力に入力が接続された
第2のインバータと、 前記半加算器の和出力と前記第1のインバータの出力と
が入力されるアンドゲートと、 前記アンドゲートの出力と前記半加算器のキャリー出力
と前記第2のインバータの出力とが入力されそのキャリ
ー出力が前記第1のオーバーフロー検出信号出力端子に
接続される第2の全加算器と、 前記第2の全加算器の和およびキャリー出力とが入力さ
れその出力が前記第2のオーバーフロー検出信号出力端
子に接続されるノアゲートとを具備することを特徴とす
る請求項4に記載のディジタルフィルタ。 - 【請求項29】 オーバーフロー検出器は、第1、第2
のキャリー入力端子と、 第1から第3の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1、第2のキャリー入力端子に入力がそれぞれ接
続された第1、第2のインバータと、 前記第1、第2のインバータの出力および前記第1から
第3の符号入力端子に入力がそれぞれ接続された半加算
器および第1の全加算器と、 前記半加算器の和出力と前記第1の全加算器の和出力と
が入力されるアンドゲートと、 前記アンドゲートの出力と前記半加算器のキャリー出力
と前記第1の全加算器のキャリー出力とが入力されその
キャリー出力が前記第2のオーバーフロー検出信号出力
端子に接続される第2の全加算器と、 前記第2の全加算器の和およびキャリー出力とが入力さ
れその出力が前記第1のオーバーフロー検出信号出力端
子に接続されるノアゲートとを具備することを特徴とす
る請求項4に記載のディジタルフィルタ。 - 【請求項30】 オーバーフロー検出器は、第1から第
3のキャリー入力端子と、 第1から第4の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第4の符号入力端子に入力がそれぞれ接続
された第1から第4のインバータと、 前記第1から第3のキャリー入力端子および前記第1か
ら4のインバータの出力のうち6つの端子に入力がそれ
ぞれ接続された第1、第2の全加算器と、 前記第1から第3のキャリー入力端子および前記第1か
ら第4のインバータの出力のうち前記第1、第2の全加
算器のどちらにも接続されていない1つの端子と、前記
第1、第2の全加算器の和出力とに入力が接続される第
3の全加算器と、 前記第1、第2、第3の全加算器の
キャリー出力が入力される第4の全加算器と、 前記第3の全加算器の和出力(S0)と前記第4の全加
算器の和出力(S1)およびキャリー出力(S2)とか
ら論理式u=S2∩(S1∪S0)とv=/S2∩(/
S1∪/S0)とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第1、第2のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする請求項4に記載のディジタルフィルタ。 - 【請求項31】 オーバーフロー検出器は、第1から第
3のキャリー入力端子と、 第1から第4の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1の符号入力端子に入力が接続された第1のイン
バータと、 前記第1から第3のキャリー入力端子に入力がそれぞれ
接続された第1の全加算器と、 前記第2から第4の符号入力端子に入力がそれぞれ接続
された第2の全加算器と、 前記第2の全加算器の和出力に入力が接続された第2の
インバータと、 前記第2の全加算器のキャリー出力に入力が接続された
第3のインバータと、 前記第1の全加算器の和出力と前記第1、第2のインバ
ータの出力が入力される第3の全加算器と、 前記第1ないし第3の全加算器のキャリー出力と前記第
3のインバータの出力が入力される第4の全加算器と、 前記第3の全加算器の和出力(S0)と前記第4の全加
算器の和出力(S1)およびキャリー出力(S2)とか
ら論理式u=S2∩(S1∪S0)とv=/S2∩(/
S1∪/S0)とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第1、第2のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする請求項4に記載のディジタルフィルタ。 - 【請求項32】 オーバーフロー検出器は、第1から第
3のキャリー入力端子と、 第1から第4の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第3のキャリー入力端子に入力がそれぞれ
接続された第1から第3のインバータと、 前記第1から第3のインバータの出力および前記第1か
ら第4の符号入力端子のうち6つの端子に入力がそれぞ
れ接続された第1、第2の全加算器と、 前記第1から第3のインバータの出力および前記第1か
ら第4の符号入力端子のうち前記第1、第2の全加算器
のどちらにも接続されていない1つの端子と前記第1、
第2の全加算器の和出力とに入力が接続される第3の全
加算器と、 前記第1、第2、第3の全加算器のキャリー出力が入力
される第4の全加算器と、 前記第3の全加算器の和出力(S0)と前記第4の全加
算器の和出力(S1)およびキャリー出力(S2)とか
ら論理式u=/S2∩(/S1∪/S0)とv=S2∩
(S1∪S0)とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第1、第2のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする請求項4に記載のディジタルフィルタ。 - 【請求項33】 オーバーフロー検出器は、第1から第
3のキャリー入力端子と、 第1から第4の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第3のキャリー入力端子に入力がそれぞれ
接続された第1の全加算器と、 前記第2から第4の符号入力端子に入力がそれぞれ接続
された第2の全加算器と、 前記第1の全加算器の和出力に入力が接続された第1の
インバータと、 前記第1の全加算器のキャリー出力に入力が接続された
第2のインバータと、 前記第2の全加算器の和出力と前記第1の符号入力端子
と前記第1のインバータの出力が入力に接続される第3
の全加算器と、 前記第2、第3の全加算器のキャリー出力と前記第2の
インバータの出力が入力される第4の全加算器と、 前記第3の全加算器の和出力(S0)と前記第4の全加
算器の和出力(S1)およびキャリー出力(S2)とか
ら論理式u=/S2∩(/S1∪/S0)とv=S2∩
(S1∪S0)とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第1、第2のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする請求項4に記載のディジタルフィルタ。 - 【請求項34】 オーバーフロー検出器は、第1から第
5のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第5の符号入力端子に入力がそれぞれ接続
された第1から第5のインバータと、 前記第2から第4のキャリー入力端子および前記第1か
ら第5のインバータの出力に入力がそれぞれ接続された
第1から第3の全加算器と、 前記第1から第3の全加算器の和出力が入力される第4
の全加算器と、 前記第1から第3の全加算器のキャリー出力が入力され
る第5の全加算器と、 前記第1のキャリー入力端子と前記第4の全加算器の和
出力とが入力に接続されたアンドゲートと、 前記第4の全加算器のキャリー出力と前記第5の全加算
器の和出力とが入力される半加算器と、 前記アンドゲートの出力(P1A)と前記半加算器の和
出力(P1B)およびキャリー出力(P2A)と前記第
5の全加算器のキャリー出力(P2B)とから論理式u
=(P2B∩P2A)∪[(PlA∪P1B)]とv=
/P2B∩/P2A∩(/PlA∪/P1B)とにした
がってオーバーフロー検出信号を生成してそれぞれを前
記第1、第2のオーバーフロー検出信号出力端子から出
力するデコーダとを具備することを特徴とする請求項4
に記載のディジタルフィルタ。 - 【請求項35】 オーバーフロー検出器は、第1から第
5のキャリー入力端子と、 第1から第5の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1、第2の符号入力端子に入力がそれぞれ接続さ
れた第1、第2のインバータと、 前記第2から第4のキャリー入力端子および前記第1、
第2のインバータの出力に入力がそれぞれ接続された第
1第2の全加算器と、 前記第3から第5の符号入力端子に入力が接続された第
3の全加算器と、 前記第3の全加算器の和出力に入力が接続された第3の
インバータと、 前記第3の全加算器のキャリー出力に入力が接続された
第4のインバータと、 前記第1、第2の全加算器の和出力と第3のインバータ
の出力が入力される第4の全加算器と、 前記第1、第2の全加算器のキャリー出力と第4のイン
バータの出力が入力される第5の全加算器と、 前記第1のキャリー入力端子と前記第4の全加算器の和
出力とが入力に接続されたアンドゲートと、 前記第4の全加算器のキャリー出力と前記第5の全加算
器の和出力とが入力される半加算器と、 前記アンドゲートの出力(P1A)と前記半加算器の和
出力(P1B)およびキャリー出力(P2A)と前記第
5の全加算器のキャリー出力(P2B)とから論理式u
=(P2B∩P2A)∪[(P1A∪P1B)]とv=
/P2B∩/P2A∩(/P1A∪/P1B)とにした
がってオーバーフロー検出信号を生成してそれぞれを前
記第1、第2のオーバーフロー検出信号出力端子から出
力するデコーダとを具備することを特徴とする請求項4
に記載のディジタルフィルタ。 - 【請求項36】 オーバーフロー検出器は、第1から第
3のキャリー入力端子と、 第1から第3の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第3の符号入力端子に入力がそれぞれ接続
された第1から第3のインバータと、 前記第1から第3のキャリー入力端子および前記第1か
ら第3のインバータの出力に入力がそれぞれ接続された
第1、第2の全加算器と、 前記第1の全加算器の和出力と前記第2の全加算器の和
出力とが入力されるアンドゲートと、 前記アンドゲートの出力と前記第1、第2の全加算器の
キャリー出力とが入力され、そのキャリー出力が前記第
1のオーバーフロー検出信号出力端子に接続される第3
の全加算器と、 前記第3の全加算器の和およびキャリー出力とが入力さ
れその出力が前記第2のオーバーフロー検出信号出力端
子に接続されるノアゲートとを具備することを特徴とす
る請求項4に記載のディジタルフィルタ。 - 【請求項37】 オーバーフロー検出器は第1から3の
キャリー入力端子と、 第1から第3の符号入力端子
と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第3のキャリー入力端子に入力がそれぞれ
接続された第1の全加算器と、 前記第1から第3の符号入力端子に入力がそれぞれ接続
された第2の全加算器と、 前記第2の全加算器の和出力に入力が接続された第1の
インバータと、 前記第2の全加算器のキャリー出力に入力が接続された
第2のインバータと、 前記第1の全加算器の和出力と前記第1のインバータの
出力とが入力されるアンドゲートと、 前記アンドゲートの出力と前記第1の全加算器のキャリ
ー出力と前記第2のインバータの出力が入力され、その
キャリー出力が前記第1のオーバーフロー検出信号出力
端子に接続される第3の全加算器と、 前記第3の全加算器の和およびキャリー出力とが入力さ
れ、その出力が前記第2のオーバーフロー検出信号出力
端子に接続されるノアゲートとを具備することを特徴と
する請求項4に記載のディジタルフィルタ。 - 【請求項38】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第4の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1から第4のキャリー入力端子に入力がそれぞれ
接続された第1から第4のインバータと、 前記第1から第4の符号入力端子および前記第1から第
4のインバータの出力に入力がそれぞれ接続された第
1、第2の全加算器および半加算器と、 前記第1、第2の全加算器の和出力と前記半加算器の和
出力が入力される第4の全加算器と、 前記第1、第2の全加算器のキャリー出力と前記半加算
器のキャリー出力が入力される第5の全加算器と、 前記第4の全加算器のキャリー出力(P1A)と前記第
5の全加算器の和出力(P1B)およびキャリー出力
(P2)とから論理式u=/P2∩(/P1A∪/P1
B)とv=P2∩(P1A∪P1B)とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第1、
第2のオーバーフロー検出信号出力端子から出力するデ
コーダとを具備することを特徴とする請求項4に記載の
ディジタルフィルタ。 - 【請求項39】 オーバーフロー検出器は、第1から第
4のキャリー入力端子と、 第1から第4の符号入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第4のキャリー入力端子に入力が接続された第1の
インバータと、 前記第1から第3のキャリー入力端子に入力がそれぞれ
接続された第1の全加算器と、 前記第1から第3の符号入力端子に入力がそれぞれ接続
された第2の全加算器と、 前記第1のインバータ出力と前記第4の符号入力端子が
入力に接続された半加算器と、 前記第1の全加算器の和出力に入力が接続された第2の
インバータと、 前記第1の全加算器のキャリー出力に入力が接続された
第3のインバータと、 前記第2のインバータの出力と前記第2の全加算器の和
出力と前記半加算器の和出力が入力される第4の全加算
器と、 前記第3のインバータの出力と前記第2の全加算器のキ
ャリー出力と前記半加算器のキャリー出力が入力される
第5の全加算器と、 前記第4の全加算器のキャリー出力(P1A)と前記第
5の全加算器の和出力(P1B)およびキャリー出力
(P2)とから論理式u=/P2∩(/PlA∪/P1
B)とv=P2∩(P1A∪P1B)とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第1、
第2のオーバーフロー検出信号出力端子から出力するデ
コーダとを具備することを特徴とする請求項4に記載の
ディジタルフィルタ。 - 【請求項40】 オーバーフロー検出器は、複数のキャ
リー入力端子と、複数の符号入力端子と、 第1、第2のデータビット入力端子と、 第1、第2のオーバーフロー検出信号出力端子とを具備
し、 前記複数のキャリー入力端子と符号入力端子に入力され
る信号から検出されたオーバーフロー信号がオーバーフ
ローを示している場合にはこれを出力し、オーバーフロ
ーを示していない場合には前記第1、第2のデータビッ
ト入力端子に入力される第1、第2のデータビット
(k、l)にしたがって第1データビットが0で第2デ
ータビットが1(k=0、l=1)のときに正のオーバ
ーフローに、第1データビットが1で第2データビット
が0(k=1、l=0)のときに負のオーバーフローに
相当する検出信号を出力することを特徴とする請求項5
に記載のディジタルフィルタ。 - 【請求項41】 オーバーフロー検出器は、第1、第2
のデータビット入力端子と、 第1から第4のキャリー入力端子と、 第1から第5の符号化入力端子と、 前記第1から第5の符号入力端子に入力がそれぞれ接続
された第1から第5のインバータと、 前記第1から第4のキャリー入力端子および前記第1か
ら第5のインバータの出力に入力がそれぞれ接続された
第1から第3の全加算器と、 前記第1から第3の全加算器の和出力が入力される第4
の全加算器と、 前記第1から第3の全加算器のキャリー出力が入力され
る第5の全加算器と、 前記第4の全加算器のキャリー出力(P1A)と前記第
5の全加算器の和出力(P1B)およびキャリー出力
(P2)とから論理式u=P2∩(PlA∪P1B)と
v=/P2∩(/P1A∪/P1B)とにしたがってそ
の第1、第2の出力を生成するデコーダと、 前記第1のデータビット入力端子に入力が接続された第
6のインバータと、 前記第2のデータビット入力端子に入力が接続された第
7のインバータと、 前記デコーダの第1の出力が入力される第8のインバー
タと、 前記デコーダの第2の出力が入力される第9のインバー
タと、 前記第6のインバータの出力と第2のデータビット入力
端子と第9のインバータの出力に入力が接続された第1
のアンドゲートと、 前記第7のインバータの出力と第1のデータビット入力
端子と第8のインバータの出力に入力が接続された第2
のアンドゲートと、 前記第1のアンドゲートの出力とデコーダの第1の出力
が入力され、正のオーバーフロー検出信号を出力する第
1のオアゲートと、 前記第2のアンドゲートの出力とデコーダの第2の出力
が入力され、負のオーバーフロー検出信号を出力する第
2のオアゲートとを具備することを特徴とする請求項5
に記載のディジタルフィルタ。 - 【請求項42】 オーバーフロー検出器は、第1、第2
のデータビット入力端子と、 第1から第4のキャリー入力端子と、 第1から第5の符号化入力端子と、 前記第1、第2の符号入力端子に入力がそれぞれ接続さ
れた第1、第2のインバータと、 前記第1から第4のキャリー入力端子および前記第1、
第2のインバータの出力に入力がそれぞれ接続された第
1、第2の全加算器と、 前記第3から第5の符号入力端子に入力が接続された第
3の全加算器と、 前記第3の全加算器の和出力に入力が接続された第3の
インバータと、 前記第3の全加算器のキャリー出力に入力が接続された
第4のインバータと、 前記第1、第2の全加算器の和出力と第3のインバータ
の出力が入力される第4の全加算器と、 前記第1、第2の全加算器のキャリー出力と第4のイン
バータの出力が入力される第5の全加算器と、 前記第4の全加算器のキャリー出力(P1A)と前記第
5の全加算器の和出力(P1B)およびキャリー出力
(P2)とから論理式u=P2∩(PlA∪P1B)と
v=/P2∩(/P1A∪/P1B)とにしたがってそ
の第1、第2の出力を生成するデコーダと、 前記第1のデータビット入力端子に入力が接続された第
5のインバータと、 前記第2のデータビット入力端子に入力が接続された第
6のインバータと、 前記デコーダの第1の出力が入力される第7のインバー
タと、 前記デコーダの第2の出力が入力される第8のインバー
タと、 前記第5のインバータの出力と第2のデータビット入力
端子と第8のインバータの出力に入力が接続された第1
のアンドゲートと、 前記第6のインバータの出力と第1のデータビット入力
端子と第7のインバータの出力に入力が接続された第2
のアンドゲートと、 前記第1のアンドゲートの出力とデコーダの第1の出力
が入力され正のオーバーフロー検出信号を出力する第1
のオアゲートと、 前記第2のアンドゲートの出力とデコーダの第2の出力
が入力され負のオーバーフロー検出信号を出力する第2
のオアゲートとを具備することを特徴とする請求項5に
記載のディジタルフィルタ。 - 【請求項43】 オーバーフロー検出器は、第1、第2
のデータビット入力端子と、 第1から第5のキャリー入力端子と、 第1から第5の符号化入力端子と、 前記第1から第5の符号入力端子に入力がそれぞれ接続
された第1から第5のインバータと、 前記第2から第4のキャリー入力端子および前記第1か
ら第5のインバータの出力に入力がそれぞれ接続された
第1から第3の全加算器と、 前記第1から第3の全加算器の和出力が入力される第4
の全加算器と、 前記第1から第3の全加算器のキャリー出力が入力され
る第5の全加算器と、 前記第1のキャリー入力端子と前記第4の全加算器の和
出力とが入力に接続された第1のアンドゲートと、 前記第4の全加算器のキャリー出力と前記第5の全加算
器の和出力とが入力される半加算器と、 前記第1のアンドゲートの出力(P1A)と前記半加算
器の和出力(P1B)およびキャリー出力(P2A)と
前記第5の全加算器のキャリー出力(P2B)とから論
理式u=(P2B∩P2A)∪[(P2B∪P2A)∩
(P1A∪P1B)]とv=/P2B∩/P2A∩(/
P1A∪/P1B)とにしたがってその第1、第2の出
力を生成するデコーダと、 前記第1のデータビット入力端子に入力が接続された第
6のインバータと、 前記第2のデータビット入力端子に入力が接続された第
7のインバータと、 前記デコーダの第1の出力が入力される第8のインバー
タと、 前記デコーダの第2の出力が入力される第9のインバー
タと、 前記第6のインバータの出力と第2のデータビット入力
端子と第9のインバータの出力に入力が接続された第1
のアンドゲートと、 前記第7のインバータの出力と第1のデータビット入力
端子と第8のインバータの出力に入力が接続された第3
のアンドゲートと、 前記第3のアンドゲートの出力とデコーダの第1の出力
が入力され正のオーバーフロー検出信号を出力する第1
のオアゲートと、 前記第3のアンドゲートの出力とデコーダの第2の出力
が入力され負のオーバーフロー検出信号を出力する第2
のオアゲートとを具備することを特徴とする請求項5に
記載のディジタルフィルタ。 - 【請求項44】 オーバーフロー検出器は、第1、第2
のデータビット入力端子と、 第1から第5のキャリー入力端子と、 第1から第5の符号化入力端子と、 第1、第2のオーバーフロー検出信号出力端子と、 前記第1、第2の符号入力端子に入力がそれぞれ接続さ
れた第1、第2のインバータと、 前記第2から第4のキャリー入力端子および前記第1、
第2のインバータの出力に入力がそれぞれ接続された第
1、第2の全加算器と、 前記第3から第5の符号入力端子に入力された第3の全
加算器と、 前記第3の全加算器の和出力に入力が接続された第3の
インバータと、 前記第3の全加算器のキャリー出力に入力が接続された
第4のインバータと、 前記第1、第2の全加算器の和出力と第3のインバータ
の出力が入力されると第4の全加算器と、 前記第1、第2の全加算器のキャリー出力と第4のイン
バータの出力が入力される第5の全加算器と、 前記第1のキャリー入力端子と前記第4の全加算器の和
出力とが入力に接続された第1のアンドゲートと、 前記第4の全加算器のキャリー出力と前記第5の全加算
器の和出力とが入力される半加算器と、 前記第1のアンドゲートの出力(P1A)と前記半加算
器の和出力(P1B)およびキャリー出力(P2A)と
前記第5の全加算器のキャリー出力(P2B)とから論
理式u=(P2B∩P2A)∪[(P2B∪P2A)∩
(P1A∪P1B)]とv=/P2B∩/P2A∩(/
P1A∪/P1B)とにしたがってその第1、第2の出
力を生成するデコーダと、 前記第1のデータビット入力端子に入力が接続された第
5のインバータと、 前記第2のデータビット入力端子に入力が接続された第
6のインバータと、 前記デコーダの第1の出力が入力される第7のインバー
タと、 前記デコーダの第2の出力が入力される第8のインバー
タと、 前記第5のインバータの出力と第2のデータビット入力
端子と第8のインバータの出力に入力が接続された第2
のアンドゲートと、 前記第6のインバータの出力と第1のデータビット入力
端子と第7のインバータの出力に入力が接続された第3
のアンドゲートと、 前記第2のアンドゲートの出力とデコーダの第1の出力
が入力され正のオーバーフロー検出信号を出力する第1
のオアゲートと、 前記第3のアンドゲートの出力とデコーダの第2の出力
が入力され負のオーバーフロー検出信号を出力する第2
のオアゲートとを具備することを特徴とする請求項5に
記載のディジタルフィルタ。
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JP (1) | JP3833884B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019097350A1 (ja) * | 2017-11-17 | 2019-05-23 | 株式会社半導体エネルギー研究所 | 加算方法、半導体装置、および電子機器 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1270291C (zh) * | 2000-12-06 | 2006-08-16 | 皇家菲利浦电子有限公司 | 滤波设备和方法 |
US8209366B2 (en) * | 2005-02-28 | 2012-06-26 | Hitachi Global Storage Technologies Netherlands B.V. | Method, apparatus and program storage device that provides a shift process with saturation for digital signal processor operations |
US8275751B2 (en) | 2008-12-18 | 2012-09-25 | At&T Intellectual Property I, L.P. | Methods, systems, and computer program products for database table aggregation |
US10701685B2 (en) * | 2014-03-31 | 2020-06-30 | Huawei Technologies Co., Ltd. | Method and apparatus for asynchronous OFDMA/SC-FDMA |
DE102018208851A1 (de) * | 2018-06-05 | 2019-12-05 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Umwandeln von Eingangsbitfolgen |
TWI724871B (zh) * | 2020-04-17 | 2021-04-11 | 逢甲大學 | 智慧製造與先進排程決策輔助資訊管理系統 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4215415A (en) | 1977-09-19 | 1980-07-29 | Nippon Electric Company, Ltd. | Recursive digital filter comprising a circuit responsive to first sum and feedback sign bits and second sum sign and integer bits for detecting overflow in the second sum |
JPS5674774A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Arithmetic circuit with overflow detector |
JPS5720013A (en) | 1980-07-09 | 1982-02-02 | Casio Comput Co Ltd | Digital filter device |
JPS5720014A (en) | 1980-07-09 | 1982-02-02 | Casio Comput Co Ltd | Digit overflow processor of digital filter |
US4507725A (en) * | 1982-07-01 | 1985-03-26 | Rca Corporation | Digital filter overflow sensor |
CA1244955A (en) * | 1985-05-17 | 1988-11-15 | Yuichi Kawakami | Processing circuit capable of raising throughput of accumulation |
JPH0732349B2 (ja) | 1985-06-29 | 1995-04-10 | ソニー株式会社 | デコーダ装置 |
JPS6211933A (ja) * | 1985-07-09 | 1987-01-20 | Nec Corp | 演算回路 |
JPS63241634A (ja) | 1987-03-30 | 1988-10-06 | Toshiba Corp | 並列型加算回路 |
US6112220A (en) * | 1998-02-10 | 2000-08-29 | Lucent Technologies, Inc. | Programmable overflow protection in digital processing |
US6535900B1 (en) * | 1998-09-07 | 2003-03-18 | Dsp Group Ltd. | Accumulation saturation by means of feedback |
-
2000
- 2000-09-27 JP JP2000295206A patent/JP3833884B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-25 US US09/964,081 patent/US6993545B2/en not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019097350A1 (ja) * | 2017-11-17 | 2019-05-23 | 株式会社半導体エネルギー研究所 | 加算方法、半導体装置、および電子機器 |
JPWO2019097350A1 (ja) * | 2017-11-17 | 2020-12-17 | 株式会社半導体エネルギー研究所 | 加算方法、半導体装置、および電子機器 |
US11262981B2 (en) | 2017-11-17 | 2022-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Addition method, semiconductor device, and electronic device |
JP7163308B2 (ja) | 2017-11-17 | 2022-10-31 | 株式会社半導体エネルギー研究所 | 加算方法、半導体装置、および電子機器 |
US11755285B2 (en) | 2017-11-17 | 2023-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including multiplier circuit |
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