JP2002111447A

JP2002111447A - ディジタルフィルタ

Info

Publication number: JP2002111447A
Application number: JP2000295206A
Authority: JP
Inventors: Mikio Shiraishi; 幹雄白石
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-27
Filing date: 2000-09-27
Publication date: 2002-04-12
Anticipated expiration: 2020-09-27
Also published as: JP3833884B2; US6993545B2; US20020059351A1

Abstract

(57)【要約】【課題】２ビット以上の複数ビットに亙るオーバーフ
ローを検出できると共に、オーバーフロー振動の発生を
完全に防止すること。【解決手段】ディジタルフィルタの演算に際して定め
られたビット長を超えたデータが発生するオーバーフロ
ーを検出するオーバーフロー検出器を設けることによ
り、２ビット以上の複数ビットに亙るオーバーフローを
検出できる。また、前記オーバーフロー検出器により正
のオーバーフローが検出された場合は出力値を正の最大
値に固定し、負のオーバーフローが検出された場合は出
力値を負の絶対値の最大値に固定するクリップ回路を設
けることにより、オーバーフロー振動の発生を完全に防
止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルフィル
タに係り、特にバイカッド（ｂｉ−ｑｕａｄ）フィルタ
におけるオーバーフロー振動の防止技術に関する。

【０００２】

【従来の技術】近年、ディジタルフィルタは、オーバー
サンプリング方式のＡ／Ｄ（アナログ／ディジタル）コ
ンバータの普及に伴って、盛んに電子機器に採用される
ようになった。なかでも、係数感度が低く、安定度の高
いバイカッド（ｂｉ−ｑｕａｄ）フィルタは、多く用い
られている。

【０００３】オーバーサンプリング方式のＡ／Ｄコンバ
ータは、アナログ入力信号の最高周波数成分よりもはる
かに高いサンプリングレートでこれを変換し、ディジタ
ル出力を後段に置かれたディジタルローパスフィルタに
通して、高い周波数のノイズ（雑音）成分を減衰させ、
変換ノイズを低減する。特に、ΔΣ方式のものは、ノイ
ズシェーピングと呼ばれる変換ノイズの周波数特性を持
ち、ノイズのパワースペクトルが高域に偏るため、１ビ
ットのディジタル信号に変換しても、オーバーサンプリ
ングによって、１４ビット程度の精度を確保できる。し
たがって、ＬＳＩ（大規模集積回路）チップ上の全回路
面積に対して、アナログ回路の占める割合を小さくで
き、アナログ回路自体の構成も簡単にできるため、携帯
電話などに採用されている。

【０００４】このような電子機器は、基本機能のほかに
も操作性や多機能性を重視した設計がなされる傾向にあ
り、ひとつのＬＳＩ上に占めるディジタルフィルタの回
路面積も小さいほうが望ましい。こうした回路面積削減
の要求に対して、直列演算方式は、非常に優れた面積効
率を提供する。

【０００５】ただし、この方式には、オーバーフロー
（桁あふれ）が検出しにくく、検出後の対策が困難であ
るという欠点がある。直列演算方式では、ＬＳＢ（最下
位ビット）からＭＳＢ（最上位ビット）に向かって、演
算が１ビットずつ進行する。オーバーフローは、演算の
結果、定められたビット長を超えたデータが発生する現
象であり、ＭＳＢが処理されてはじめて検出が可能にな
るので、検出された時点で、データは演算器から外部へ
と既に出力されてしまっている。

【０００６】図３４（ａ）と（ｂ）は、ディジタルバイ
カッドフィルタでオーバーフローが発生した場合の入力
信号と出力信号である。

【０００７】アナログ回路の応答とは異なり、過大入力
に対して、出力が激しく振動している。この現象をオー
バーフロー振動と言う。

【０００８】オーバーフロー振動は、ディジタル信号が
２の補数表現されていることに原因がある。例えば、−
４から＋３までの数を２の補数表現を用いて２進数で表
示すると、下のようになる。

【０００９】＋３：０１１＋２：０１０＋１：００１０：０００ −１：１１１ −２：１１０ −３：１０１ −４：１００コロン（：記号）の左が１０進数、右が２進数である。
＋３の１つ上は＋４（０１００）であるが、桁が３ビッ
トしかないとき、下側の３ビットしか表現できないた
め、＋３（０１１）から１増加するごとに、−４（１０
０）、−３（１０１）、−２（１１０）と変化する。ま
た、−４の１つ下は−５（１０１１）であるが、同様に
桁数が限られていると、下側の３ビットしか表現できな
いため、−４から１減少するごとに＋３（０１１）、＋
２（０１０）、＋１（００１）のように変化する。

【００１０】上記の理由から、オーバーフローが生じた
場合と、オーバーフローから正常値に復帰した場合に、
ディジタルフィルタ内部の演算器出力は、正の最大値付
近と負の最大値付近とを行き来するようになり、図３４
（ｂ）で見られるような、振動的波形が出力される。

【００１１】図２９は、従来のオーバーフロー振動を防
止した直列演算型ディジタルバイカッドフィルタ（破線
内）である。

【００１２】図２９において、１ａと１ｄは１ビットレ
ジスタ、１ｂ、１ｃ、１ｅ、１ｆは複数ビットのシフト
レジスタ、２は係数器、３は加算器、４はエクスクルー
シブノアゲート（一致回路）、５はセレクタ、６はアン
ドゲートである。セレクタ５には、例えば図２６に示す
ものが用いられる。図２９では、セレクタの制御信号は
省略してある。

【００１３】バイカッドは、多段に縦続接続して用いら
れることが多いため、図２９には、前後の段のバイカッ
ド回路の一部も示してある。シフトレジスタ１ｅ、１ｆ
は、係数器２の遅延を補償するために挿入されているの
で、係数器の遅延が１演算サイクル以下であれば、不要
である。

【００１４】この従来例は、文献ＩＥＥＥ Joｕrnal o
f Solid-State Circｕits,vol.SC-23,no3,p.838,Fig.4.
に見られるものと同様のオーバーフロー振動防止回路す
なわちエクスクルーシブノア（オア）ゲート４とアンド
ゲート６を有し、オーバーフローが検出されると、シフ
トレジスタに蓄えられた内部記憶を０にクランプしてい
る。

【００１５】この動作は、エクスクルーシブノアゲート
４、セレクタ５、１ビットレジスタ１ｄ、アンドゲート
６によって実行される。ＭＳＢとその下のビットが一致
しているかどうかをエクスクルーシブノアゲート４が検
出したタイミングでセレクタ５からその結果を１ｄに出
力し、次の演算サイクルで結果を１ｄにラッチ（記憶）
する。検出結果が１（一致）ならば正常、０（不一致）
ならばオーバーフローである。正常動作時には、アンド
ゲート６からシフトレジスタ１ｂまたは１ｃの出力がそ
のまま出力されるが、オーバーフロー時には、アンドゲ
ート６の出力は０になる。図３５（ａ）と（ｂ）は、図
２９の従来例でオーバーフローが発生した場合の入力信
号と出力信号である。この図３５から、オーバーフロー
振動がまだ残っていることと、オーバーフロー限界付近
の入力に対しては、スパイク状のノイズが多量に発生し
ていることが分かる。

【００１６】

【発明が解決しようとする課題】従来例には、次のよう
な２つの欠点がある。

【００１７】第１の欠点は、エクスクルーシブノア（オ
ア）ゲートでは、２ビット以上の複数ビットに亙るオー
バーフローが検出できない点である（図３６（ｂ）の大
きな段差部分）。図２９の回路では、演算の１サイクル
のあいだに、前段のバイカッドでの加算も含めると４回
の加算が行われている。仮に乗算でオーバーフローしな
かったとしても、最大３ビットのオーバーフローが発生
する可能性がある。

【００１８】第２の欠点は、オーバーフロー振動の発生
が完全には防止できないことである（図３６（ｂ）の細
かいスパイク状の波形部分）。オーバーフローが検出さ
れたときには、すでにオーバーフローしたデータが出力
されてしまっている。また、内部記憶を０にクランプし
ているので、正常動作とオーバーフロー防止動作とを繰
り返すような場合、波形に段差が発生し、これがノイズ
となる。

【００１９】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、２ビット以上の
複数ビットに亙るオーバーフローを検出できると共に、
オーバーフロー振動の発生を完全に防止することができ
るディジタルフィルタを提供することである。

【００２０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、ディジタルフィルタにおいて、演
算に際して定められたビット長を超えたデータが発生す
るオーバーフローを全てのビットに亙って検出するオー
バーフロー検出手段と、前記オーバーフロー検出手段に
より正のオーバーフローが検出された場合は出力値を正
の最大値に固定し、負のオーバーフローが検出された場
合は出力値を負の絶対値の最大値に固定するクリップ手
段とを具備することにある。

【００２１】本発明の他の特徴は、前記オーバーフロー
検出手段によるオーバーフローの検出レベルを１ビット
下げることにある。

【００２２】本発明の他の特徴は、前記出力値を四捨五
入する丸め手段を具備することにある。

【００２３】本発明の他の特徴は、互いに縦続接続が可
能なディジタル回路であって、少なくとも１つの前向係
数器と、少なくとも１つの後向係数器と、前記後向係数
器の出力と入力信号とを加算する加算手段と、前記加算
手段の出力を記憶する記憶手段と、前記後向係数器の出
力と前段の前向係数器の出力とこれらの出力を加算する
全ての加算器のキャリー（桁上げ）出力とが入力される
オーバーフロー（桁あふれ）検出手段と、前記記憶手段
の出力に接続されたクリップ手段とを具備し、前記クリ
ップ手段は前記オーバーフロー検出手段の出力にしたが
って入力された前記記憶手段の出力を正または負の一定
値にクリップして出力することにある。

【００２４】本発明の他の特徴は、互いに縦続接続が可
能なディジタル回路であって、少なくとも１つの前向係
数器と、少なくとも１つの後向係数器と、前記後向係数
器の出力と入力信号とを加算する加算手段と、前記加算
手段の出力を記憶する第１の記憶手段と、前記後向係数
器の出力と前段の前向係数器の出力とこれらの出力を加
算する全ての加算器のキャリー（桁上げ）出力と前記第
１の記憶手段の出力が入力されるオーバーフロー（桁あ
ふれ）検出手段と、前記第１の記憶手段の出力を記憶す
る第２の記憶手段の出力に接続されたクリップ手段とを
具備し、前記クリップ手段は前記オーバーフロー検出手
段の出力にしたがって入力された前記記憶手段の出力を
正または負の一定値にクリップして出力することにあ
る。

【００２５】本発明の他の特徴は、係数器出力を論理反
転する論理反転手段と、前記論理反転手段の出力とキャ
リー出力の全部を加算する加算手段と、前記加算手段の
出力をデコード（符号化）するデコード手段とから構成
されることを特徴とする。

【００２６】本発明の他の特徴は、係数器出力を論理反
転する論理反転手段と、前記論理反転手段の出力とキャ
リー出力の全部を加算する加算手段と、前記加算手段の
出力と前記第１の記憶手段の出力とをデコード（符号
化）するデコード手段とから構成されることを特徴とす
る。

【００２７】本発明の他の特徴は、キャリー出力を論理
反転する論理反転手段と、前記論理反転手段の出力と係
数器出力の全部を加算する加算手段と、前記加算手段の
出力をデコード（符号化）するデコード手段とから構成
されることを特徴とする。

【００２８】本発明の他の特徴は、キャリー出力を論理
反転する論理反転手段と、前記論理反転手段の出力と係
数器出力の全部を加算する加算手段と、前記加算手段の
出力と前記第１の記憶手段の出力とをデコード（符号
化）するデコード手段とから構成されることを特徴とす
る。

【００２９】本発明の他の特徴は、入力データが第１の
入力端子に入力される第１の加算器と、前記加算器の出
力が入力される第１のシフトレジスタと、前記シフトレ
ジスタの出力が入力されるクリップ回路と、前記クリッ
プ回路の出力が入力される第２のシフトレジスタと、前
記第２のシフトレジスタの出力が入力される第３のシフ
トレジスタと、前記クリップ回路の出力が入力される第
１の係数器と、前記第２のシフトレジスタの出力が入力
される第２の係数器と、前記クリップ回路の出力が入力
される第３の係数器と、前記第２のシフトレジスタの出
力が入力される第４の係数器と、前記第３のシフトレジ
スタの出力が入力される第５の係数器と、前記第１、第
２の係数器の出力が入力され、その和出力が前記第１の
加算器の第２の入力端子に入力される第２の加算器と、
前記第４、第５の係数器の出力が入力される第３の加算
器と、前記第３の加算器の出力と前記第３の係数器の出
力が入力され、その和出力端子から出力データが出力さ
れる第４の加算器と、前記第１、第２の係数器出力およ
び第１、第２の加算器のキャリー出力と前段を構成する
第３、第４、第５の係数器出力および第３、第４の加算
器のキャリー出力とが入力されるオーバーフロー検出器
とを具備し、前記クリップ回路は前記オーバーフロー検
出器の出力にしたがって入力された前記第１のシフトレ
ジスタの出力を正または負の一定値に固定して出力する
ことにある。

【００３０】本発明の他の特徴は、入力データが第１の
入力端子に入力される第１の加算器と、前記加算器の出
力が入力される第１のシフトレジスタと、前記シフトレ
ジスタの出力が入力されるクリップ回路と、前記クリッ
プ回路の出力が入力される第２のシフトレジスタと、前
記第２のシフトレジスタの出力が入力される第３のシフ
トレジスタと、前記クリップ回路の出力が入力される第
１の係数器と、前記第２のシフトレジスタの出力が入力
される第２の係数器と、前記クリップ回路の出力が入力
される第３の係数器と、前記第２のシフトレジスタの出
力が入力される第４の係数器と、前記第３のシフトレジ
スタの出力が入力される第５の係数器と、前記第１、第
２の係数器の出力が入力される第２の加算器と、前記第
４、第５の係数器の出力が入力される第３の加算器と、
前記第３の加算器の出力と前記第３の係数器の出力が入
力され、その和出力端子から出力データが出力される第
４の加算器と、前記第２の加算器の出力と制御信号が入
力され、その和出力が前記第１の加算器の第２の入力端
子に入力される第５の加算器と、前記第１、第２の係数
器出力および第１、第２、第５の加算器のキャリー出力
と前段を構成する第３、第４、第５の係数器出力および
第３、第４の加算器のキャリー出力とが入力されるオー
バーフロー検出器とを具備し、前記クリップ回路は前記
オーバーフロー検出器の出力にしたがって入力された前
記第１のシフトレジスタの出力を正または負の一定値に
固定して出力することにある。

【００３１】本発明の他の特徴は、入力データが第１の
入力端子に入力される第１の加算器と、前記加算器の出
力が入力される第１のシフトレジスタと、前記シフトレ
ジスタの出力が入力されるクリップ回路と、前記クリッ
プ回路の出力が入力される第２のシフトレジスタと、前
記第２のシフトレジスタの出力が入力される第３のシフ
トレジスタと、前記クリップ回路の出力が入力される第
１の係数器と、前記第２のシフトレジスタの出力が入力
される第２の係数器と、前記クリップ回路の出力が入力
される第３の係数器と、前記第２のシフトレジスタの出
力が入力される第４の係数器と、前記第３のシフトレジ
スタの出力が入力される第５の係数器と、前記第１、第
２の係数器の出力が入力され、その和出力が前記第１の
加算器の第２の入力端子に入力される第２の加算器と、
前記第４、第５の係数器の出力が入力される第３の加算
器と、前記第３の加算器の出力と前記第３の係数器の出
力が入力されその和の出力端子から出力データが出力さ
れる第４の加算器と、前記第１、第２の係数器出力およ
び第１第２の加算器のキャリー出力と前段を構成する第
３、第４、第５の係数器出力および第３、第４の加算器
のキャリー出力と前記入力データと前記第１のシフトレ
ジスタの中間タップ出力が入力されるオーバーフロー検
出器とを具備し、前記クリップ回路は前記オーバーフロ
ー検出器の出力にしたがって入力された前記第１のシフ
トレジスタの出力を正または負の一定値に固定して出力
することにある。

【００３２】本発明の他の特徴は、入力データが第１の
入力端子に入力される第１の加算器と、前記加算器の出
力が入力される第１のシフトレジスタと、前記シフトレ
ジスタの出力が入力されるクリップ回路と、前記クリッ
プ回路の出力が入力される第２のシフトレジスタと、前
記第２のシフトレジスタの出力が入力される第３のシフ
トレジスタと、前記クリップ回路の出力が入力される第
１の係数器と、前記第２のシフトレジスタの出力が入力
される第２の係数器と、前記クリップ回路の出力が入力
される第３の係数器と、前記第２のシフトレジスタの出
力が入力される第４の係数器と、前記第３のシフトレジ
スタの出力が入力される第５の係数器と、前記第１、第
２の係数器の出力が入力される第２の加算器と、前記第
４、第５の係数器の出力が入力される第３の加算器と、
前記第３の加算器の出力と前記第３の係数器の出力が入
力され、その和出力端子から出力データが出力される第
４の加算器と、前記第２の加算器の出力と制御信号が入
力され、その和出力が前記第１の加算器の第２の入力端
子に入力される第５の加算器と、前記第１、第２の係数
器出力および第１、第２、第５の加算器のキャリー出力
と前段を構成する第３、第４、第５の係数器出力および
第３、第４の加算器のキャリー出力と前記入力データと
前記第１のシフトレジスタの中間タップ出力が入力され
るオーバーフロー検出器とを具備し、前記クリップ回路
は前記オーバーフロー検出器の出力にしたがって入力さ
れた前記第１のシフトレジスタの出力を正または負の一
定値に固定して出力することにある。

【００３３】本発明の他の特徴は、データ入力端子と、
データ出力端子と、オーバーフロー検出器の出力が入力
される第１、第２のオーバーフロー検出信号入力端子
と、タイミング信号が入力される第１、第２の制御信号
入力端子と、出力信号を記憶する第１の記憶手段と、内
部信号を記憶する第２の記憶手段とを具備し、前記第１
制御信号入力端子に入力されるタイミング信号がハイレ
ベル（またはローレベル）の期間に前記第１、第２のオ
ーバーフロー検出信号入力端子に入力されるオーバーフ
ロー検出信号がオーバーフローしていないことを表すと
きにはデータ入力端子に入力された信号を、正のオーバ
ーフローを表すときには０を、負のオーバーフローを表
すときには１を前記第１の記憶手段にセットし、前記第
１制御信号入力端子に入力されるタイミング信号がハイ
レベル（またはローレベル）の期間に前記オーバーフロ
ー検出信号がオーバーフローしていないことを表すとき
には０を、正または負のオーバーフローを表すときには
１を前記第２の記億手段にセットし、前記第２制御信号
入力端子に入力されるタイミング信号がハイレベル（ま
たはローレベル）の期間に前記第２の記憶手段の内容が
１の場合には前記第１の記億手段にそれまで記憶してい
た値を論理反転してセットすることを特徴とする。

【００３４】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第５の符号入力端子に入力がそれぞれ接続された
第１から第５のインバータと、前記第１から第４のキャ
リー入力端子および前記第１から第５のインバータの出
力に入力がそれぞれ接続された第１から第３の全加算器
と、前記第１から第３の全加算器の和出力が入力される
第４の全加算器と、前記第１から第３の全加算器のキャ
リー出力が入力される第５の全加算器と、前記第４の全
加算器の出力と前記第５の全加算器の和出力が入力され
る第６の全加算器と、前記第６の全加算器の出力と前記
第５の全加算器のキャリー出力が入力される第７の全加
算器と、前記第４の全加算器の和出力（／Ｚ０）と前記
第６の全加算器の和出力（／Ｚ１）と前記第７の全加算
器の和出力（Ｚ２）およびキャリー出力（／Ｚ３）とか
ら論理式ｕ＝／Ｚ３∩（Ｚ２∪Ｚ１∪Ｚ０）とｖ＝Ｚ３
∩（／Ｚ２∪／Ｚ１∪／Ｚ０）とにしたがってオーバー
フロー検出信号を生成してそれぞれを前記第１、第２の
オーバーフロー検出信号出力端子から出力するデコーダ
とを具備することを特徴とする。

【００３５】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１、第２の符号入力端子に入力がそれぞれ接続された第
１、第２のインバータと、前記第１から第４のキャリー
入力端子および前記第１、第２のインバータの出力に入
力がそれぞれ接続された第１、第２の全加算器と、前記
第３から第５の符号入力端子に入力が接続された第３の
全加算器と、前記第３の全加算器の和出力に入力が接続
された第３のインバータと、前記第３の全加算器のキャ
リー出力に入力が接続された第４のインバータと、前記
第１、第２の全加算器の和出力と第３のインバータの出
力が入力される第４の全加算器と、前記第１、第２の全
加算器のキャリー出力と第４のインバータの出力が入力
される第５の全加算器と、前記第４の全加算器の出力と
前記第５の全加算器の和出力が入力される第６の全加算
器と、前記第６の全加算器の出力と前記第５の全加算器
のキャリー出力が入力される第７の全加算器と、前記第
４の全加算器の和出力（／Ｚ０）と前記第６の全加算器
の和出力（／Ｚ１）と前記第７の全加算器の和出力（Ｚ
２）およびキャリー出力（／Ｚ３）とから論理式ｕ＝／
Ｚ３∩（Ｚ２∪Ｚ１∪Ｚ０）とｖ＝Ｚ３∩（／Ｚ２∪／
Ｚ１∪／Ｚ０）とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第１、第２のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする。

【００３６】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第４のキャリー入力端子に入力がそれぞれ接続さ
れた第１から第４のインバータと、前記第１から第５の
符号入力端子および前記第１から第４のインバータの出
力に入力がそれぞれ接続された第１から第３の全加算器
と、前記第１から第３の全加算器の和出力が入力される
第４の全加算器と、前記第１から第３の全加算器のキャ
リー出力が入力される第５の全加算器と、前記第４の全
加算器のキャリー出力と前記第５の全加算器の和出力が
入力される第１の半加算器と、前記第１の半加算器のキ
ャリー出力と前記第５の全加算器のキャリー出力が入力
される第２の半加算器と、数値４（二進数０１００）か
ら前記第４の全加算の和出力（Ｓ０）と第１の半加算器
の和出力（Ｓ１）と第２の半加算器の和出力（Ｓ２）お
よびキャリー出力（Ｓ３）をそれぞれ第０から第３ビッ
トとする二進数を引き算して４ビットの減算結果（Ｚ
３、Ｚ２、Ｚ１、Ｚ０）を出力する減算手段と、前記減
算手段の出力から論理式ｕ＝／Ｚ３∩（Ｚ２∪Ｚ１∪Ｚ
０）とｖ＝Ｚ３ ∩（／Ｚ２∪／Ｚ１∪／Ｚ０）とにし
たがってオーバーフロー検出信号を生成してそれぞれを
前記第１、第２のオーバーフロー検出信号出力端子から
出力するデコーダとを具備することを特徴とする。

【００３７】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
４のキャリー入力端子に入力が接続された第１のインバ
ータと、前記第１から第３のキャリー入力端子に入力が
接続された第１の全加算器と、前記第１から第５の符号
入力端子および前記第４のインバータの出力に入力がそ
れぞれ接続された第２、第３の全加算器と、前記第１の
全加算器の和出力に入力が接続された第２のインバータ
と、前記第１の全加算器のキャリー出力に入力が接続さ
れた第３のインバータと、前記第２のインバータの出力
および前記第２、第３の全加算器の和出力が入力される
第４の全加算器と、前記第３のインバータの出力および
前記第２、第３の全加算器のキャリー出力が入力される
第５の全加算器と、前記第４の全加算器のキャリー出力
と前記第５の全加算器の和出力が入力される第１の半加
算器と、前記第１の半加算器のキャリー出力と前記第５
の全加算器のキャリー出力が入力される第２の半加算器
と、数値４（二進数０１００）から前記第４の全加算の
和出力（Ｓ０）と第１の半加算器の和出力（Ｓ１）と第
２の半加算器の和出力（Ｓ２）およびキャリー出力（Ｓ
３）をそれぞれ第０から第３ビットとする二進数を引き
算して４ビットの減算結果（Ｚ３、Ｚ２、Ｚ１、Ｚ０）
を出力する減算手段と、前記減算手段の出力から論理式
ｕ＝／Ｚ３∩（Ｚ２∪Ｚ１∪Ｚ０）とｖ＝Ｚ３∩（／Ｚ
２∪／Ｚ１∪／Ｚ０）とにしたがってオーバーフロー検
出信号を生成してそれぞれを前記第１、第２のオーバー
フロー検出信号出力端子から出力するデコーダとを具備
することを特徴とする。

【００３８】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第５の符号入力端子に入力がそれぞれ接続された
第１から第５のインバータと、前記第１から第４のキャ
リー入力端子および前記第１から５のインバータの出力
に入力がそれぞれ接続された第１から第３の全加算器
と、前記第１から第３の全加算器の和出力が入力される
第４の全加算器と、前記第１から第３の全加算器のキャ
リー出力が入力される第５の全加算器と、前記第４の全
加算器のキャリー出力と前記第５の全加算器の和出力が
入力される第１の半加算器と、前記第１の半加算器のキ
ャリー出力と前記第５の全加算器のキャリー出力が入力
される第２の半加算器と、前記第１の半加算器の和出力
（Ｓ１）と前記第２の半加算器の和出力（Ｓ２）および
キャリー出力（Ｓ３）とから論理式ｕ＝Ｓ３∪（Ｓ２∩
Ｓ１）とｖ＝／Ｓ３∩／Ｓ２とにしたがってオーバーフ
ロー検出信号を生成してそれぞれを前記第１、第２のオ
ーバーフロー検出信号出力端子から出力するデコーダと
を具備することを特徴とする。

【００３９】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１、第２の符号入力端子に入力がそれぞれ接続された第
１、第２のインバータと、前記第１から第４のキャリー
入力端子および前記第１、第２のインバータの出力に入
力がそれぞれ接続された第１、第２の全加算器と、前記
第３から第５の符号入力端子に入力が接続された第３の
全加算器と、前記第３の全加算器の和出力に入力が接続
された第３のインバータと、前記第３の全加算器のキャ
リー出力に入力が接続された第４のインバータと、前記
第１、第２の全加算器の和出力と第３のインバータの出
力が入力される第４の全加算器と、前記第１、第２の全
加算器のキャリー出力と第４のインバータの出力が入力
される第５の全加算器と、前記第４の全加算器のキャリ
ー出力と前記第５の全加算器の和出力が入力される第１
の半加算器と、前記第１の半加算器のキャリー出力と前
記第５の全加算器のキャリー出力が入力される第２の半
加算器と、前記第１の半加算器の和出力（Ｓ１）と前記
第２の半加算器の和出力（Ｓ２）およびキャリー出力
（Ｓ３）とから論理式ｕ＝Ｓ３∪（Ｓ２∩Ｓ１）とｖ＝
／Ｓ３∩／Ｓ２とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第１、第２のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする。

【００４０】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第４のキャリー入力端子に入力がそれぞれ接続さ
れた第１から第４のインバータと、前記第１から第５の
符号入力端子および前記第１から第４のインバータの出
力に入力がそれぞれ接続された第１から第３の全加算器
と、前記第１から第３の全加算器の和出力が入力される
第４の全加算器と、前記第１から第３の全加算器のキャ
リー出力が入力される第５の全加算器と、前記第４の全
加算器のキャリー出力と前記第５の全加算器の和出力が
入力される第１の半加算器と、前記第１の半加算器のキ
ャリー出力と前記第５の全加算器のキャリー出力が入力
される第２の半加算器と、前記第１の半加算器の和出力
（Ｓ１）と前記第２の半加算器の和出力（Ｓ２）および
キャリー出力（Ｓ３）とから論理式ｕ＝／Ｓ３∩／Ｓ２
とｖ＝Ｓ３∪（Ｓ２∩Ｓ１）とにしたがってオーバーフ
ロー検出信号を生成してそれぞれを前記第１、第２のオ
ーバーフロー検出信号出力端子から出力するデコーダと
を具備することを特徴とする。

【００４１】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
４のキャリー入力端子に入力が接続された第１のインバ
ータと、前記１から第３のキャリー入力端子に入力が接
続された第１の全加算器と、前記第１から第５の符号入
力端子および前記第１のインバータの出力に入力がそれ
ぞれ接続された第２、第３の全加算器と、前記第１の全
加算器の和出力に入力が接続された第２のインバータ
と、前記第１の全加算器のキャリー出力に入力が接続さ
れた第３のインバータと、前記第２のインバータの出力
および前記第２、第３の全加算器の和出力が入力される
第４の全加算器と、前記第３のインバータの出力および
前記第２、第３の全加算器のキャリー出力が入力される
第５の全加算器と、前記第４の全加算器のキャリー出力
と前記第５の全加算器の和出力が入力される第１の半加
算器と、前記第１の半加算器のキャリー出力と前記第５
の全加算器のキャリー出力が入力される第２の半加算器
と、前記第１の半加算器の和出力（Ｓ１）と前記第２の
半加算器の和出力（Ｓ２）およびキャリー出力（Ｓ３）
とから論理式ｕ＝／Ｓ３∩／Ｓ２とｖ＝Ｓ３∪（Ｓ２∩
Ｓ１）とにしたがってオーバーフロー検出信号を生成し
てそれぞれを前記第１、第２のオーバーフロー検出信号
出力端子から出力するデコーダとを具備することを特徴
とする。

【００４２】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第５の符号入力端子に入力がそれぞれ接続された
第１から第５のインバータと、前記第１から第４のキャ
リー入力端子および前記第１から第５のインバータの出
力に入力がそれぞれ接続された第１から第３の全加算器
と、前記第１から第３の全加算器の和出力が入力される
第４の全加算器と、前記第１から第３の全加算器のキャ
リー出力が入力される第５の全加算器と、前記第４の全
加算器のキャリー出力（Ｐ１Ａ）と前記第５の全加算器
の和出力（Ｐ１Ｂ）およびキャリー出力（Ｐ２）とから
論理式ｕ＝Ｐ２∩（Ｐ１Ａ∪Ｐ１Ｂ）とｖ＝／Ｐ２∩
（／Ｐ１Ａ∪／Ｐ１Ｂ）とにしたがってオーバーフロー
検出信号を生成してそれぞれを前記第１、第２のオーバ
ーフロー検出信号出力端子から出力するデコーダとを具
備することを特徴とする。

【００４３】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と第１、
第２のオーバーフロー検出信号出力端子と前記第１、第
２の符号入力端子に入力がそれぞれ接続された第１、第
２のインバータと、前記第１から第４のキャリー入力端
子および前記第１、第２のインバータの出力に入力がそ
れぞれ接続された第１、第２の全加算器と、前記第３か
ら第５の符号入力端子に入力が接続された第３の全加算
器と、前記第３の全加算器の和出力に入力が接続された
第３のインバータと、前記第３の全加算器のキャリー出
力に入力が接続された第４のインバータと、前記第１、
第２の全加算器の和出力と第３のインバータの出力が入
力される第４の全加算器と、前記第１、第２の全加算器
のキャリー出力と第４のインバータの出力が入力される
第５の全加算器と、前記第４の全加算器のキャリー出力
（Ｐ１Ａ）と前記第５の全加算器の和出力（Ｐ１Ｂ）お
よびキャリー出力（Ｐ２）とから論理式ｕ＝Ｐ２∩（Ｐ
１Ａ∪Ｐ１Ｂ）とｖ＝／Ｐ２∩（／Ｐ１Ａ∪／Ｐ１Ｂ）
とにしたがってオーバーフロー検出信号を生成してそれ
ぞれを前記第１、第２のオーバーフロー検出信号出力端
子から出力するデコーダとを具備することを特徴とす
る。

【００４４】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第４のキャリー入力端子に入力がそれぞれ接続さ
れた第１から第４のインバータと、前記第１から第５の
符号入力端子および前記第１から第４のインバータの出
力に入力がそれぞれ接続された第１から第３の全加算器
と、前記第１から第３の全加算器の和出力が入力される
第４の全加算器と、前記第１から第３の全加算器のキャ
リー出力が入力される第５の全加算器と、前記第４の全
加算器のキャリー出力（Ｐ１Ａ）と前記第５の全加算器
の和出力（Ｐ１Ｂ）およびキャリー出力（Ｐ２）とから
論理式ｕ＝／Ｐ２∩（／Ｐ１Ａ∪／Ｐ１Ｂ）とｖ＝Ｐ２
∩（Ｐ１Ａ∪Ｐ１Ｂ）とにしたがってオーバーフロー検
出信号を生成してそれぞれを前記第１第２のオーバーフ
ロー検出信号出力端子から出力するデコーダとを具備す
ることを特徴とする。

【００４５】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
４のキャリー入力端子に入力が接続された第１のインバ
ータと、前記第１から第３のキャリー入力端子に入力が
接続された第１の全加算器と、前記第１から第５の符号
入力端子および前記第１のインバータの出力に入力がそ
れぞれ接続された第２、第３の全加算器と、前記第１の
全加算器の和出力に入力が接続された第２のインバータ
と、前記第１の全加算器のキャリー出力に入力が接続さ
れた第３のインバータと、前記第２のインバータの出力
および前記第２、第３の全加算器の和出力が入力される
第４の全加算器と、前記第３のインバータの出力および
前記第２、第３の全加算器のキャリー出力が入力される
第５の全加算器と、前記第４の全加算器のキャリー出力
（Ｐ１Ａ）と前記第５の全加算器の和出力（Ｐ１Ｂ）お
よびキャリー出力（Ｐ２）とから論理式ｕ＝／Ｐ２∩
（／Ｐ１Ａ∪／Ｐ１Ｂ）とｖ＝Ｐ２∩（Ｐ１Ａ∪Ｐ１
Ｂ）とにしたがってオーバーフロー検出信号を生成して
それぞれを前記第１、第２のオーバーフロー検出信号出
力端子から出力するデコーダとを具備することを特徴と
する。

【００４６】本発明の他の特徴は、第１、第２のキャリ
ー入力端子と、第１から第３の符号入力端子と、第１、
第２のオーバーフロー検出信号出力端子と、前記第１か
ら第３の符号入力端子に入力がそれぞれ接続された第１
から第３のインバータと、前記第１、第２のキャリー入
力端子および前記第１から第３のインバータの出力に入
力がそれぞれ接続された半加算器および第１の全加算器
と、前記半加算器の和出力と前記第１の全加算器の和出
力とが入力されるアンドゲートと、前記アンドゲートの
出力と前記半加算器のキャリー出力と前記第１の全加算
器のキャリー出力とが入力されそのキャリー出力が前記
第１のオーバーフロー検出信号出力端子に接続される第
２の全加算器と、前記第２の全加算器の和およびキャリ
ー出力とが入力されその出力が前記第２のオーバーフロ
ー検出信号出力端子に接続されるノアゲートとを具備す
ることを特徴とする。

【００４７】本発明の他の特徴は、第１、第２のキャリ
ー入力端子と、第１から第３の符号入力端子と、前記第
１、第２のオーバーフロー検出信号出力端子と、前記第
１、第２のキャリー入力端子に入力がそれぞれ接続され
た半加算器と、前記第１から第３の符号入力端子に入力
がそれぞれ接続された第１の全加算器と、前記第１の全
加算器の和出力に入力が接続された第１のインバータ
と、前記第１の全加算器のキャリー出力に入力が接続さ
れた第２のインバータと、前記半加算器の和出力と前記
第１のインバータの出力とが入力されるアンドゲート
と、前記アンドゲートの出力と前記半加算器のキャリー
出力と前記第２のインバータの出力とが入力されそのキ
ャリー出力が前記第１のオーバーフロー検出信号出力端
子に接続される第２の全加算器と、前記第２の全加算器
の和およびキャリー出力とが入力されその出力が前記第
２のオーバーフロー検出信号出力端子に接続されるノア
ゲートとを具備することを特徴とする。

【００４８】本発明の他の特徴は、第１、第２のキャリ
ー入力端子と、第１から第３の符号入力端子と、第１、
第２のオーバーフロー検出信号出力端子と、前記第１、
第２のキャリー入力端子に入力がそれぞれ接続された第
１、第２のインバータと、前記第１、第２のインバータ
の出力および前記第１から第３の符号入力端子に入力が
それぞれ接続された半加算器および第１の全加算器と、
前記半加算器の和出力と前記第１の全加算器の和出力と
が入力されるアンドゲートと、前記アンドゲートの出力
と前記半加算器のキャリー出力と前記第１の全加算器の
キャリー出力とが入力されそのキャリー出力が前記第２
のオーバーフロー検出信号出力端子に接続される第２の
全加算器と、前記第２の全加算器の和およびキャリー出
力とが入力されその出力が前記第１のオーバーフロー検
出信号出力端子に接続されるノアゲートとを具備するこ
とを特徴とする。

【００４９】本発明の他の特徴は、第１から第３のキャ
リー入力端子と、第１から第４の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第４の符号入力端子に入力がそれぞれ接続された
第１から第４のインバータと、前記第１から第３のキャ
リー入力端子および前記第１から４のインバータの出力
のうち６つの端子に入力がそれぞれ接続された第１、第
２の全加算器と、前記第１から第３のキャリー入力端子
および前記第１から第４のインバータの出力のうち前記
第１、第２の全加算器のどちらにも接続されていない１
つの端子と、前記第１、第２の全加算器の和出力とに入
力が接続される第３の全加算器と、前記第１、第２、第
３の全加算器のキャリー出力が入力される第４の全加算
器と、前記第３の全加算器の和出力（Ｓ０）と前記第４
の全加算器の和出力（Ｓ１）およびキャリー出力（Ｓ
２）とから論理式ｕ＝Ｓ２∩（Ｓ１∪Ｓ０）とｖ＝／Ｓ
２∩（／Ｓ１∪／Ｓ０）とにしたがってオーバーフロー
検出信号を生成してそれぞれを前記第１、第２のオーバ
ーフロー検出信号出力端子から出力するデコーダとを具
備することを特徴とする。

【００５０】本発明の他の特徴は、第１から第３のキャ
リー入力端子と、第１から第４の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１の符号入力端子に入力が接続された第１のインバータ
と、前記第１から第３のキャリー入力端子に入力がそれ
ぞれ接続された第１の全加算器と、前記第２から第４の
符号入力端子に入力がそれぞれ接続された第２の全加算
器と、前記第２の全加算器の和出力に入力が接続された
第２のインバータと、前記第２の全加算器のキャリー出
力に入力が接続された第３のインバータと、前記第１の
全加算器の和出力と前記第１、第２のインバータの出力
が入力される第３の全加算器と、前記第１ないし第３の
全加算器のキャリー出力と前記第３のインバータの出力
が入力される第４の全加算器と、前記第３の全加算器の
和出力（Ｓ０）と前記第４の全加算器の和出力（Ｓ１）
およびキャリー出力（Ｓ２）とから論理式ｕ＝Ｓ２∩
（Ｓ１∪Ｓ０）とｖ＝／Ｓ２∩（／Ｓ１∪／Ｓ０）とに
したがってオーバーフロー検出信号を生成してそれぞれ
を前記第１、第２のオーバーフロー検出信号出力端子か
ら出力するデコーダとを具備することを特徴とする。

【００５１】本発明の他の特徴は、第１から第３のキャ
リー入力端子と、第１から第４の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第３のキャリー入力端子に入力がそれぞれ接続さ
れた第１から第３のインバータと、前記第１から第３の
インバータの出力および前記第１から第４の符号入力端
子のうち６つの端子に入力がそれぞれ接続された第１、
第２の全加算器と、前記第１から第３のインバータの出
力および前記第１から第４の符号入力端子のうち前記第
１、第２の全加算器のどちらにも接続されていない１つ
の端子と前記第１、第２の全加算器の和出力とに入力が
接続される第３の全加算器と、前記第１、第２、第３の
全加算器のキャリー出力が入力される第４の全加算器
と、前記第３の全加算器の和出力（Ｓ０）と前記第４の
全加算器の和出力（Ｓ１）およびキャリー出力（Ｓ２）
とから論理式ｕ＝／Ｓ２∩（／Ｓ１∪／Ｓ０）とｖ＝Ｓ
２∩（Ｓ１∪Ｓ０）とにしたがってオーバーフロー検出
信号を生成してそれぞれを前記第１、第２のオーバーフ
ロー検出信号出力端子から出力するデコーダとを具備す
ることを特徴とする。

【００５２】本発明の他の特徴は、第１から第３のキャ
リー入力端子と、第１から第４の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第３のキャリー入力端子に入力がそれぞれ接続さ
れた第１の全加算器と、前記第２から第４の符号入力端
子に入力がそれぞれ接続された第２の全加算器と、前記
第１の全加算器の和出力に入力が接続された第１のイン
バータと、前記第１の全加算器のキャリー出力に入力が
接続された第２のインバータと、前記第２の全加算器の
和出力と前記第１の符号入力端子と前記第１のインバー
タの出力が入力に接続される第３の全加算器と、前記第
２、第３の全加算器のキャリー出力と前記第２のインバ
ータの出力が入力される第４の全加算器と、前記第３の
全加算器の和出力（Ｓ０）と前記第４の全加算器の和出
力（Ｓ１）およびキャリー出力（Ｓ２）とから論理式ｕ
＝／Ｓ２∩（／Ｓ１∪／Ｓ０）とｖ＝Ｓ２∩（Ｓ１∪Ｓ
０）とにしたがってオーバーフロー検出信号を生成して
それぞれを前記第１、第２のオーバーフロー検出信号出
力端子から出力するデコーダとを具備することを特徴と
する。

【００５３】本発明の他の特徴は、第１から第５のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第５の符号入力端子に入力がそれぞれ接続された
第１から第５のインバータと、前記第２から第４のキャ
リー入力端子および前記第１から第５のインバータの出
力に入力がそれぞれ接続された第１から第３の全加算器
と、前記第１から第３の全加算器の和出力が入力される
第４の全加算器と、前記第１から第３の全加算器のキャ
リー出力が入力される第５の全加算器と、前記第１のキ
ャリー入力端子と前記第４の全加算器の和出力とが入力
に接続されたアンドゲートと、前記第４の全加算器のキ
ャリー出力と前記第５の全加算器の和出力とが入力され
る半加算器と、前記アンドゲートの出力（Ｐ１Ａ）と前
記半加算器の和出力（Ｐ１Ｂ）およびキャリー出力（Ｐ
２Ａ）と前記第５の全加算器のキャリー出力（Ｐ２Ｂ）
とから論理式ｕ＝（Ｐ２Ｂ∩Ｐ２Ａ）∪［（ＰｌＡ∪Ｐ
１Ｂ）］とｖ＝／Ｐ２Ｂ∩／Ｐ２Ａ∩（／ＰｌＡ∪／Ｐ
１Ｂ）とにしたがってオーバーフロー検出信号を生成し
てそれぞれを前記第１、第２のオーバーフロー検出信号
出力端子から出力するデコーダとを具備することを特徴
とする。

【００５４】本発明の他の特徴は、第１から第５のキャ
リー入力端子と、第１から第５の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１、第２の符号入力端子に入力がそれぞれ接続された第
１、第２のインバータと、前記第２から第４のキャリー
入力端子および前記第１、第２のインバータの出力に入
力がそれぞれ接続された第１第２の全加算器と、前記第
３から第５の符号入力端子に入力が接続された第３の全
加算器と、前記第３の全加算器の和出力に入力が接続さ
れた第３のインバータと、前記第３の全加算器のキャリ
ー出力に入力が接続された第４のインバータと、前記第
１、第２の全加算器の和出力と第３のインバータの出力
が入力される第４の全加算器と、前記第１、第２の全加
算器のキャリー出力と第４のインバータの出力が入力さ
れる第５の全加算器と、前記第１のキャリー入力端子と
前記第４の全加算器の和出力とが入力に接続されたアン
ドゲートと、前記第４の全加算器のキャリー出力と前記
第５の全加算器の和出力とが入力される半加算器と、前
記アンドゲートの出力（Ｐ１Ａ）と前記半加算器の和出
力（Ｐ１Ｂ）およびキャリー出力（Ｐ２Ａ）と前記第５
の全加算器のキャリー出力（Ｐ２Ｂ）とから論理式ｕ＝
（Ｐ２Ｂ∩Ｐ２Ａ）∪［（Ｐ１Ａ∪Ｐ１Ｂ）］とｖ＝／
Ｐ２Ｂ∩／Ｐ２Ａ∩（／Ｐ１Ａ∪／Ｐ１Ｂ）とにしたが
ってオーバーフロー検出信号を生成してそれぞれを前記
第１、第２のオーバーフロー検出信号出力端子から出力
するデコーダとを具備することを特徴とする。

【００５５】本発明の他の特徴は、第１から第３のキャ
リー入力端子と、第１から第３の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第３の符号入力端子に入力がそれぞれ接続された
第１から第３のインバータと、前記第１から第３のキャ
リー入力端子および前記第１から第３のインバータの出
力に入力がそれぞれ接続された第１、第２の全加算器
と、前記第１の全加算器の和出力と前記第２の全加算器
の和出力とが入力されるアンドゲートと、前記アンドゲ
ートの出力と前記第１、第２の全加算器のキャリー出力
とが入力され、そのキャリー出力が前記第１のオーバー
フロー検出信号出力端子に接続される第３の全加算器
と、前記第３の全加算器の和およびキャリー出力とが入
力されその出力が前記第２のオーバーフロー検出信号出
力端子に接続されるノアゲートとを具備することを特徴
とする。

【００５６】本発明の他の特徴は、第１から３のキャリ
ー入力端子と第１から第３の符号入力端子と、第１、第
２のオーバーフロー検出信号出力端子と、前記第１から
第３のキャリー入力端子に入力がそれぞれ接続された第
１の全加算器と、前記第１から第３の符号入力端子に入
力がそれぞれ接続された第２の全加算器と、前記第２の
全加算器の和出力に入力が接続された第１のインバータ
と、前記第２の全加算器のキャリー出力に入力が接続さ
れた第２のインバータと、前記第１の全加算器の和出力
と前記第１のインバータの出力とが入力されるアンドゲ
ートと、前記アンドゲートの出力と前記第１の全加算器
のキャリー出力と前記第２のインバータの出力が入力さ
れ、そのキャリー出力が前記第１のオーバーフロー検出
信号出力端子に接続される第３の全加算器と、前記第３
の全加算器の和およびキャリー出力とが入力され、その
出力が前記第２のオーバーフロー検出信号出力端子に接
続されるノアゲートとを具備することを特徴とする。

【００５７】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第４の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
１から第４のキャリー入力端子に入力がそれぞれ接続さ
れた第１から第４のインバータと、前記第１から第４の
符号入力端子および前記第１から第４のインバータの出
力に入力がそれぞれ接続された第１、第２の全加算器お
よび半加算器と、前記第１、第２の全加算器の和出力と
前記半加算器の和出力が入力される第４の全加算器と、
前記第１、第２の全加算器のキャリー出力と前記半加算
器のキャリー出力が入力される第５の全加算器と、前記
第４の全加算器のキャリー出力（Ｐ１Ａ）と前記第５の
全加算器の和出力（Ｐ１Ｂ）およびキャリー出力（Ｐ
２）とから論理式ｕ＝／Ｐ２∩（／Ｐ１Ａ∪／Ｐ１Ｂ）
とｖ＝Ｐ２∩（Ｐ１Ａ∪Ｐ１Ｂ）とにしたがってオーバ
ーフロー検出信号を生成してそれぞれを前記第１、第２
のオーバーフロー検出信号出力端子から出力するデコー
ダとを具備することを特徴とする。

【００５８】本発明の他の特徴は、第１から第４のキャ
リー入力端子と、第１から第４の符号入力端子と、第
１、第２のオーバーフロー検出信号出力端子と、前記第
４のキャリー入力端子に入力が接続された第１のインバ
ータと、前記第１から第３のキャリー入力端子に入力が
それぞれ接続された第１の全加算器と、前記第１から第
３の符号入力端子に入力がそれぞれ接続された第２の全
加算器と、前記第１のインバータ出力と前記第４の符号
入力端子が入力に接続された半加算器と、前記第１の全
加算器の和出力に入力が接続された第２のインバータ
と、前記第１の全加算器のキャリー出力に入力が接続さ
れた第３のインバータと、前記第２のインバータの出力
と前記第２の全加算器の和出力と前記半加算器の和出力
が入力される第４の全加算器と、前記第３のインバータ
の出力と前記第２の全加算器のキャリー出力と前記半加
算器のキャリー出力が入力される第５の全加算器と、前
記第４の全加算器のキャリー出力（Ｐ１Ａ）と前記第５
の全加算器の和出力（Ｐ１Ｂ）およびキャリー出力（Ｐ
２）とから論理式ｕ＝／Ｐ２∩（／ＰｌＡ∪／Ｐ１Ｂ）
とｖ＝Ｐ２∩（Ｐ１Ａ∪Ｐ１Ｂ）とにしたがってオーバ
ーフロー検出信号を生成してそれぞれを前記第１、第２
のオーバーフロー検出信号出力端子から出力するデコー
ダとを具備することを特徴とする。

【００５９】本発明の他の特徴は、複数のキャリー入力
端子と、複数の符号入力端子と、第１、第２のデータビ
ット入力端子と、第１、第２のオーバーフロー検出信号
出力端子とを具備し、前記複数のキャリー入力端子と符
号入力端子に入力される信号から検出されたオーバーフ
ロー信号がオーバーフローを示している場合にはこれを
出力し、オーバーフローを示していない場合には前記第
１、第２のデータビット入力端子に入力される第１、第
２のデータビット（ｋ、ｌ）にしたがって第１データビ
ットが０で第２データビットが１（ｋ＝０、ｌ＝１）の
ときに正のオーバーフローに、第１データビットが１で
第２データビットが０（ｋ＝１、ｌ＝０）のときに負の
オーバーフローに相当する検出信号を出力することを特
徴とする。

【００６０】本発明の他の特徴は、第１、第２のデータ
ビット入力端子と、第１から第４のキャリー入力端子
と、第１から第５の符号化入力端子と、前記第１から第
５の符号入力端子に入力がそれぞれ接続された第１から
第５のインバータと、前記第１から第４のキャリー入力
端子および前記第１から第５のインバータの出力に入力
がそれぞれ接続された第１から第３の全加算器と、前記
第１から第３の全加算器の和出力が入力される第４の全
加算器と、前記第１から第３の全加算器のキャリー出力
が入力される第５の全加算器と、前記第４の全加算器の
キャリー出力（Ｐ１Ａ）と前記第５の全加算器の和出力
（Ｐ１Ｂ）およびキャリー出力（Ｐ２）とから論理式ｕ
＝Ｐ２∩（ＰｌＡ∪Ｐ１Ｂ）とｖ＝／Ｐ２∩（／Ｐ１Ａ
∪／Ｐ１Ｂ）とにしたがってその第１、第２の出力を生
成するデコーダと、前記第１のデータビット入力端子に
入力が接続された第６のインバータと、前記第２のデー
タビット入力端子に入力が接続された第７のインバータ
と、前記デコーダの第１の出力が入力される第８のイン
バータと、前記デコーダの第２の出力が入力される第９
のインバータと、前記第６のインバータの出力と第２の
データビット入力端子と第９のインバータの出力に入力
が接続された第１のアンドゲートと、前記第７のインバ
ータの出力と第１のデータビット入力端子と第８のイン
バータの出力に入力が接続された第２のアンドゲート
と、前記第１のアンドゲートの出力とデコーダの第１の
出力が入力され、正のオーバーフロー検出信号を出力す
る第１のオアゲートと、前記第２のアンドゲートの出力
とデコーダの第２の出力が入力され、負のオーバーフロ
ー検出信号を出力する第２のオアゲートとを具備するこ
とを特徴とする。

【００６１】本発明の他の特徴は、第１、第２のデータ
ビット入力端子と、第１から第４のキャリー入力端子
と、第１から第５の符号化入力端子と、前記第１、第２
の符号入力端子に入力がそれぞれ接続された第１、第２
のインバータと、前記第１から第４のキャリー入力端子
および前記第１、第２のインバータの出力に入力がそれ
ぞれ接続された第１、第２の全加算器と、前記第３から
第５の符号入力端子に入力が接続された第３の全加算器
と、前記第３の全加算器の和出力に入力が接続された第
３のインバータと、前記第３の全加算器のキャリー出力
に入力が接続された第４のインバータと、前記第１、第
２の全加算器の和出力と第３のインバータの出力が入力
される第４の全加算器と、前記第１、第２の全加算器の
キャリー出力と第４のインバータの出力が入力される第
５の全加算器と、前記第４の全加算器のキャリー出力
（Ｐ１Ａ）と前記第５の全加算器の和出力（Ｐ１Ｂ）お
よびキャリー出力（Ｐ２）とから論理式ｕ＝Ｐ２∩（Ｐ
ｌＡ∪Ｐ１Ｂ）とｖ＝／Ｐ２∩（／Ｐ１Ａ∪／Ｐ１Ｂ）
とにしたがってその第１、第２の出力を生成するデコー
ダと、前記第１のデータビット入力端子に入力が接続さ
れた第５のインバータと、前記第２のデータビット入力
端子に入力が接続された第６のインバータと、前記デコ
ーダの第１の出力が入力される第７のインバータと、前
記デコーダの第２の出力が入力される第８のインバータ
と、前記第５のインバータの出力と第２のデータビット
入力端子と第８のインバータの出力に入力が接続された
第１のアンドゲートと、前記第６のインバータの出力と
第１のデータビット入力端子と第７のインバータの出力
に入力が接続された第２のアンドゲートと、前記第１の
アンドゲートの出力とデコーダの第１の出力が入力され
正のオーバーフロー検出信号を出力する第１のオアゲー
トと、前記第２のアンドゲートの出力とデコーダの第２
の出力が入力され負のオーバーフロー検出信号を出力す
る第２のオアゲートとを具備することを特徴とする。

【００６２】本発明の他の特徴は、第１、第２のデータ
ビット入力端子と、第１から第５のキャリー入力端子
と、第１から第５の符号化入力端子と、前記第１から第
５の符号入力端子に入力がそれぞれ接続された第１から
第５のインバータと、前記第２から第４のキャリー入力
端子および前記第１から第５のインバータの出力に入力
がそれぞれ接続された第１から第３の全加算器と、前記
第１から第３の全加算器の和出力が入力される第４の全
加算器と、前記第１から第３の全加算器のキャリー出力
が入力される第５の全加算器と、前記第１のキャリー入
力端子と前記第４の全加算器の和出力とが入力に接続さ
れた第１のアンドゲートと、前記第４の全加算器のキャ
リー出力と前記第５の全加算器の和出力とが入力される
半加算器と、前記第１のアンドゲートの出力（Ｐ１Ａ）
と前記半加算器の和出力（Ｐ１Ｂ）およびキャリー出力
（Ｐ２Ａ）と前記第５の全加算器のキャリー出力（Ｐ２
Ｂ）とから論理式ｕ＝（Ｐ２Ｂ∩Ｐ２Ａ）∪［（Ｐ２Ｂ
∪Ｐ２Ａ）∩（Ｐ１Ａ∪Ｐ１Ｂ）］とｖ＝／Ｐ２Ｂ∩／
Ｐ２Ａ∩（／Ｐ１Ａ∪／Ｐ１Ｂ）とにしたがってその第
１、第２の出力を生成するデコーダと、前記第１のデー
タビット入力端子に入力が接続された第６のインバータ
と、前記第２のデータビット入力端子に入力が接続され
た第７のインバータと、前記デコーダの第１の出力が入
力される第８のインバータと、前記デコーダの第２の出
力が入力される第９のインバータと、前記第６のインバ
ータの出力と第２のデータビット入力端子と第９のイン
バータの出力に入力が接続された第２のアンドゲート
と、前記第７のインバータの出力と第１のデータビット
入力端子と第８のインバータの出力に入力が接続された
第３のアンドゲートと、前記第２のアンドゲートの出力
とデコーダの第１の出力が入力され正のオーバーフロー
検出信号を出力する第１のオアゲートと、前記第３のア
ンドゲートの出力とデコーダの第２の出力が入力され負
のオーバーフロー検出信号を出力する第２のオアゲート
とを具備することを特徴とする。

【００６３】本発明の他の特徴は、第１、第２のデータ
ビット入力端子と、第１から第５のキャリー入力端子
と、第１から第５の符号化入力端子と、第１、第２のオ
ーバーフロー検出信号出力端子と、前記第１、第２の符
号入力端子に入力がそれぞれ接続された第１、第２のイ
ンバータと、前記第２から第４のキャリー入力端子およ
び前記第１、第２のインバータの出力に入力がそれぞれ
接続された第１、第２の全加算器と、前記第３から第５
の符号入力端子に入力された第３の全加算器と、前記第
３の全加算器の和出力に入力が接続された第３のインバ
ータと、前記第３の全加算器のキャリー出力に入力が接
続された第４のインバータと、前記第１、第２の全加算
器の和出力と第３のインバータの出力が入力されると第
４の全加算器と、前記第１、第２の全加算器のキャリー
出力と第４のインバータの出力が入力される第５の全加
算器と、前記第１のキャリー入力端子と前記第４の全加
算器の和出力とが入力に接続された第１のアンドゲート
と、前記第４の全加算器のキャリー出力と前記第５の全
加算器の和出力とが入力される半加算器と、前記第１の
アンドゲートの出力（Ｐ１Ａ）と前記半加算器の和出力
（Ｐ１Ｂ）およびキャリー出力（Ｐ２Ａ）と前記第５の
全加算器のキャリー出力（Ｐ２Ｂ）とから論理式ｕ＝
（Ｐ２Ｂ∩Ｐ２Ａ）∪［（Ｐ２Ｂ∪Ｐ２Ａ）∩（Ｐ１Ａ
∪Ｐ１Ｂ）］とｖ＝／Ｐ２Ｂ∩／Ｐ２Ａ∩（／Ｐ１Ａ∪
／Ｐ１Ｂ）とにしたがってその第１、第２の出力を生成
するデコーダと、前記第１のデータビット入力端子に入
力が接続された第５のインバータと、前記第２のデータ
ビット入力端子に入力が接続された第６のインバータ
と、前記デコーダの第１の出力が入力される第７のイン
バータと、前記デコーダの第２の出力が入力される第８
のインバータと、前記第５のインバータの出力と第２の
データビット入力端子と第８のインバータの出力に入力
が接続された第２のアンドゲートと、前記第６のインバ
ータの出力と第１のデータビット入力端子と第７のイン
バータの出力に入力が接続された第３のアンドゲート
と、前記第２のアンドゲートの出力とデコーダの第１の
出力が入力され正のオーバーフロー検出信号を出力する
第１のオアゲートと、前記第３のアンドゲートの出力と
デコーダの第２の出力が入力され負のオーバーフロー検
出信号を出力する第２のオアゲートとを具備することを
特徴とする。

【００６４】本発明は、直列演算方式によりフィルタ処
理を行うディジタルバイカッドフィルタにおいて、全て
の係数器の出力と加算器のキャリー（桁上げ）出力とか
ら全てのビットに亙ってオーバーフローを検出し、内部
遅延の出口で、検出結果に応じて、信号を正または負の
最大値にクリップする処理を実行することにより、オー
バーフロー振動を防止している。

【００６５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明のディジタルフィ
ルタの第１の実施形態に係る構成を示したブロック図で
ある。

【００６６】図１において、ディジタル（バイカッド）
フィルター１００は、アンドゲート６、シフトレジスタ
７ａ、７ｂ、７ｃ、係数器８ａ、８ｂ、８ｃ、８ｄ、８
ｅ、加算器９ａ、９ｂ、９ｃ、９ｄ、クリップ回路１
０、オーバーフロー検出器１１を有し、このようなディ
ジタル（バイカッド）フィルターが横方向に多段に接続
されている。

【００６７】これらのうち、例えば、係数器８ａ、８
ｂ、８ｃ、８ｄ、８ｅには図２２に示すような回路が用
いられ、加算器９ａ、９ｂ、９ｃ、９ｄには図２３に示
すような回路が用いられ、シフトレジスタ７ａ、７ｂ、
７ｃには図２４に示すような回路が用いられている。

【００６８】図２２は上記した本発明の第１の実施形態
に用いられる係数器の構成例である。図２２で、６はア
ンドゲート、１６はインバータ、１７は全加算器、２１
はオアゲート、２４はエクスクルーシブオア（排他的論
理和）ゲート、２５は１ビットレジスタ、２６はナンド
ゲートである。また、Ｘ５からＸ０は係数、Ｙはデータ
入力、Ｓは符号補正信号入力、Ｒはリセット信号入力、
Ｐはデータ出力である。

【００６９】図２３は上記した本発明の第１の実施形態
に用いられる加算器の構成例である。図２３で、６はア
ンドゲート、１７は全加算器、２５は１ビットレジスタ
である。また、Ａ、Ｂはデータ入力、Ｒはリセット入
力、Ｓは和出力、ＤＣはキャリー（桁上げ）出力であ
る。このキャリーは、全加算器１７のキャリー出力を１
ビットレジスタ２５によって１クロックサイクルだけ遅
延したものである。

【００７０】図２４は上記した本発明の第１の実施形態
に用いられるシフトレジスタの例である。図２４で、２
５は１ビットレジスタある。また、Ｄは入力、Ｑは出力
で、図はＮビットの場合を示している。

【００７１】図２２〜図２４の回路で用いられる１ビッ
トレジスタ２５には、図２５に示す回路を用いることが
できる。

【００７２】図２５は上記した本発明の第１の実施形態
に用いられる１ビットレジスタの回路例である。図２５
で、１６はインバータ、２７はクロックドインバータで
ある。また、Ｄはデータ入力、Ｑはデータ出力、φ、／
φはそれぞれ、クロックとその反転信号である。

【００７３】図２２、２３で用いられるの全加算器に
は、例えば図２７に示すものを用いることができる。図
２７で、６はアンドゲート、２１はオアゲート、２４は
エクスクルーシブオアゲートである。また、Ａ、Ｂはデ
ータ入力、ＣＩはキャリー入力、Ｓは和出力、Ｃ０はキ
ャリー出力である。

【００７４】次に本実施形態の動作について説明する。
図１において、信号ｍ、ｎ、ｏ、ｐ、ｒ、ｓは制御信号
である。図に示した入力データ、出力データと、制御信
号のタイミングは、データと係数それぞれのビット長に
よって異なる。データが１０ビット、係数が６ビットの
場合のタイミングを図３０に示す。

【００７５】図３０は第１の実施形態における入力デー
タ、出力データと、制御信号のタイミングを示す図であ
る。この図の例では、データが１０ビット、係数が６ビ
ットの場合の例であり、データの整数部が４ビット、係
数の整数部が２ビットの場合である。出力データは、入
力データに対して、［データ長１＋［係数の小数部の長
さ］だけ遅れている。

【００７６】図１の破線内が、ディジタル（バイカッ
ド）フィルタ（単にバイカッドと称することもある）１
００を構成している。バイカッドは、多段に縦続接続し
て用いられることが多いため、図には、前後の段のバイ
カッド回路の一部も示してある。バイカッド１００内部
では、クリップ回路１０の出力ｗとシフトレジスタ７ｂ
の出力に、それぞれ係数器８ａ、８ｂによって、予め定
められた係数が乗じられ、それらの出力は加算器９ａで
加算される。加算器９ａの出力と入力データとは加算器
９ｄで加算される。加算器９ｄの出力は、アンドゲート
６によって、制御信号ｍと論理和をとられ、シフトレジ
スタ７ａへと入力される。制御信号ｍは、加算器９ｄの
出力から、データ長に等しい長さのビット列を切り出す
役目をしている。

【００７７】この部分の回路は、係数器に採用する回路
によって異なり、図２２以外の係数器を用いた場合は、
アンドゲートのような単純な回路にならないこともあ
る。シフトレジスタ７ａの出力ｔは、クリップ回路１０
に入力される。また、クリップ回路１０の出力ｗとシフ
トレジスタ７ｂの出力、それにシフトレジスタ７ｃの出
力には、それぞれ係数器８ｃ、８ｄ、８ｅによって、予
め定められた係数が乗じられ、８ｄと８ｅの出力は加算
器９ｃで、係数器８ｃの出力と加算器９ｃの出力とは加
算器９ｂで加算され、出力データとして次の段に送られ
る。クリップ回路１０には、例えば、図２１に示す回路
が用いられる。

【００７８】図２１は上記した本発明の第１の実施形態
に用いられるクリップ回路の回路構成例を示した回路図
である。図２１で、６はアンドゲート、１６はインバー
タ、２１はオアゲート、２４はエクスクルーシブオアゲ
ート、２５は１ビットレジスタである。また、ｔは入力
信号、Ｗは出力信号、ｕとｖは、それぞれ正負のオーバ
ーフロー検出信号、ｎ、ｏ、ｐ、ｓは図３０に示したタ
イミングで変化する制御信号である。

【００７９】クリップ回路１０は、バイカッド１００の
動作開始前に、制御信号ｐによって初期化され、出力ｗ
は０（ローレべル）になっている。バイカッド１００が
動作を開始すると、出力ｗは入力ｔを１クロックサイク
ル遅らせたものになる。制御信号ｏが１（ハイレべル）
になっている期間に、正負のオーバーフロー検出信号
ｕ、ｖが評価される。ここで、ｕ＝１且つｖ＝０のと
き、正のオーバーフローを検出したことを示し、ｕ＝０
且つｖ＝１のとき、負のオーバーフローを検出したこと
を示している。

【００８０】（ａ）ｕ＝ｖ＝０のときにはｗ＝ｔ、（ｂ）ｕ＝１かつｖ＝０のときにはｗ＝１、（ｃ）ｕ＝０かつｖ＝１のときにはｗ＝０に次のクロックφの立ち上がりでセットされる。ｕ＝ｖ
＝１の組み合わせは禁止されているが、図２１の回路で
は、上記（ｂ）に等しい操作が行われる。上記（ａ）の
操作が行われた場合は、制御信号ｏが再び立ち上がるま
で、出力ｗは入力ｔを１クロックサイクル遅らせたもの
になる。上記（ｂ）または（ｃ）の操作が行われた場合
は、制御信号ｎが１になると、次のクロックの立ち上が
りでｗの値が反転され、制御信号ｓが１になつた後、ク
ロックの立ち上がりに同期してｗ＝０にリセットされ
る。

【００８１】このクリップ回路１０の作用によって、信
号ｗは、正のオーバーフロー時には正の最大値に、負の
オーバーフロー時には負の最大値に、強制的にクリップ
される。

【００８２】上記オーバーフロー検出信号ｕ、ｖは、オ
ーバーフロー検出器１１によって生成される。オーバー
フロー検出器には、係数器８ａ、８ｂの出力（直列演算
なので、出力は１本だけであるが、並列演算の場合はＭ
ＳＢだけを取り出す）ａ、ｂと、加算器９ａのキャリー
出力ｆと、加算器９ｄのキャリー出力ｉと、前段のバイ
カッドの係数器８ｃ、８ｄ、８ｅの出力（並列処理のと
きはＭＳＢ）ｃ、ｄ、ｅと、同じく前段の加算器９ｂ、
９ｃのキャリー出力ｇ、ｈとが入力されている。これら
全ての入力をデコードして、正負のオーバーフロー検出
信号ｕ、ｖを得る。

【００８３】次にオーバーフロー検出の原理について述
べる。２の補数表現では、符号ビット（ＭＳＢ）が０の
とき正の数、１のとき負の数である。一方、２の補数表
現された２数を加算する場合、ＭＳＢのすぐ下の桁から
のキャリーは、１のとき正の重みを持っており、０のと
きは文字通り０である。つまり、符号ビットとキャリー
とでは、数値０、１に対して、正負の重みづけが逆にな
っている。そこで、符号ビット若しくはキャリーのどち
らか一方を反転して加算し、ある一定のオフセットを加
算するか、またはそれから引き算すれば、符号ビット
と、それよりも上位のビットの加算結果がオーバーフロ
ーなしに求められる。

【００８４】まず、符号ビットを反転する場合を考え
る。図１に示したオーバーフロー検出器１１の入力のう
ち、ａ、ｂ、ｃ、ｄ、ｅを反転して、また、ｆ、ｇ、
ｈ、ｉをそのまま加算する。符号ビットに対する重み付
けは、本来（−１）だから、オフセットはこの場合（−
５）になる。このことを、式を用いて、Ｓ＝／ａ＋／ｂ＋／ｃ＋／ｄ＋／ｅ＋ｆ＋ｇ＋ｈ＋ｉ［１］Ｚ＝Ｓ−５［２］のように表す。ここで、Ｓを単純和、Ｚを真の和と呼ぶ
ことにする。入力が全部で９個なので、ＳとＺは４ビッ
トの数である。ＳとＺの各ビットをＭＳＢから、Ｓ３，
Ｓ２，Ｓ１，Ｓ０そしてＺ３，Ｚ２，Ｚ１，Ｚ０のよう
に表す。

【００８５】図３７は、第１の実施形態における単純和
Ｓ、真の和Ｚと、オーバーフローとの関係を示す表図で
ある。

【００８６】この表１から、真の和Ｚからオーバーフロ
ー検出信号ｕ、ｖを求める論理式（ブール代数による
式）は、次のようである。

【００８７】ｕ＝／Ｚ３∩（Ｚ２∪Ｚ１∪Ｚ０）［３］ｖ＝Ｚ３∩（／Ｚ２∪／Ｚ１∪／Ｚ０）［４］図５は上記した本発明の第１の実施形態に用いられるオ
ーバーフロー検出器１１の構成例を示した回路図であ
る。図５で、６はアンドゲート、１５はオアゲート、１
６はインバータ、１７は全加算器である。この回路は、
ワレスのツリー回路（Wallace's Tree）とデコーダとを
組み合わせたものである。この回路はワレスツリーによ
って、入力ａ、ｂ、ｃ、ｄ、ｅの反転信号と入力ｆ、
ｇ、ｈ、ｉとオフセット（−５）を足し合わせて、真の
和Ｚを得た後、図３７の表１の組合せにしたがって、Ｚ
をデコードし、正負のオーバーフロー検出信号ｕ、ｖを
得ている。（−５）を加算するには、その２の補数表現
１１０１を足せばよいのであるが、加算すべきビットを
反転して加算結果とし、反転前の、そのビット自身をキ
ャリーとして上位桁に渡すことによって、（−５）とい
う値を回路に与えることなく、オフセットの加算を可能
にしている。

【００８８】図６は上記した本発明の第１の実施形態に
用いられるオーバーフロー検出器１１の他の構成例を示
した回路図である。図６は、図５で破線で囲んで示した
３個のインバータと全加算器の組合せ１８を、全加算器
とインバータ２個の組合せ１９で置き換えたものであ
る。１８と１９とが等価であることは、真理値表を書い
てみれば明らかであるが、全加算器１７が入力Ａ、Ｂ、
Ｃのなかにある１の数を数える回路であることを思い起
こすと、入力を反転して与えれば、こんどは、反転前の
入力のなかにある０の数を数えることになる。入力は３
つあるので、反転せずに入力を与えて、出力を３から引
き算すれば等価な回路となる。３から２ビットの２進数
を引き算することは、その１の補数をとることに等し
く、これは各ビットを反転することにほかならない。よ
って、１８と１９とは等価である。

【００８９】今度は、キャリーを反転する場合を考え
る。図１に示したオーバーフロー検出器１１の入力のう
ち、ａ、ｂ、ｃ、ｄ、ｅをそのまま、また、ｆ、ｇ、
ｈ、ｉを反転して加算する。キャリーに対する重み付け
は１だから、オフセットはこの場合４になる（反転した
キャリーの和が０のとき、じつは４の重み）。また、符
号ビットの重みは（−１）だから、和を符号反転してオ
フセットを加える。このことを、式をもちいて、Ｓ′＝ａ＋ｂ＋ｃ＋ｄ＋ｅ＋／ｆ＋／ｇ＋／ｈ＋／ｉ［５］Ｚ＝（−Ｓ′）＋４＝４−Ｓ´ ［６］のように表す。ここでもまた、Ｓ′を単純和、Ｚを真の
和と呼ぶことにする。入力が全部で９個なので、Ｓ´と
Ｚは４ビットの数である。Ｓ′とＺの各ビットをＭＳＢ
から、Ｓ３´，Ｓ２´，Ｓ１´，Ｓ０′そしてＺ３，Ｚ
２，Ｚ１，Ｚ０のように表す。

【００９０】図３８に示した表２は、第１の実施形態に
おける単純和Ｓ′、真の和Ｚと、オーバーフローとの関
係を示す表である。この表２から、真の和Ｚからオーバ
ーフロー検出信号ｕ、ｖを求める論理式は、上に示した
式［３］、［４］のようであることがわかる。

【００９１】図７は上記した本発明の第１の実施形態に
用いられるオーバーフロー検出器１１の例である。図７
で、６はアンドゲート、１５はオアゲート、１６はイン
バータ、１７は全加算器、２０は半加算器である。ここ
で、半加算器２０には、例えば、図２８に示す回路を用
いることができる。

【００９２】図２８は上記した本発明の第１の実施形態
に用いられる半加算器の構成例である。図２８で、６は
アンドゲート、２４はエクスクルーシブオアゲートであ
る。

【００９３】図７の回路も、ワレスツリーとデコーダと
を組み合わせたものである。この回路はワレスツリーに
よって、入力ａ、ｂ、ｃ、ｄ、ｅと入力ｆ、ｇ、ｈ、ｉ
の反転信号とを足し合わせ、これを４から引き算して真
の和Ｚを得た後、表２の組合せにしたがって、Ｚをデコ
ードし、正負のオーバーフロー検出信号ｕ、ｖを得てい
る。数値４から単純和Ｓ′を減算するには、単純和Ｓ′
の２の補数をとり、４すなわち２進数０１００を足せば
よいのであるが、２の補数をとるには、もとの数を反転
して１を足せばよいことから、単純和Ｓ′を反転して、
数値５＝４＋１を足している。数値５の加算は、上で説
明した方法を用いているので、回路に数値５を直接与え
ることなく行われる。なお、図の破線で囲んだ部分１８
は、図６の１９と置き換えても等価である。

【００９４】今まで説明したオーバーフロー検出器は、
真の和Ｚからオーバーフローを検出していた。しかし、
表１または表２を見ると、ＳとＺ、またはＳ′とＺの値
どうしは、互いに１対１に対応していることがわかる。
このことから、真の和Ｚではなく、単純和ＳまたはＳ′
をデコードしでも、オーバーフロー検出が可能なことが
わかる。

【００９５】表１から、単純和Ｓからオーバーフロー検
出信号ｕ、ｖを求める論理式は、次のようである。

【００９６】ｕ＝Ｓ３∪（Ｓ２∩Ｓ１）［７］ｖ＝／Ｓ３∩／Ｓ２［８］表２から、単純和Ｓ´からオーバーフロー検出信号ｕ、
ｖを求める論理式は、次のようである。

【００９７】ｕ＝／Ｓ３′∩／Ｓ２′ ［９］ｖ＝Ｓ３′∪（Ｓ２´∩Ｓ１′）［１０］図８は第１の実施形態に使用されるオーバーフロー検出
器１１の別の例である。図８で、６はアンドゲート、１
６はインバータ、１７は全加算器、２０は半加算器、２
１はオアゲート、２２はノアゲートである。

【００９８】図８の回路は、符号ビットを反転する方式
のもので、式［２］の真の和Ｚの代わりに、式［１］の
単純和Ｓをデコードして正負のオーバーフロー検出信号
ｕ、ｖを得ている。なお、図の破線で囲んだ部分１９
は、図５の１８と置き換えても等価である。

【００９９】図９は上記した本発明の第１の実施形態に
用いられるオーバーフロー検出器１１の構成例である。
図９で、６はアンドゲート、１６はインバータ、１７は
全加算器、２０は半加算器、２１はオアゲート、２２は
ノアゲートである。

【０１００】図９の回路は、キャリーを反転する方式の
もので、式［６］の真の和Ｚの代わりに、式［５］の単
純和Ｓ′をデコードして正負のオーバーフロー検出信号
ｕ、ｖを得ている。なお、図の破線で囲んだ部分１９
は、図５の１８と置き換えても等価である。

【０１０１】さて、図８で、記号Ｐ２、Ｐ１Ｂ、Ｐ１
Ａ、Ｐ０で表した信号は、単純和Ｓを得る前の冗長２進
数である。これらの冗長２進信号をデコードしてもオー
バーフローは検出可能である。

【０１０２】図３９に示した表３は、図８における冗長
２進信号Ｐ２、Ｐ１Ｂ、Ｐ１Ａ、Ｐ０とオーバーフロー
との関係を示す表である。

【０１０３】表３から、冗長２進信号Ｐ２、Ｐ１Ｂ、Ｐ
１Ａ、Ｐ０からオーバーフロー検出信号ｕ、ｖを求める
論理式は、次のようである。

【０１０４】ｕ＝Ｐ２∩（Ｐ１Ｂ∪Ｐ１Ａ）［１１］ｖ＝／Ｐ２∩（／Ｐ１Ｂ∪／Ｐ１Ａ）［１２］図１０は上記した本発明の第１の実施形態に用いられる
オーバーフロー検出器１１の他の構成例である。図１０
で、６はアンドゲート、１６はインバータ、１７は全加
算器、２１はオアゲート、２２はノアゲートである。

【０１０５】図１０で示した回路は、符号ビットを反転
する方式のもので、式［１］の単純和Ｓの代わりに、図
３９に示した表３の冗長２進信号Ｐ２，Ｐ１Ｂ，Ｐ１
Ａ，Ｐ０をデコードして正負のオーバーフロー検出信号
ｕ、ｖを得ている。なお、図の破線で囲んだ部分１９
は、図５の１８と置き換えても等価である。

【０１０６】図４０で示した表４は、図９における冗長
２進信号Ｐ２´、Ｐ１Ｂ´、Ｐ１Ａ´、Ｐ０´、とオー
バーフローとの関係を示す表である。

【０１０７】この表４から、冗長２進信号Ｐ２´、Ｐ１
Ｂ´、Ｐ１Ａ´、Ｐ０´からオーバーフロー検出信号
ｕ、ｖを求める論理式は、次のようである。

【０１０８】ｕ＝／Ｐ２´∩（／Ｐ１Ｂ´∪／Ｐ１Ａ´）［１３］ｖ＝Ｐ２´∩（Ｐ１Ｂ´∪Ｐ１Ａ´）［１４］図１１は上記した本発明の第１の実施形態に用いられる
オーバーフロー検出器１１の他の構成例である。図１１
で、６はアンドゲート、１６はインバータ、１７は全加
算器、２１はオアゲート、２２はノアゲートである。

【０１０９】図１１の回路は、キャリーを反転する方式
のもので、式［５］の単純和Ｓ´の代わりに、図４０の
表４の冗長２進信号Ｐ２´、Ｐ１Ｂ´、Ｐ１Ａ´、Ｐ０
´をデコードして正負のオーバーフロー検出信号ｕ、ｖ
を得ている。なお、図の破線で囲んだ部分１９は、図５
の１８と置き換えても等価である。

【０１１０】ところで、すでに述べたように、バイカッ
ドは、多段に縦続接続されて用いられることが多いので
あるが、単独で用いられた場合、または多段接続された
初段のバイカッドには、前段からのオーバーフロー検出
用入力信号ｃ、ｄ、ｅ、ｇ、ｈが存在しない。この場
合、図１のオーバーフロー検出器１１に入力されている
９本の信号のうち、ｄ、ｅ、ｇ、ｈを０にし、ｃとして
入力データを与えれば、オーバーフローが正確に検出で
きる。通常、ｄ、ｅ、ｇ、ｈを０にする操作は、これら
の信号線をＧＮＤ（接地）レべルに接続することで実現
される。

【０１１１】また、バタワースフィルタのような全極型
のフィルタでは、係数器８ｄ、８ｅが不用であるため、
オーバーフロー検出用入力信号ｄ、ｅ、ｇ、ｈを省略で
きる。この場合も上と同様の操作を行う。この場合、信
号ｃは、入力データと等しい。

【０１１２】しかし、初段バイカッド専用のオーバーフ
ロー検出器を用意すれば、検出器の回路規模を削減でき
る。

【０１１３】図１２は上記した本発明の第１の実施形態
に用いられるオーバーフロー検出器１１の他の構成例で
ある。図１２で、６はアンドゲート、１６はインバー
タ、１７は全加算器、２０は半加算器、２２はノアゲー
トである。

【０１１４】図１２の回路は、初段バイカッド専用のオ
ーバーフロー検出器であり、全極型フィルタにも応用で
きる。オーバーフローは、信号ａ、ｂ、ｃ、ｆ、ｉから
検出され、他の信号は不要である。なお、図の破線で囲
んだ部分１９は、図５の１８と置き換えても等価であ
る。

【０１１５】図１３は上記した本発明の第１の実施形態
に使用されるオーバーフロー検出器１１の他の例であ
る。図１３で、６はアンドゲート、１６はインバータ、
１７は全加算器、２０は半加算器、２２はノアゲートで
ある。

【０１１６】図１３の回路は、初段バイカッド専用のオ
ーバーフロー検出器であり、全極型フィルタにも応用で
きる。オーバーフローは、信号ａ、ｂ、ｃ、ｆ、ｉから
検出され、他の信号は不要である。

【０１１７】多段に縦続接続されたバイカッドで実現さ
れるフィルタの次数は、偶数であるとは限らない。この
場合、通常最後の段の係数器８ｂ、８ｅの係数を０にし
て、バイカッドの実効的な次数を１次にする。しかし、
これらの係数器を省略して、最終段バイカッドの回路規
模を削減する場合もある。

【０１１８】このときには、内部で発生するオーバーフ
ロー検出用入力信号ｂとｆが存在しない。前段は２次バ
イカッドであるから、他のオーバーフロー検出用入力信
号は、全て存在する。この場合、図１のオーバーフロー
検出器１１に入力されている９本の信号のうち、ｂ、ｆ
を０にすれば、オーバーフローが正確に検出できる。通
常、ｂ、ｆを０にする操作は、これらの信号線をＧＮＤ
（接地）レベルに接続することで実現される。この場合
も、１次の最終段専用のオーバーフロー検出器を用意す
れば、検出器の回路規模を削減できる。

【０１１９】図１４は上記した本発明の第１の実施形態
に用いられるオーバーフロー検出器１１の他の構成例で
ある。図１４で、６はアンドゲート、１６はインバー
タ、１７は全加算器、２１はオアゲート、２２はノアゲ
ートである。

【０１２０】図１４の回路は、１次の最終段専用オーバ
ーフロー検出器である。オーバーフローは、信号ａ、
ｃ、ｄ、ｅ、ｇ、ｈ、ｉから検出され、他の信号は不要
である。なお、図の破線で囲んだ部分１９は、図５の１
８と置き換えても等価である。

【０１２１】図１５は本発明の第１の実施形態に使用さ
れるオーバーフロー検出器１１の他の例である。図１５
で、６はアンドゲート、１６はインバータ、１７は全加
算器、２１はオアゲート、２２はノアゲートである。

【０１２２】図１５の回路は、１次の最終段専用オーバ
ーフロー検出器である。オーバーフローは、信号ａ、
ｃ、ｄ、ｅ、ｇ、ｈ、ｉから検出され、他の信号は不要
である。なお、図の破線で囲んだ部分１９は、図５の１
８と置き換えても等価である。

【０１２３】本実施形態によれば、全てのビットのオー
バーフローを検出できるオーバーフロー検出器１１によ
り正負のオーバーフローが検出されると、クリップ回路
１０で出力を正負の絶対値の最大値に固定することによ
り、２ビット以上の複数ビットに亙るオーバーフローを
検出できると共に、オーバーフロー振動の発生を完全に
防止することができる。

【０１２４】図２は、本発明のディジタルフィルタの第
２の実施形態に係る構成を示したブロック図である。図
２において、６はアンドゲート、７ａ、７ｂ、７ｃはシ
フトレジスタ、８ａ、８ｂ、８ｃ、８ｄ、８ｅは係数
器、９ａ、９ｂ、９ｃ、９ｄ、９ｅは加算器、１０はク
リップ回路、１２はオーバーフロー検出器である。

【０１２５】これらのうち、例えば、係数器には図２
２、加算器には図２３、シフトレジスタには図２４に示
す回路を用いることができる。また、クリップ回路に
は、図２１に示す回路を用いることができる。

【０１２６】図２において、信号ｍ、ｎ、ｏ、ｐ、ｑ、
ｒ、ｓは制御信号である。図に示した入力データ、出力
データと、制御信号のタイミングは、データと係数それ
ぞれのビット長によって異なる。データが１０ビット、
係数が６ビットの場合のタイミングを図３１に示す。

【０１２７】図３１は第２の実施形態における入力デー
タ、出力データと、制御信号のタイミングを示す図であ
る。図３１は、データが１０ビット、係数が６ビットの
場合の例であり、データの整数部が４ビット、係数の整
数部が２ビットの場合である。

【０１２８】次に第２の実施形態についてその動作を説
明する。図２の破線内が、ディジタルバイカッドフィル
タ１００を構成している。バイカッド１００は、多段に
縦続接続して用いられることが多いため、図には、前後
の段のバイカット回路の一部も示してある。

【０１２９】バイカッド１００内部では、クリップ回路
１０の出力ｗとシフトレジスタ７ｂの出力に、それぞれ
係数器８ａ、８ｂによって、あらかじめ定められた係数
が乗じられ、それらの出力は加算器９ａで加算される。
加算器９ａの出力と制御信号ｑとは加算器９ｅで加算さ
れる。制御信号ｑは、加算器９ａの出力に対して、ＬＳ
Ｂ（最下位ビット）より下の部分を四捨五入する役目を
している。この操作を丸め（roｕnding）と呼ぶ。加算
器９ｅの出力と入力データとは加算器９ｄで加算され
る。加算器９ｄの出力は、アンドゲート６によって、制
御信号ｍと論理和をとられ、シフトレジスタ７ａへと入
力される。制御信号ｍは、加算器９ｄの出力から、デー
タ長に等しい長さのビット列を切り出す役目をしてい
る。シフトレジスタ７ａの出力ｔは、クリップ回路１０
に入力される。

【０１３０】また、クリップ回路１０の出力ｗとシフト
レジスタ７ｂの出力、それにシフトレジスタ７ｃの出力
には、それぞれ係数器８ｃ、８ｄ、８ｅによって、あら
かじめ定められた係数が乗じられ、８ｄと８ｅの出力は
加算器９ｃで、係数器８ｃの出力と加算器９ｃの出力と
は加算器９ｂで加算され、出力データとして次の段に送
られる。

【０１３１】上記クリップ回路１０には、例えば、図２
１に示すような回路が用いられる。クリップ回路１０に
は、入力信号ｔ、正負のオーバーフロー検出信号ｕと
ｖ、図３１に示したタイミングで変化する制御信号ｎ、
ｏ、ｐ、ｓが入力されている。このクリップ回路１０の
作用によって、信号ｗは、正のオーバーフロー時には正
の最大値に、負のオーバーフロー時には負の最大値に、
強制的にクリップされる。

【０１３２】上記オーバーフロー検出信号ｕ、ｖは、オ
ーバーフロー検出器１２によって生成される。オーバー
フロー検出器には、係数器８ａ、８ｂの出力ａ、ｂと、
加算器９ａのキャリー出力ｆと、加算器９ｄのキャリー
出力ｉと、加算器９ｅのキャリー出力ｊと、前段のバイ
カッドの係数器８ｃ、８ｄ、８ｅの出力ｃ、ｄ、ｅと、
同じく前段の加算器９ｂ、９ｃのキャリー出力ｇ、ｈと
が入力されている。これら全ての入力をデコードして、
正負のオーバーフロー検出信号ｕ、ｖを得る。

【０１３３】図１６は、第２の実施形態に使用されるオ
ーバーフロー検出器１２の構成例である。図１６で、６
はアンドゲート、１６はインバータ、１７は全加算器、
２０は半加算器、２１はオアゲート、２２はノアゲート
である。

【０１３４】図１６の回路は、符号を反転する方式のも
ので、単純和を計算する前の冗長２進信号をデコードし
て正負のオーバーフロー検出信号ｕ、ｖを得ている。な
お、図の破線で囲んだ部分１９は、図５の１８と置き換
えても等価である。この回路は、等価的に次式で求めら
れる真の和Ｚを評価している。

【０１３５】Ｚ＝／ａ＋／ｂ＋／ｃ＋／ｄ＋／ｅ＋ｆ＋ｇ＋ｈ＋ｉ＋ｊ−５…［１５］この式［１５］で、（ａ）真の和Ｚ＞０のときｕ＝１、ｖ＝０（ｂ）真の和Ｚ＜（−１）のときｕ＝０、ｖ＝１（ｃ）上記（ａ）、（ｂ）以外ｕ＝ｖ＝０になる。

【０１３６】図１７は、第２の実施形態に使用されるオ
ーバーフロー検出器１２の他の構成例である。図１７
で、６はアンドゲート、１６はインバータ、１７は全加
算器、２２はノアゲートである。

【０１３７】図１７の回路は、初段バイカッド専用のオ
ーバーフロー検出器であり、全極型フィルタにも応用で
きる。オーバーフローは、信号ａ、ｂ、ｃ、ｆ、ｉ、ｊ
から検出され、他の信号は不要である。なお、図の破線
で囲んだ部分１９は、図５の１８と置き換えても等価で
ある。

【０１３８】図１８は、第１の実施形態に使用されるオ
ーバーフロー検出器１２の他の構成例である。図１８
で、６はアンドゲート、１６はインバータ、１７は全加
算器、２０は半加算器、２１はオアゲート、２２はノア
ゲートである。

【０１３９】図１８の回路は、１次の最終段専用オーバ
ーフロー検出器である。オーバーフローは、信号ａ、
ｃ、ｄ、ｅ、ｇ、ｈ、ｉ、ｊから検出され、他の信号は
不要である。なお、図の破線で囲んだ部分１９は、図５
の１８と置き換えても等価である。

【０１４０】本実施形態によれば、加算器９ｅを挿入し
て丸め回路を付加することにより、演算結果を四捨五入
することができ、その分、フィルター機能の精度を向上
させることができる。他の構成は図１に示した第１の実
施の形態と同様で、同様の効果がある。

【０１４１】上記第１、第２の実施形態では、係数器内
部での乗算によるオーバーフローを想定していない。係
数器でのオーバーフローを防ぐには、係数の絶対値を１
より小さくするか、オーバーフロー対策された係数器を
使用する。係数の絶対値が１以上で、しかも係数器がオ
ーバーフロー対策されていない場合の例を以下に示す。

【０１４２】図３は、本発明のディジタルフィルタの第
３の実施形態に係る構成を示したブロック図である。図
３において、６はアンドゲート、７ａ、７ｂ、７ｃはシ
フトレジスタ、８ａ、８ｂ、８ｃ、８ｄ、８ｅは係数
器、９ａ、９ｂ、９ｃ、９ｄは加算器、１０はクリップ
回路、１３はオーバーフロー検出器である。

【０１４３】これらのうち、例えば、係数器には図２
２、加算器には図２３、シフトレジスタには図２４に示
す回路を用いることができる。また、クリップ回路に
は、図２１に示す回路を用いることができる。

【０１４４】図３において、信号ｍ、ｎ、ｏ、ｐ、ｒ、
ｓは制御信号である。図に示した入力データ、出力デー
タと、制御信号のタイミングは、データと係数それぞれ
のビット長によって異なる。データが１０ビット、係数
が６ビットの場合のタイミングを図３２に示す。

【０１４５】図３２は第３の実施形態における入力デー
タ、出力データと、制御信号のタイミングを示す図であ
る。図３２は、データが１０ビット、係数が６ビットの
場合の例であり、データの整数部が４ビット、係数の整
数部が２ビットの場合である。

【０１４６】次に第３の実施形態の動作について説明す
る。図３の破線内が、ディジタルバイカッドフィルタ１
００を構成している。バイカッド１００は、多段に縦続
接続して用いられることが多いため、図には、前後の段
のバイカット回路の一部も示してある。

【０１４７】バイカッド内部では、クリップ回路１０の
出力ｗとシフトレジスタ７ｂの出力に、それぞれ係数器
８ａ、８ｂによって、あらかじめ定められた係数が乗じ
られ、それらの出力は加算器９ａで加算される。加算器
９ａの出力と入力データとは加算器９ｄで加算される。
加算器９ｄの出力は、アンドゲート６によって、制御信
号ｍと論理和をとられ、１ビットレジスタ７ｄへと入力
される。制御信号ｍは、加算器９ｄの出力から、データ
長に等しい長さのビット列を切り出す役目をしている。
１ビットレジスタ７ｄの出力は、シフトレジスタ７ａへ
と入力される。シフトレジスタ７ａの出力ｔは、クリッ
プ回路１０に入力される。また、クリップ回路１０の出
力ｗとシフトレジスタ７ｂの出力、それにシフトレジス
タ７ｃの出力には、それぞれ係数器８ｃ、８ｄ、８ｅに
よって、あらかじめ定められた係数が乗じられ、８ｄと
８ｅの出力は加算器９ｃで、係数器８ｃの出力と加算器
９ｃの出力とは加算器９ｂで加算され、出力データとし
て次の段に送られる。

【０１４８】上記クリップ回路１０には、例えば、図２
１に示す回路が用いられる。クリップ回路１０には、入
力信号ｔ、正負のオーバーフロー検出信号ｕとｖ、図３
２に示したタイミングで変化する制御信号ｎ、ｏ、ｐ、
ｓが入力されている。このクリップ回路１０の作用によ
って、信号ｗは、正のオーバーフロー時には正の最大値
の１／２に、負のオーバーフロー時には負の最大値の１
／２に、強制的にクリップされる。

【０１４９】上記オーバーフロー検出信号ｕ、ｖは、オ
ーバーフロー検出器１３によって生成される。オーバー
フロ一検出回路には、係数器８ａ、８ｂの出力ａ、ｂ
と、加算器９ａのキャリー出力ｆと、加算器９ｄのキャ
リー出力ｉと、前段のバイカッドの係数器８ｃ、８ｄ、
８ｅの出力ｃ、ｄ、ｅと、同じく前段の加算器９ｂ、９
ｃのキャリー出力ｇ、ｈと、アンドゲート６の出力ｋ
と、１ビットレジスタの出力ｌが入力されている。これ
ら全ての入力をデコードして、正負のオーバーフロー検
出信号ｕ、ｖを得る。

【０１５０】図１９は、第３の実施形態に使用されるオ
ーバーフロー検出器１３の例である。図１９で、６と２
３はアンドゲート、１６はインバータ、１７は全加算
器、２１はオアゲート、２２はノアゲートである。

【０１５１】図１９の回路は、図１０の回路を包含して
いる。図１９の回路は、表１に示した図１０の回路の検
出する正負のオーバーフローに加えて、信号ｋ、ｌの値
により、次のような動作をする。

【０１５２】（ａ）表１のＺが、Ｚ＞０のときｕ＝１、ｖ＝０（ｂ）表１のＺが、Ｚ＜（−１）のときｕ＝０、ｖ＝１（ｃ）上記（ｂ）以外で、ｋ＝０かつｌ＝１のときｕ＝１、ｖ＝０（ｄ）上記（ａ）以外で、ｋ＝１かつｌ＝０のときｕ＝０、ｖ＝１（ｅ）上記（ａ）から（ｄ）のどれにもあてはまらないときｕ＝０、ｖ＝０図１９の回路は、このような動作により、加算器９ｄの
和出力が、データ形式によって定まる正負の最大値の１
／２を超えたことを検出する。なお、図の破線で囲んだ
部分１９は、図５の１８と置き換えても等価である。

【０１５３】図３の実施形態では、レジスタ７ａに直列
にレジスタ７ｄを挿入して、オーバーフロー検出器１３
にレジスタ７ａ，７ｄの入力信号を入力してオーバーフ
ロー検出を行わせると共に、クリップ回路１０との組合
せにより、すベての係数器に入力されるデータが、正負
の最大値の１／２以下にクリップされるので、係数の絶
対値が２よりも小さければ、係数器内部での乗算による
オーバーフローは生じないようにすることができ、演算
に際し、オーバーフロー振動の発生を無くすことができ
る。

【０１５４】図４は本発明のディジタルフィルタ第４の
実施形態に係る構成を示したブロック図である。図４に
おいて、６はアンドゲート、７ａ、７ｂ、７ｃはシフト
レジスタ、８ａ、８ｂ、８ｃ、８ｄ、８ｅは係数器、９
ａ、９ｂ、９ｃ、９ｄ、９ｅは加算器、１０はクリップ
回路、１４はオーバーフロー検出器である。

【０１５５】これらのうち、例えば、係数器には図２
２、加算器には図２３、シフトレジスタには図２４に示
す回路を用いることができる。また、クリップ回路に
は、図２１に示す回路を用いることができる。

【０１５６】図４において、信号ｍ、ｎ、ｏ、ｐ、ｑ、
ｒ、ｓは制御信号である。図に示した入力データ、出力
データと、制御信号のタイミングは、データと係数それ
ぞれのビット長によって異なる。データが１０ビット、
係数が６ビットの場合のタイミングを図３３に示す。

【０１５７】図３３は第４の実施形態における入力デー
タ、出力データと、制御信号のタイミングを示す図であ
る。図３３は、データが１０ビット、係数が６ビットの
場合の例であり、データの整数部が４ビット、係数の整
数部が２ビットの場合である。

【０１５８】次に第４の実施形態の動作について説明す
る。図４の破線内が、ディジタルバイカッドフィルタ１
００を構成している。バイカッド１００は、多段に縦続
接続して用いられることが多いため、図には、前後の段
のバイカット回路の一部も示してある。

【０１５９】バイカッド内部では、クリップ回路１０の
出力ｗとシフトレジスタ７ｂの出力に、それぞれ係数器
８ａ、８ｂによって、あらかじめ定められた係数が乗じ
られ、それらの出力は加算器９ａで加算される。加算器
９ａの出力と制御信号ｑとは加算器９ｅで加算される。
制御信号ｑは、加算器９ａの出力に対して、ＬＳＢ（最
下位ビット）より下の部分を四捨五入する役目をしてい
る。前述のように、この操作を丸め（rounding）と呼
ぶ。加算器９ｅの出力と入力データとは加算器９ｄで加
算される。加算器９ｄの出力は、アンドゲート６によっ
て、制御信号ｍと論理和をとられ、１ビットレジスタ７
ｄへと入力される。制御信号ｍは、加算器９ｄの出力か
ら、データ長に等しい長さのビット列を切り出す役目を
している。１ビットレジスタ７ｄの出力は、シフトレジ
スタ７ａへと入力される。シフトレジスタ７ａの出力ｔ
は、クリップ回路１０に入力される。また、クリップ回
路１０の出力ｗとシフトレジスタ７ｂの出力、それにシ
フトレジスタ７ｃの出力には、それぞれ係数器８ｃ、８
ｄ、８ｅによって、あらかじめ定められた係数が乗じら
れ、８ｄと８ｅの出力は加算器９ｃで、係数器８ｃの出
力と加算器９ｃの出力とは加算器９ｂで加算され、出力
データとして次の段に送られる。

【０１６０】上記クリップ回路１０には、例えば、図２
１に示す回路が用いられる。クリップ回路１０には、入
力信号ｔ、正負のオーバーフロー検出信号ｕとｖ、図３
３に示したタイミングで変化する制御信号ｎ、ｏ、ｐ、
ｓが入力されている。このクリップ回路１０の作用によ
って、信号ｗは、正のオーバーフロー時には正の最大値
の１／２に、負のオーバーフロー時には負の最大値の１
／２に、強制的にクリップされる。

【０１６１】上記オーバーフロー検出信号ｕ、ｖは、オ
ーバーフロー検出器１４によって生成される。オーバー
フロー検出器には、係数器８ａ、８ｂの出力ａ、ｂと、
加算器９ａのキャリー出力ｆと、加算器９ｄのキャリー
出力ｉと、加算器９ｅのキャリー出力ｊと、前段のバイ
カッドの係数器８ｃ、８ｄ、８ｅの出力ｃ、ｄ、ｅと、
同じく前段の加算器９ｂ、９ｃのキャリー出力ｇ、ｈ
と、アンドゲート６の出力ｋと、１ビットレジスタ７ｄ
の出力ｌが入力されている。これら全ての入力をデコー
ドして、正負のオーバーフロー検出信号ｕ、ｖを得る。

【０１６２】図２０は、第４の実施形態に使用されるオ
ーバーフロー検出器１４の例である。

【０１６３】図２０で、６と２３はアンドゲート、１６
はインバータ、１７は全加算器、２０は半加算器、２１
はオアゲート、２２はノアゲートである。

【０１６４】図２０の回路は、図１６の回路を包含して
いる。図２０の回路は、図１６の回路の検出する正負の
オーバーフローに加えて、信号ｋ、ｌの値により、次の
ような動作をする。

【０１６５】（ａ）真の和Ｚ＞０のときｕ＝１、ｖ＝０（ｂ）真の和Ｚ＜（−１）のときｕ＝０、ｖ＝１（ｃ）上記（ｂ）以外で、ｋ＝０かつｌ＝１のときｕ＝１、ｖ＝０（ｄ）上記（ａ）以外で、ｋ＝１かつｌ＝０のときｕ＝０、ｖ＝１（ｅ）上記（ａ）から（ｄ）のどれにもあてはまらないときｕ＝０、ｖ＝０ただし、真の和Ｚは、式［１５］で求められる。

【０１６６】図２０の回路は、このような動作により、
加算器９ｄの和出力が、データ形式によって定まる正負
の最大値の１／２を超えたことを検出する。なお、図の
破線で囲んだ部分１９は、図５の１８と置き換えても等
価である。

【０１６７】図４の実施形態では、レジスタ７ａ，７ｄ
の入力信号をオーバーフロー検出器１４に入力してオー
バーフロー検出を行わせると共に、クリップ回路１０と
の組合せにより、すベての係数器に入力されるデータ
が、正負の最大値の１／２以下にクリップされるので、
係数の絶対値が２よりも小さければ、係数器内部での乗
算によるオーバーフローは生じない。しかも、加算器９
ｅを挿入して丸め回路を付加することにより、演算結果
を四捨五入することができ、その分、フィルター機能の
精度を向上させることができる。

【０１６８】以上４つの実施形態では、直列演算による
バイカッドを示したが、並列演算による方式でも、同様
の構成でオーバーフローが検出でき、クリップ回路を並
列型にすることで、オーバーフロー振動も防止すること
ができる。また、クリップする値は、正負の最大値また
はその１／２に限定されるものではなく、図３０から３
３のタイミング図に示した制御信号ｎのタイミングを変
えることで、正負の最大値の２のべき乗分の１、即ち１
／４、１／８などに設定できる。

【０１６９】尚、本発明は上記実施形態に限定されるこ
となく、その要旨を逸脱しない範囲において、具体的な
構成、機能、作用、効果において、他の種々の形態によ
っても実施することができる。

【０１７０】

【発明の効果】以上詳細に説明したように、本発明のデ
ィジタルフィルタによれば、２ビット以上の複数ビット
に亙るオーバーフローを検出できると共に、オーバーフ
ロー振動の発生を完全に防止することができる。それ
故、本例のディジタルバイカッドフィルタを電話の音声
系に使用することにより、ノイズの無い、聞きやすい音
声を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す図である。

【図２】本発明の第２の実施形態を示す図である。

【図３】本発明の第３の実施形態を示す図である。

【図４】本発明の第４の実施形態を示す図である。

【図５】本発明の実施形態で用いられるオーバーフロー
検出器を示す図である。

【図６】本発明の実施形態で用いられる別のオーバーフ
ロー検出器を示す図である。

【図７】本発明の実施形態で用いられる別のオーバーフ
ロー検出器を示す図である。

【図８】本発明の実施形態で用いられる別のオーバーフ
ロー検出器を示す図である。

【図９】本発明の実施形態で用いられる別のオーバーフ
ロー検出器を示す図である。

【図１０】本発明の実施形態で用いられる別のオーバー
フロー検出器を示す図である。

【図１１】本発明の実施形態で用いられる別のオーバー
フロー検出器を示す図である。

【図１２】本発明の実施形態で用いられる別のオーバー
フロー検出器を示す図である。

【図１３】本発明の実施形態で用いられる別のオーバー
フロー検出器を示す図である。

【図１４】本発明の実施形態で用いられる別のオーバー
フロー検出器を示す図である。

【図１５】本発明の実施形態で用いられる別のオーバー
フロー検出器を示す図である。

【図１６】本発明の実施形態で用いられる別のオーバー
フロー検出器を示す図である。

【図１７】本発明の実施形態で用いられる別のオーバー
フロー検出器を示す図である。

【図１８】本発明の実施形態で用いられる別のオーバー
フロー検出器を示す図である。

【図１９】本発明の実施形態で用いられる別のオーバー
フロー検出器を示す図である。

【図２０】本発明の実施形態で用いられる別のオーバー
フロー検出器を示す図である。

【図２１】本発明の実施形態で用いられるクリップ回路
を示す図である。

【図２２】本発明の実施形態で用いられる係数器を示す
図である。

【図２３】本発明の実施形態で用いられる加算器を示す
図である。

【図２４】本発明の実施形態で用いられるシフトレジス
タを示す図である。

【図２５】本発明の実施形態で用いられる１ビットレジ
スタを示す図である。

【図２６】従来のディジタルフィルタで用いられるセレ
クタを示す図である。

【図２７】本発明の実施形態で用いられる全加算器を示
す図である。

【図２８】本発明の実施形態で用いられる半加算器を示
す図である。

【図２９】従来のディジタルフィルタの構成例を示した
図である。

【図３０】第１の実施形態の信号タイミングを示す図で
ある。

【図３１】第２の実施形態の信号タイミングを示す図で
ある。

【図３２】第３の実施形態の信号タイミングを示す図で
ある。

【図３３】第４の実施形態の信号タイミングを示す図で
ある。

【図３４】一般的なオーバーフロー振動を示す図であ
る。

【図３５】図２９に示した回路におけるオーバーフロー
振動を示す図である。

【図３６】本発明の実施形態のディジタルフィルタにお
けるオーバーフロー波形を示す図である。

【図３７】第１の実施形態における単純和Ｓ、真の和Ｚ
と、オーバーフローの関係を示す表図である。

【図３８】第１の実施形態における単純和Ｓ′、真の和
Ｚと、オーバーフローの関係を示す表図である。

【図３９】図８における冗長２進信号Ｐ２，Ｐ１Ｂ，Ｐ
１Ａ，Ｐ０とオーバーフローとの関係を示す図である。

【図４０】図９における冗長２進信号Ｐ２′，Ｐ１
Ｂ′，Ｐ１Ａ′，Ｐ０′とオーバーフローとの関係を示
す図である。

【符号の説明】

１ａ、１ｄ、７ｄ、２５１ビットレジスタ１ｂ、１ｃ、１ｅ、１ｆ、７ａ、７ｂ、７ｃシフトレ
ジスタ２、８ａ、８ｂ、８ｃ、８ｄ、８ｅ係数器３、９ａ、９ｂ、９ｃ、９ｄ、９ｅ加算器４エクスクルーシブノアゲート（一致回路）５セレクタ６、２３アンドゲート１０クリップ回路１１、１２、１３、１４オーバーフロー検出器１５、２１オアゲート１６インバータ１７全加算器１８１９と等価な回路部分１９１８と等価な回路部分２０半加算器２２ノアゲート２４エクスクルーシブオアゲート（排他的論理和）２６ナンドゲート２７クロックドインバータ

Claims

【特許請求の範囲】

【請求項１】ディジタルフィルタにおいて、演算に際して定められたビット長を超えたデータが発生
するオーバーフローを全てのビットに亙って検出するオ
ーバーフロー検出手段と、前記オーバーフロー検出手段により正のオーバーフロー
が検出された場合は出力値を正の最大値に固定し、負の
オーバーフローが検出された場合は出力値を負の絶対値
の最大値に固定するクリップ手段と、を具備することを特徴とするディジタルフィルタ。
【請求項２】前記オーバーフロー検出手段によるオー
バーフローの検出レベルを１ビット下げることを特徴と
する請求項１記載のディジタルフィルタ。
【請求項３】前記出力値を四捨五入する丸め手段を具
備することを特徴とする請求項１又は２記載のディジタ
ルフィルタ。
【請求項４】互いに縦続接続が可能なディジタル回路
であって、少なくとも１つの前向係数器と、少なくとも１つの後向係数器と、前記後向係数器の出力と入力信号とを加算する加算手段
と、前記加算手段の出力を記憶する記憶手段と、前記後向係数器の出力と前段の前向係数器の出力とこれ
らの出力を加算する全ての加算器のキャリー（桁上げ）
出力とが入力されるオーバーフロー（桁あふれ）検出手
段と、前記記憶手段の出力に接続されたクリップ手段とを具備
し、前記クリップ手段は前記オーバーフロー検出手段の出力
にしたがって入力された前記記憶手段の出力を正または
負の一定値にクリップして出力することを特徴とするデ
ィジタルフィルタ。
【請求項５】互いに縦続接続が可能なディジタル回路
であって、少なくとも１つの前向係数器と、少なくとも１つの後向係数器と、前記後向係数器の出力と入力信号とを加算する加算手段
と、前記加算手段の出力を記憶する第１の記憶手段と、前記後向係数器の出力と前段の前向係数器の出力とこれ
らの出力を加算する全ての加算器のキャリー（桁上げ）
出力と前記第１の記憶手段の出力が入力されるオーバー
フロー（桁あふれ）検出手段と、前記第１の記憶手段の
出力を記憶する第２の記憶手段の出力に接続されたクリ
ップ手段とを具備し、前記クリップ手段は前記オーバーフロー検出手段の出力
にしたがって入力された前記記憶手段の出力を正または
負の一定値にクリップして出力することを特徴とするデ
ィジタルフィルタ。
【請求項６】前記オーバーフロー検出手段は、係数器
出力を論理反転する論理反転手段と、前記論理反転手段の出力とキャリー出力の全部を加算す
る加算手段と、前記加算手段の出力をデコード（符号化）するデコード
手段とから構成されることを特徴とする請求項４に記載
のディジタルフィルタ。
【請求項７】前記オーバーフロー検出手段は、係数器
出力を論理反転する論理反転手段と、前記論理反転手段の出力とキャリー出力の全部を加算す
る加算手段と、前記加算手段の出力と前記第１の記憶手段の出力とをデ
コード（符号化）するデコード手段とから構成されるこ
とを特徴とする請求項５に記載のディジタルフィルタ。
【請求項８】前記オーバーフロー検出手段は、キャリ
ー出力を論理反転する論理反転手段と、前記論理反転手段の出力と係数器出力の全部を加算する
加算手段と、前記加算手段の出力をデコード（符号化）するデコード
手段とから構成されることを特徴とする請求項４に記載
のディジタルフィルタ。
【請求項９】前記オーバーフロー検出手段は、キャリ
ー出力を論理反転する論理反転手段と、前記論理反転手段の出力と係数器出力の全部を加算する
加算手段と、前記加算手段の出力と前記第１の記憶手段の出力とをデ
コード（符号化）するデコード手段とから構成されるこ
とを特徴とする請求項５に記載のディジタルフィルタ。
【請求項１０】入力データが第１の入力端子に入力さ
れる第１の加算器と、前記加算器の出力が入力される
第１のシフトレジスタと、前記シフトレジスタの出力が入力されるクリップ回路
と、前記クリップ回路の出力が入力される第２のシフトレジ
スタと、前記第２のシフトレジスタの出力が入力される第３のシ
フトレジスタと、前記クリップ回路の出力が入力される第１の係数器と、前記第２のシフトレジスタの出力が入力される第２の係
数器と、前記クリップ回路の出力が入力される第３の係数器と、前記第２のシフトレジスタの出力が入力される第４の係
数器と、前記第３のシフトレジスタの出力が入力される第５の係
数器と、前記第１、第２の係数器の出力が入力され、その和出力
が前記第１の加算器の第２の入力端子に入力される第２
の加算器と、前記第４、第５の係数器の出力が入力される第３の加算
器と、前記第３の加算器の出力と前記第３の係数器の出力が入
力され、その和出力端子から出力データが出力される第
４の加算器と、前記第１、第２の係数器出力および第１、第２の加算器
のキャリー出力と前段を構成する第３、第４、第５の係
数器出力および第３、第４の加算器のキャリー出力とが
入力されるオーバーフロー検出器とを具備し、前記クリップ回路は前記オーバーフロー検出器の出力に
したがって入力された前記第１のシフトレジスタの出力
を正または負の一定値に固定して出力することを特徴と
する請求項４に記載のディジタルフィルタ。
【請求項１１】入力データが第１の入力端子に入力さ
れる第１の加算器と、前記加算器の出力が入力される
第１のシフトレジスタと、前記シフトレジスタの出力が入力されるクリップ回路
と、前記クリップ回路の出力が入力される第２のシフトレジ
スタと、前記第２のシフトレジスタの出力が入力される第３のシ
フトレジスタと、前記クリップ回路の出力が入力される第１の係数器と、前記第２のシフトレジスタの出力が入力される第２の係
数器と、前記クリップ回路の出力が入力される第３の係数器と、前記第２のシフトレジスタの出力が入力される第４の係
数器と、前記第３のシフトレジスタの出力が入力される第５の係
数器と、前記第１、第２の係数器の出力が入力される第２の加算
器と、前記第４、第５の係数器の出力が入力される第３の加算
器と、前記第３の加算器の出力と前記第３の係数器の出力が入
力され、その和出力端子から出力データが出力される第
４の加算器と、前記第２の加算器の出力と制御信号が入力され、その和
出力が前記第１の加算器の第２の入力端子に入力される
第５の加算器と、前記第１、第２の係数器出力および第１、第２、第５の
加算器のキャリー出力と前段を構成する第３、第４、第
５の係数器出力および第３、第４の加算器のキャリー出
力とが入力されるオーバーフロー検出器とを具備し、前記クリップ回路は前記オーバーフロー検出器の出力に
したがって入力された前記第１のシフトレジスタの出力
を正または負の一定値に固定して出力することを特徴と
する請求項４に記載のディジタルフィルタ。
【請求項１２】入力データが第１の入力端子に入力さ
れる第１の加算器と、前記加算器の出力が入力される
第１のシフトレジスタと、前記シフトレジスタの出力が入力されるクリップ回路
と、前記クリップ回路の出力が入力される第２のシフトレジ
スタと、前記第２のシフトレジスタの出力が入力される第３のシ
フトレジスタと、前記クリップ回路の出力が入力される第１の係数器と、前記第２のシフトレジスタの出力が入力される第２の係
数器と、前記クリップ回路の出力が入力される第３の係数器と、前記第２のシフトレジスタの出力が入力される第４の係
数器と、前記第３のシフトレジスタの出力が入力される第５の係
数器と、前記第１、第２の係数器の出力が入力され、その和出力
が前記第１の加算器の第２の入力端子に入力される第２
の加算器と、前記第４、第５の係数器の出力が入力される第３の加算
器と、前記第３の加算器の出力と前記第３の係数器の出力が入
力されその和の出力端子から出力データが出力される第
４の加算器と、前記第１、第２の係数器出力および第１第２の加算器の
キャリー出力と前段を構成する第３、第４、第５の係数
器出力および第３、第４の加算器のキャリー出力と前記
入力データと前記第１のシフトレジスタの中間タップ出
力が入力されるオーバーフロー検出器とを具備し、前記クリップ回路は前記オーバーフロー検出器の出力に
したがって入力された前記第１のシフトレジスタの出力
を正または負の一定値に固定して出力することを特徴と
する請求項５に記載のディジタルフィルタ。
【請求項１３】入力データが第１の入力端子に入力さ
れる第１の加算器と、前記加算器の出力が入力される
第１のシフトレジスタと、前記シフトレジスタの出力が入力されるクリップ回路
と、前記クリップ回路の出力が入力される第２のシフトレジ
スタと、前記第２のシフトレジスタの出力が入力される第３のシ
フトレジスタと、前記クリップ回路の出力が入力される第１の係数器と、前記第２のシフトレジスタの出力が入力される第２の係
数器と、前記クリップ回路の出力が入力される第３の係数器と、前記第２のシフトレジスタの出力が入力される第４の係
数器と、前記第３のシフトレジスタの出力が入力される第５の係
数器と、前記第１、第２の係数器の出力が入力される第２の加算
器と、前記第４、第５の係数器の出力が入力される第３の加算
器と、前記第３の加算器の出力と前記第３の係数器の出力が入
力され、その和出力端子から出力データが出力される第
４の加算器と、前記第２の加算器の出力と制御信号が入力され、その和
出力が前記第１の加算器の第２の入力端子に入力される
第５の加算器と、前記第１、第２の係数器出力および第１、第２、第５の
加算器のキャリー出力と前段を構成する第３、第４、第
５の係数器出力および第３、第４の加算器のキャリー出
力と前記入力データと前記第１のシフトレジスタの中間
タップ出力が入力されるオーバーフロー検出器とを具備
し、前記クリップ回路は前記オーバーフロー検出器の出力に
したがって入力された前記第１のシフトレジスタの出力
を正または負の一定値に固定して出力することを特徴と
する請求項５に記載のディジタルフィルタ。
【請求項１４】前記クリップ回路は、データ入力端子
と、データ出力端子と、オーバーフロー検出器の出力が入力される第１、第２の
オーバーフロー検出信号入力端子と、タイミング信号が入力される第１、第２の制御信号入力
端子と、出力信号を記憶する第１の記憶手段と、内部信号を記憶する第２の記憶手段とを具備し、前記第１制御信号入力端子に入力されるタイミング信号
がハイレベル（またはローレベル）の期間に前記第１、
第２のオーバーフロー検出信号入力端子に入力されるオ
ーバーフロー検出信号がオーバーフローしていないこと
を表すときにはデータ入力端子に入力された信号を、正
のオーバーフローを表すときには０を、負のオーバーフ
ローを表すときには１を前記第１の記憶手段にセット
し、前記第１制御信号入力端子に入力されるタイミング
信号がハイレベル（またはローレベル）の期間に前記オ
ーバーフロー検出信号がオーバーフローしていないこと
を表すときには０を、正または負のオーバーフローを表
すときには１を前記第２の記億手段にセットし、前記第
２制御信号入力端子に入力されるタイミング信号がハイ
レベル（またはローレベル）の期間に前記第２の記憶手
段の内容が１の場合には前記第１の記億手段にそれまで
記憶していた値を論理反転してセットすることを特徴と
する請求項４乃至５に記載のディジタルフィルタ。
【請求項１５】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第５の符号入力端子に入力がそれぞれ接続
された第１から第５のインバータと、前記第１から第４のキャリー入力端子および前記第１か
ら第５のインバータの出力に入力がそれぞれ接続された
第１から第３の全加算器と、前記第１から第３の全加算器の和出力が入力される第４
の全加算器と、前記第１から第３の全加算器のキャリー出力が入力され
る第５の全加算器と、前記第４の全加算器の出力と前記第５の全加算器の和出
力が入力される第６の全加算器と、前記第６の全加算器の出力と前記第５の全加算器のキャ
リー出力が入力される第７の全加算器と、前記第４の全加算器の和出力（／Ｚ０）と前記第６の全
加算器の和出力（／Ｚ１）と前記第７の全加算器の和出
力（Ｚ２）およびキャリー出力（／Ｚ３）とから論理式
ｕ＝／Ｚ３∩（Ｚ２∪Ｚ１∪Ｚ０）とｖ＝Ｚ３∩（／Ｚ
２∪／Ｚ１∪／Ｚ０）とにしたがってオーバーフロー検
出信号を生成してそれぞれを前記第１、第２のオーバー
フロー検出信号出力端子から出力するデコーダとを具備
することを特徴とする請求項４に記載のディジタルフィ
ルタ。
【請求項１６】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１、第２の符号入力端子に入力がそれぞれ接続さ
れた第１、第２のインバータと、前記第１から第４のキャリー入力端子および前記第１、
第２のインバータの出力に入力がそれぞれ接続された第
１、第２の全加算器と、前記第３から第５の符号入力端子に入力が接続された第
３の全加算器と、前記第３の全加算器の和出力に入力が接続された第３の
インバータと、前記第３の全加算器のキャリー出力に入力が接続された
第４のインバータと、前記第１、第２の全加算器の和出力と第３のインバータ
の出力が入力される第４の全加算器と、前記第１、第２の全加算器のキャリー出力と第４のイン
バータの出力が入力される第５の全加算器と、前記第４の全加算器の出力と前記第５の全加算器の和出
力が入力される第６の全加算器と、前記第６の全加算器の出力と前記第５の全加算器のキャ
リー出力が入力される第７の全加算器と、前記第４の全加算器の和出力（／Ｚ０）と前記第６の全
加算器の和出力（／Ｚ１）と前記第７の全加算器の和出
力（Ｚ２）およびキャリー出力（／Ｚ３）とから論理式
ｕ＝／Ｚ３∩（Ｚ２∪Ｚ１∪Ｚ０）とｖ＝Ｚ３∩（／Ｚ
２∪／Ｚ１∪／Ｚ０）とにしたがってオーバーフロー検
出信号を生成してそれぞれを前記第１、第２のオーバー
フロー検出信号出力端子から出力するデコーダとを具備
することを特徴とする請求項４に記載のディジタルフィ
ルタ。
【請求項１７】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第４のキャリー入力端子に入力がそれぞれ
接続された第１から第４のインバータと、前記第１から第５の符号入力端子および前記第１から第
４のインバータの出力に入力がそれぞれ接続された第１
から第３の全加算器と、前記第１から第３の全加算器の和出力が入力される第４
の全加算器と、前記第１から第３の全加算器のキャリー出力が入力され
る第５の全加算器と、前記第４の全加算器のキャリー出力と前記第５の全加算
器の和出力が入力される第１の半加算器と、前記第１の半加算器のキャリー出力と前記第５の全加算
器のキャリー出力が入力される第２の半加算器と、数値４（二進数０１００）から前記第４の全加算の和出
力（Ｓ０）と第１の半加算器の和出力（Ｓ１）と第２の
半加算器の和出力（Ｓ２）およびキャリー出力（Ｓ３）
をそれぞれ第０から第３ビットとする二進数を引き算し
て４ビットの減算結果（Ｚ３、Ｚ２、Ｚ１、Ｚ０）を出
力する減算手段と、前記減算手段の出力から論理式ｕ＝／Ｚ３∩（Ｚ２∪Ｚ
１∪Ｚ０）とｖ＝Ｚ３∩（／Ｚ２∪／Ｚ１∪／Ｚ０）と
にしたがってオーバーフロー検出信号を生成してそれぞ
れを前記第１、第２のオーバーフロー検出信号出力端子
から出力するデコーダとを具備することを特徴とする請
求項４に記載のディジタルフィルタ。
【請求項１８】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第４のキャリー入力端子に入力が接続された第１の
インバータと、前記第１から第３のキャリー入力端子に入力が接続され
た第１の全加算器と、前記第１から第５の符号入力端子
および前記第４のインバータの出力に入力がそれぞれ接
続された第２、第３の全加算器と、前記第１の全加算器の和出力に入力が接続された第２の
インバータと、前記第１の全加算器のキャリー出力に入力が接続された
第３のインバータと、前記第２のインバータの出力および前記第２、第３の全
加算器の和出力が入力される第４の全加算器と、前記第３のインバータの出力および前記第２、第３の全
加算器のキャリー出力が入力される第５の全加算器と、前記第４の全加算器のキャリー出力と前記第５の全加算
器の和出力が入力される第１の半加算器と、前記第１の半加算器のキャリー出力と前記第５の全加算
器のキャリー出力が入力される第２の半加算器と、数値４（二進数０１００）から前記第４の全加算の和出
力（Ｓ０）と第１の半加算器の和出力（Ｓ１）と第２の
半加算器の和出力（Ｓ２）およびキャリー出力（Ｓ３）
をそれぞれ第０から第３ビットとする二進数を引き算し
て４ビットの減算結果（Ｚ３、Ｚ２、Ｚ１、Ｚ０）を出
力する減算手段と、前記減算手段の出力から論理式ｕ＝／Ｚ３∩（Ｚ２∪Ｚ
１∪Ｚ０）とｖ＝Ｚ３∩（／Ｚ２∪／Ｚ１∪／Ｚ０）と
にしたがってオーバーフロー検出信号を生成してそれぞ
れを前記第１、第２のオーバーフロー検出信号出力端子
から出力するデコーダとを具備することを特徴とする請
求項４に記載のディジタルフィルタ。
【請求項１９】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第５の符号入力端子に入力がそれぞれ接続
された第１から第５のインバータと、前記第１から第４のキャリー入力端子および前記第１か
ら５のインバータの出力に入力がそれぞれ接続された第
１から第３の全加算器と、前記第１から第３の全加算器の和出力が入力される第４
の全加算器と、前記第１から第３の全加算器のキャリー出力が入力され
る第５の全加算器と、前記第４の全加算器のキャリー出力と前記第５の全加算
器の和出力が入力される第１の半加算器と、前記第１の半加算器のキャリー出力と前記第５の全加算
器のキャリー出力が入力される第２の半加算器と、前記第１の半加算器の和出力（Ｓ１）と前記第２の半加
算器の和出力（Ｓ２）およびキャリー出力（Ｓ３）とか
ら論理式ｕ＝Ｓ３∪（Ｓ２∩Ｓ１）とｖ＝／Ｓ３∩／Ｓ
２とにしたがってオーバーフロー検出信号を生成してそ
れぞれを前記第１、第２のオーバーフロー検出信号出力
端子から出力するデコーダとを具備することを特徴とす
る請求項４に記載のディジタルフィルタ。
【請求項２０】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１、第２の符号入力端子に入力がそれぞれ接続さ
れた第１、第２のインバータと、前記第１から第４のキャリー入力端子および前記第１、
第２のインバータの出力に入力がそれぞれ接続された第
１、第２の全加算器と、前記第３から第５の符号入力端子に入力が接続された第
３の全加算器と、前記第３の全加算器の和出力に入力が接続された第３の
インバータと、前記第３の全加算器のキャリー出力に入力が接続された
第４のインバータと、前記第１、第２の全加算器の和出力と第３のインバータ
の出力が入力される第４の全加算器と、前記第１、第２の全加算器のキャリー出力と第４のイン
バータの出力が入力される第５の全加算器と、前記第４の全加算器のキャリー出力と前記第５の全加算
器の和出力が入力される第１の半加算器と、前記第１の半加算器のキャリー出力と前記第５の全加算
器のキャリー出力が入力される第２の半加算器と、前記第１の半加算器の和出力（Ｓ１）と前記第２の半加
算器の和出力（Ｓ２）およびキャリー出力（Ｓ３）とか
ら論理式ｕ＝Ｓ３∪（Ｓ２∩Ｓ１）とｖ＝／Ｓ３∩／Ｓ
２とにしたがってオーバーフロー検出信号を生成してそ
れぞれを前記第１、第２のオーバーフロー検出信号出力
端子から出力するデコーダとを具備することを特徴とす
る請求項４に記載のディジタルフィルタ。
【請求項２１】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第４のキャリー入力端子に入力がそれぞれ
接続された第１から第４のインバータと、前記第１から第５の符号入力端子および前記第１から第
４のインバータの出力に入力がそれぞれ接続された第１
から第３の全加算器と、前記第１から第３の全加算器の和出力が入力される第４
の全加算器と、前記第１から第３の全加算器のキャリー出力が入力され
る第５の全加算器と、前記第４の全加算器のキャリー出力と前記第５の全加算
器の和出力が入力される第１の半加算器と、前記第１の半加算器のキャリー出力と前記第５の全加算
器のキャリー出力が入力される第２の半加算器と、前記第１の半加算器の和出力（Ｓ１）と前記第２の半加
算器の和出力（Ｓ２）およびキャリー出力（Ｓ３）とか
ら論理式ｕ＝／Ｓ３∩／Ｓ２とｖ＝Ｓ３∪（Ｓ２∩Ｓ
１）とにしたがってオーバーフロー検出信号を生成して
それぞれを前記第１、第２のオーバーフロー検出信号出
力端子から出力するデコーダとを具備することを特徴と
する請求項４に記載のディジタルフィルタ。
【請求項２２】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第４のキャリー入力端子に入力が接続された第１の
インバータと、前記１から第３のキャリー入力端子に入力が接続された
第１の全加算器と、前記第１から第５の符号入力端子および前記第１のイン
バータの出力に入力がそれぞれ接続された第２、第３の
全加算器と、前記第１の全加算器の和出力に入力が接続された第２の
インバータと、前記第１の全加算器のキャリー出力に入力が接続された
第３のインバータと、前記第２のインバータの出力および前記第２、第３の全
加算器の和出力が入力される第４の全加算器と、前記第３のインバータの出力および前記第２、第３の全
加算器のキャリー出力が入力される第５の全加算器と、前記第４の全加算器のキャリー出力と前記第５の全加算
器の和出力が入力される第１の半加算器と、前記第１の半加算器のキャリー出力と前記第５の全加算
器のキャリー出力が入力される第２の半加算器と、前記第１の半加算器の和出力（Ｓ１）と前記第２の半加
算器の和出力（Ｓ２）およびキャリー出力（Ｓ３）とか
ら論理式ｕ＝／Ｓ３∩／Ｓ２とｖ＝Ｓ３∪（Ｓ２∩Ｓ
１）とにしたがってオーバーフロー検出信号を生成して
それぞれを前記第１、第２のオーバーフロー検出信号出
力端子から出力するデコーダとを具備することを特徴と
する請求項４に記載のディジタルフィルタ。
【請求項２３】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第５の符号入力端子に入力がそれぞれ接続
された第１から第５のインバータと、前記第１から第４のキャリー入力端子および前記第１か
ら第５のインバータの出力に入力がそれぞれ接続された
第１から第３の全加算器と、前記第１から第３の全加算器の和出力が入力される第４
の全加算器と、前記第１から第３の全加算器のキャリー出力が入力され
る第５の全加算器と、前記第４の全加算器のキャリー出力（Ｐ１Ａ）と前記第
５の全加算器の和出力（Ｐ１Ｂ）およびキャリー出力
（Ｐ２）とから論理式ｕ＝Ｐ２∩（Ｐ１Ａ∪Ｐ１Ｂ）と
ｖ＝／Ｐ２∩（／Ｐ１Ａ∪／Ｐ１Ｂ）とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第１、
第２のオーバーフロー検出信号出力端子から出力するデ
コーダとを具備することを特徴とする請求項４に記載の
ディジタルフィルタ。
【請求項２４】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と第１、第２のオーバーフ
ロー検出信号出力端子と前記第１、第２の符号入力端子
に入力がそれぞれ接続された第１、第２のインバータ
と、前記第１から第４のキャリー入力端子および前記第１、
第２のインバータの出力に入力がそれぞれ接続された第
１、第２の全加算器と、前記第３から第５の符号入力端子に入力が接続された第
３の全加算器と、前記第３の全加算器の和出力に入力が接続された第３の
インバータと、前記第３の全加算器のキャリー出力に入力が接続された
第４のインバータと、前記第１、第２の全加算器の和出力と第３のインバータ
の出力が入力される第４の全加算器と、前記第１、第２の全加算器のキャリー出力と第４のイン
バータの出力が入力される第５の全加算器と、前記第４の全加算器のキャリー出力（Ｐ１Ａ）と前記第
５の全加算器の和出力（Ｐ１Ｂ）およびキャリー出力
（Ｐ２）とから論理式ｕ＝Ｐ２∩（Ｐ１Ａ∪Ｐ１Ｂ）と
ｖ＝／Ｐ２∩（／Ｐ１Ａ∪／Ｐ１Ｂ）とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第１、
第２のオーバーフロー検出信号出力端子から出力するデ
コーダとを具備することを特徴とする請求項４に記載の
ディジタルフィルタ。
【請求項２５】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第４のキャリー入力端子に入力がそれぞれ
接続された第１から第４のインバータと、前記第１から第５の符号入力端子および前記第１から第
４のインバータの出力に入力がそれぞれ接続された第１
から第３の全加算器と、前記第１から第３の全加算器の和出力が入力される第４
の全加算器と、前記第１から第３の全加算器のキャリー出力が入力され
る第５の全加算器と、前記第４の全加算器のキャリー出力（Ｐ１Ａ）と前記第
５の全加算器の和出力（Ｐ１Ｂ）およびキャリー出力
（Ｐ２）とから論理式ｕ＝／Ｐ２∩（／Ｐ１Ａ∪／Ｐ１
Ｂ）とｖ＝Ｐ２∩（Ｐ１Ａ∪Ｐ１Ｂ）とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第１第
２のオーバーフロー検出信号出力端子から出力するデコ
ーダとを具備することを特徴とする請求項４に記載のデ
ィジタルフィルタ。
【請求項２６】オーバーフロー検出器は，第１から第
４のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第４のキャリー入力端子に入力が接続された第１の
インバータと、前記第１から第３のキャリー入力端子に入力が接続され
た第１の全加算器と、前記第１から第５の符号入力端子および前記第１のイン
バータの出力に入力がそれぞれ接続された第２、第３の
全加算器と、前記第１の全加算器の和出力に入力が接続された第２の
インバータと、前記第１の全加算器のキャリー出力に入力が接続された
第３のインバータと、前記第２のインバータの出力および前記第２、第３の全
加算器の和出力が入力される第４の全加算器と、前記第３のインバータの出力および前記第２、第３の全
加算器のキャリー出力が入力される第５の全加算器と、前記第４の全加算器のキャリー出力（Ｐ１Ａ）と前記第
５の全加算器の和出力（Ｐ１Ｂ）およびキャリー出力
（Ｐ２）とから論理式ｕ＝／Ｐ２∩（／Ｐ１Ａ∪／Ｐ１
Ｂ）とｖ＝Ｐ２∩（Ｐ１Ａ∪Ｐ１Ｂ）とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第１、
第２のオーバーフロー検出信号出力端子から出力するデ
コーダとを具備することを特徴とする請求項４に記載の
ディジタルフィルタ。
【請求項２７】オーバーフロー検出器は、第１、第２
のキャリー入力端子と、第１から第３の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第３の符号入力端子に入力がそれぞれ接続
された第１から第３のインバータと、前記第１、第２のキャリー入力端子および前記第１から
第３のインバータの出力に入力がそれぞれ接続された半
加算器および第１の全加算器と、前記半加算器の和出力と前記第１の全加算器の和出力と
が入力されるアンドゲートと、前記アンドゲートの出力と前記半加算器のキャリー出力
と前記第１の全加算器のキャリー出力とが入力されその
キャリー出力が前記第１のオーバーフロー検出信号出力
端子に接続される第２の全加算器と、前記第２の全加算器の和およびキャリー出力とが入力さ
れその出力が前記第２のオーバーフロー検出信号出力端
子に接続されるノアゲートとを具備することを特徴とす
る請求項４に記載のディジタルフィルタ。
【請求項２８】オーバーフロー検出器は、第１、第２
のキャリー入力端子と、第１から第３の符号入力端子と、前記第１、第２のオーバーフロー検出信号出力端子と、前記第１、第２のキャリー入力端子に入力がそれぞれ接
続された半加算器と、前記第１から第３の符号入力端子に入力がそれぞれ接続
された第１の全加算器と、前記第１の全加算器の和出力に入力が接続された第１の
インバータと、前記第１の全加算器のキャリー出力に入力が接続された
第２のインバータと、前記半加算器の和出力と前記第１のインバータの出力と
が入力されるアンドゲートと、前記アンドゲートの出力と前記半加算器のキャリー出力
と前記第２のインバータの出力とが入力されそのキャリ
ー出力が前記第１のオーバーフロー検出信号出力端子に
接続される第２の全加算器と、前記第２の全加算器の和およびキャリー出力とが入力さ
れその出力が前記第２のオーバーフロー検出信号出力端
子に接続されるノアゲートとを具備することを特徴とす
る請求項４に記載のディジタルフィルタ。
【請求項２９】オーバーフロー検出器は、第１、第２
のキャリー入力端子と、第１から第３の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１、第２のキャリー入力端子に入力がそれぞれ接
続された第１、第２のインバータと、前記第１、第２のインバータの出力および前記第１から
第３の符号入力端子に入力がそれぞれ接続された半加算
器および第１の全加算器と、前記半加算器の和出力と前記第１の全加算器の和出力と
が入力されるアンドゲートと、前記アンドゲートの出力と前記半加算器のキャリー出力
と前記第１の全加算器のキャリー出力とが入力されその
キャリー出力が前記第２のオーバーフロー検出信号出力
端子に接続される第２の全加算器と、前記第２の全加算器の和およびキャリー出力とが入力さ
れその出力が前記第１のオーバーフロー検出信号出力端
子に接続されるノアゲートとを具備することを特徴とす
る請求項４に記載のディジタルフィルタ。
【請求項３０】オーバーフロー検出器は、第１から第
３のキャリー入力端子と、第１から第４の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第４の符号入力端子に入力がそれぞれ接続
された第１から第４のインバータと、前記第１から第３のキャリー入力端子および前記第１か
ら４のインバータの出力のうち６つの端子に入力がそれ
ぞれ接続された第１、第２の全加算器と、前記第１から第３のキャリー入力端子および前記第１か
ら第４のインバータの出力のうち前記第１、第２の全加
算器のどちらにも接続されていない１つの端子と、前記
第１、第２の全加算器の和出力とに入力が接続される第
３の全加算器と、前記第１、第２、第３の全加算器の
キャリー出力が入力される第４の全加算器と、前記第３の全加算器の和出力（Ｓ０）と前記第４の全加
算器の和出力（Ｓ１）およびキャリー出力（Ｓ２）とか
ら論理式ｕ＝Ｓ２∩（Ｓ１∪Ｓ０）とｖ＝／Ｓ２∩（／
Ｓ１∪／Ｓ０）とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第１、第２のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする請求項４に記載のディジタルフィルタ。
【請求項３１】オーバーフロー検出器は、第１から第
３のキャリー入力端子と、第１から第４の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１の符号入力端子に入力が接続された第１のイン
バータと、前記第１から第３のキャリー入力端子に入力がそれぞれ
接続された第１の全加算器と、前記第２から第４の符号入力端子に入力がそれぞれ接続
された第２の全加算器と、前記第２の全加算器の和出力に入力が接続された第２の
インバータと、前記第２の全加算器のキャリー出力に入力が接続された
第３のインバータと、前記第１の全加算器の和出力と前記第１、第２のインバ
ータの出力が入力される第３の全加算器と、前記第１ないし第３の全加算器のキャリー出力と前記第
３のインバータの出力が入力される第４の全加算器と、前記第３の全加算器の和出力（Ｓ０）と前記第４の全加
算器の和出力（Ｓ１）およびキャリー出力（Ｓ２）とか
ら論理式ｕ＝Ｓ２∩（Ｓ１∪Ｓ０）とｖ＝／Ｓ２∩（／
Ｓ１∪／Ｓ０）とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第１、第２のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする請求項４に記載のディジタルフィルタ。
【請求項３２】オーバーフロー検出器は、第１から第
３のキャリー入力端子と、第１から第４の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第３のキャリー入力端子に入力がそれぞれ
接続された第１から第３のインバータと、前記第１から第３のインバータの出力および前記第１か
ら第４の符号入力端子のうち６つの端子に入力がそれぞ
れ接続された第１、第２の全加算器と、前記第１から第３のインバータの出力および前記第１か
ら第４の符号入力端子のうち前記第１、第２の全加算器
のどちらにも接続されていない１つの端子と前記第１、
第２の全加算器の和出力とに入力が接続される第３の全
加算器と、前記第１、第２、第３の全加算器のキャリー出力が入力
される第４の全加算器と、前記第３の全加算器の和出力（Ｓ０）と前記第４の全加
算器の和出力（Ｓ１）およびキャリー出力（Ｓ２）とか
ら論理式ｕ＝／Ｓ２∩（／Ｓ１∪／Ｓ０）とｖ＝Ｓ２∩
（Ｓ１∪Ｓ０）とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第１、第２のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする請求項４に記載のディジタルフィルタ。
【請求項３３】オーバーフロー検出器は、第１から第
３のキャリー入力端子と、第１から第４の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第３のキャリー入力端子に入力がそれぞれ
接続された第１の全加算器と、前記第２から第４の符号入力端子に入力がそれぞれ接続
された第２の全加算器と、前記第１の全加算器の和出力に入力が接続された第１の
インバータと、前記第１の全加算器のキャリー出力に入力が接続された
第２のインバータと、前記第２の全加算器の和出力と前記第１の符号入力端子
と前記第１のインバータの出力が入力に接続される第３
の全加算器と、前記第２、第３の全加算器のキャリー出力と前記第２の
インバータの出力が入力される第４の全加算器と、前記第３の全加算器の和出力（Ｓ０）と前記第４の全加
算器の和出力（Ｓ１）およびキャリー出力（Ｓ２）とか
ら論理式ｕ＝／Ｓ２∩（／Ｓ１∪／Ｓ０）とｖ＝Ｓ２∩
（Ｓ１∪Ｓ０）とにしたがってオーバーフロー検出信号
を生成してそれぞれを前記第１、第２のオーバーフロー
検出信号出力端子から出力するデコーダとを具備するこ
とを特徴とする請求項４に記載のディジタルフィルタ。
【請求項３４】オーバーフロー検出器は、第１から第
５のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第５の符号入力端子に入力がそれぞれ接続
された第１から第５のインバータと、前記第２から第４のキャリー入力端子および前記第１か
ら第５のインバータの出力に入力がそれぞれ接続された
第１から第３の全加算器と、前記第１から第３の全加算器の和出力が入力される第４
の全加算器と、前記第１から第３の全加算器のキャリー出力が入力され
る第５の全加算器と、前記第１のキャリー入力端子と前記第４の全加算器の和
出力とが入力に接続されたアンドゲートと、前記第４の全加算器のキャリー出力と前記第５の全加算
器の和出力とが入力される半加算器と、前記アンドゲートの出力（Ｐ１Ａ）と前記半加算器の和
出力（Ｐ１Ｂ）およびキャリー出力（Ｐ２Ａ）と前記第
５の全加算器のキャリー出力（Ｐ２Ｂ）とから論理式ｕ
＝（Ｐ２Ｂ∩Ｐ２Ａ）∪［（ＰｌＡ∪Ｐ１Ｂ）］とｖ＝
／Ｐ２Ｂ∩／Ｐ２Ａ∩（／ＰｌＡ∪／Ｐ１Ｂ）とにした
がってオーバーフロー検出信号を生成してそれぞれを前
記第１、第２のオーバーフロー検出信号出力端子から出
力するデコーダとを具備することを特徴とする請求項４
に記載のディジタルフィルタ。
【請求項３５】オーバーフロー検出器は、第１から第
５のキャリー入力端子と、第１から第５の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１、第２の符号入力端子に入力がそれぞれ接続さ
れた第１、第２のインバータと、前記第２から第４のキャリー入力端子および前記第１、
第２のインバータの出力に入力がそれぞれ接続された第
１第２の全加算器と、前記第３から第５の符号入力端子に入力が接続された第
３の全加算器と、前記第３の全加算器の和出力に入力が接続された第３の
インバータと、前記第３の全加算器のキャリー出力に入力が接続された
第４のインバータと、前記第１、第２の全加算器の和出力と第３のインバータ
の出力が入力される第４の全加算器と、前記第１、第２の全加算器のキャリー出力と第４のイン
バータの出力が入力される第５の全加算器と、前記第１のキャリー入力端子と前記第４の全加算器の和
出力とが入力に接続されたアンドゲートと、前記第４の全加算器のキャリー出力と前記第５の全加算
器の和出力とが入力される半加算器と、前記アンドゲートの出力（Ｐ１Ａ）と前記半加算器の和
出力（Ｐ１Ｂ）およびキャリー出力（Ｐ２Ａ）と前記第
５の全加算器のキャリー出力（Ｐ２Ｂ）とから論理式ｕ
＝（Ｐ２Ｂ∩Ｐ２Ａ）∪［（Ｐ１Ａ∪Ｐ１Ｂ）］とｖ＝
／Ｐ２Ｂ∩／Ｐ２Ａ∩（／Ｐ１Ａ∪／Ｐ１Ｂ）とにした
がってオーバーフロー検出信号を生成してそれぞれを前
記第１、第２のオーバーフロー検出信号出力端子から出
力するデコーダとを具備することを特徴とする請求項４
に記載のディジタルフィルタ。
【請求項３６】オーバーフロー検出器は、第１から第
３のキャリー入力端子と、第１から第３の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第３の符号入力端子に入力がそれぞれ接続
された第１から第３のインバータと、前記第１から第３のキャリー入力端子および前記第１か
ら第３のインバータの出力に入力がそれぞれ接続された
第１、第２の全加算器と、前記第１の全加算器の和出力と前記第２の全加算器の和
出力とが入力されるアンドゲートと、前記アンドゲートの出力と前記第１、第２の全加算器の
キャリー出力とが入力され、そのキャリー出力が前記第
１のオーバーフロー検出信号出力端子に接続される第３
の全加算器と、前記第３の全加算器の和およびキャリー出力とが入力さ
れその出力が前記第２のオーバーフロー検出信号出力端
子に接続されるノアゲートとを具備することを特徴とす
る請求項４に記載のディジタルフィルタ。
【請求項３７】オーバーフロー検出器は第１から３の
キャリー入力端子と、第１から第３の符号入力端子
と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第３のキャリー入力端子に入力がそれぞれ
接続された第１の全加算器と、前記第１から第３の符号入力端子に入力がそれぞれ接続
された第２の全加算器と、前記第２の全加算器の和出力に入力が接続された第１の
インバータと、前記第２の全加算器のキャリー出力に入力が接続された
第２のインバータと、前記第１の全加算器の和出力と前記第１のインバータの
出力とが入力されるアンドゲートと、前記アンドゲートの出力と前記第１の全加算器のキャリ
ー出力と前記第２のインバータの出力が入力され、その
キャリー出力が前記第１のオーバーフロー検出信号出力
端子に接続される第３の全加算器と、前記第３の全加算器の和およびキャリー出力とが入力さ
れ、その出力が前記第２のオーバーフロー検出信号出力
端子に接続されるノアゲートとを具備することを特徴と
する請求項４に記載のディジタルフィルタ。
【請求項３８】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第４の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１から第４のキャリー入力端子に入力がそれぞれ
接続された第１から第４のインバータと、前記第１から第４の符号入力端子および前記第１から第
４のインバータの出力に入力がそれぞれ接続された第
１、第２の全加算器および半加算器と、前記第１、第２の全加算器の和出力と前記半加算器の和
出力が入力される第４の全加算器と、前記第１、第２の全加算器のキャリー出力と前記半加算
器のキャリー出力が入力される第５の全加算器と、前記第４の全加算器のキャリー出力（Ｐ１Ａ）と前記第
５の全加算器の和出力（Ｐ１Ｂ）およびキャリー出力
（Ｐ２）とから論理式ｕ＝／Ｐ２∩（／Ｐ１Ａ∪／Ｐ１
Ｂ）とｖ＝Ｐ２∩（Ｐ１Ａ∪Ｐ１Ｂ）とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第１、
第２のオーバーフロー検出信号出力端子から出力するデ
コーダとを具備することを特徴とする請求項４に記載の
ディジタルフィルタ。
【請求項３９】オーバーフロー検出器は、第１から第
４のキャリー入力端子と、第１から第４の符号入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第４のキャリー入力端子に入力が接続された第１の
インバータと、前記第１から第３のキャリー入力端子に入力がそれぞれ
接続された第１の全加算器と、前記第１から第３の符号入力端子に入力がそれぞれ接続
された第２の全加算器と、前記第１のインバータ出力と前記第４の符号入力端子が
入力に接続された半加算器と、前記第１の全加算器の和出力に入力が接続された第２の
インバータと、前記第１の全加算器のキャリー出力に入力が接続された
第３のインバータと、前記第２のインバータの出力と前記第２の全加算器の和
出力と前記半加算器の和出力が入力される第４の全加算
器と、前記第３のインバータの出力と前記第２の全加算器のキ
ャリー出力と前記半加算器のキャリー出力が入力される
第５の全加算器と、前記第４の全加算器のキャリー出力（Ｐ１Ａ）と前記第
５の全加算器の和出力（Ｐ１Ｂ）およびキャリー出力
（Ｐ２）とから論理式ｕ＝／Ｐ２∩（／ＰｌＡ∪／Ｐ１
Ｂ）とｖ＝Ｐ２∩（Ｐ１Ａ∪Ｐ１Ｂ）とにしたがってオ
ーバーフロー検出信号を生成してそれぞれを前記第１、
第２のオーバーフロー検出信号出力端子から出力するデ
コーダとを具備することを特徴とする請求項４に記載の
ディジタルフィルタ。
【請求項４０】オーバーフロー検出器は、複数のキャ
リー入力端子と、複数の符号入力端子と、第１、第２のデータビット入力端子と、第１、第２のオーバーフロー検出信号出力端子とを具備
し、前記複数のキャリー入力端子と符号入力端子に入力され
る信号から検出されたオーバーフロー信号がオーバーフ
ローを示している場合にはこれを出力し、オーバーフロ
ーを示していない場合には前記第１、第２のデータビッ
ト入力端子に入力される第１、第２のデータビット
（ｋ、ｌ）にしたがって第１データビットが０で第２デ
ータビットが１（ｋ＝０、ｌ＝１）のときに正のオーバ
ーフローに、第１データビットが１で第２データビット
が０（ｋ＝１、ｌ＝０）のときに負のオーバーフローに
相当する検出信号を出力することを特徴とする請求項５
に記載のディジタルフィルタ。
【請求項４１】オーバーフロー検出器は、第１、第２
のデータビット入力端子と、第１から第４のキャリー入力端子と、第１から第５の符号化入力端子と、前記第１から第５の符号入力端子に入力がそれぞれ接続
された第１から第５のインバータと、前記第１から第４のキャリー入力端子および前記第１か
ら第５のインバータの出力に入力がそれぞれ接続された
第１から第３の全加算器と、前記第１から第３の全加算器の和出力が入力される第４
の全加算器と、前記第１から第３の全加算器のキャリー出力が入力され
る第５の全加算器と、前記第４の全加算器のキャリー出力（Ｐ１Ａ）と前記第
５の全加算器の和出力（Ｐ１Ｂ）およびキャリー出力
（Ｐ２）とから論理式ｕ＝Ｐ２∩（ＰｌＡ∪Ｐ１Ｂ）と
ｖ＝／Ｐ２∩（／Ｐ１Ａ∪／Ｐ１Ｂ）とにしたがってそ
の第１、第２の出力を生成するデコーダと、前記第１のデータビット入力端子に入力が接続された第
６のインバータと、前記第２のデータビット入力端子に入力が接続された第
７のインバータと、前記デコーダの第１の出力が入力される第８のインバー
タと、前記デコーダの第２の出力が入力される第９のインバー
タと、前記第６のインバータの出力と第２のデータビット入力
端子と第９のインバータの出力に入力が接続された第１
のアンドゲートと、前記第７のインバータの出力と第１のデータビット入力
端子と第８のインバータの出力に入力が接続された第２
のアンドゲートと、前記第１のアンドゲートの出力とデコーダの第１の出力
が入力され、正のオーバーフロー検出信号を出力する第
１のオアゲートと、前記第２のアンドゲートの出力とデコーダの第２の出力
が入力され、負のオーバーフロー検出信号を出力する第
２のオアゲートとを具備することを特徴とする請求項５
に記載のディジタルフィルタ。
【請求項４２】オーバーフロー検出器は、第１、第２
のデータビット入力端子と、第１から第４のキャリー入力端子と、第１から第５の符号化入力端子と、前記第１、第２の符号入力端子に入力がそれぞれ接続さ
れた第１、第２のインバータと、前記第１から第４のキャリー入力端子および前記第１、
第２のインバータの出力に入力がそれぞれ接続された第
１、第２の全加算器と、前記第３から第５の符号入力端子に入力が接続された第
３の全加算器と、前記第３の全加算器の和出力に入力が接続された第３の
インバータと、前記第３の全加算器のキャリー出力に入力が接続された
第４のインバータと、前記第１、第２の全加算器の和出力と第３のインバータ
の出力が入力される第４の全加算器と、前記第１、第２の全加算器のキャリー出力と第４のイン
バータの出力が入力される第５の全加算器と、前記第４の全加算器のキャリー出力（Ｐ１Ａ）と前記第
５の全加算器の和出力（Ｐ１Ｂ）およびキャリー出力
（Ｐ２）とから論理式ｕ＝Ｐ２∩（ＰｌＡ∪Ｐ１Ｂ）と
ｖ＝／Ｐ２∩（／Ｐ１Ａ∪／Ｐ１Ｂ）とにしたがってそ
の第１、第２の出力を生成するデコーダと、前記第１のデータビット入力端子に入力が接続された第
５のインバータと、前記第２のデータビット入力端子に入力が接続された第
６のインバータと、前記デコーダの第１の出力が入力される第７のインバー
タと、前記デコーダの第２の出力が入力される第８のインバー
タと、前記第５のインバータの出力と第２のデータビット入力
端子と第８のインバータの出力に入力が接続された第１
のアンドゲートと、前記第６のインバータの出力と第１のデータビット入力
端子と第７のインバータの出力に入力が接続された第２
のアンドゲートと、前記第１のアンドゲートの出力とデコーダの第１の出力
が入力され正のオーバーフロー検出信号を出力する第１
のオアゲートと、前記第２のアンドゲートの出力とデコーダの第２の出力
が入力され負のオーバーフロー検出信号を出力する第２
のオアゲートとを具備することを特徴とする請求項５に
記載のディジタルフィルタ。
【請求項４３】オーバーフロー検出器は、第１、第２
のデータビット入力端子と、第１から第５のキャリー入力端子と、第１から第５の符号化入力端子と、前記第１から第５の符号入力端子に入力がそれぞれ接続
された第１から第５のインバータと、前記第２から第４のキャリー入力端子および前記第１か
ら第５のインバータの出力に入力がそれぞれ接続された
第１から第３の全加算器と、前記第１から第３の全加算器の和出力が入力される第４
の全加算器と、前記第１から第３の全加算器のキャリー出力が入力され
る第５の全加算器と、前記第１のキャリー入力端子と前記第４の全加算器の和
出力とが入力に接続された第１のアンドゲートと、前記第４の全加算器のキャリー出力と前記第５の全加算
器の和出力とが入力される半加算器と、前記第１のアンドゲートの出力（Ｐ１Ａ）と前記半加算
器の和出力（Ｐ１Ｂ）およびキャリー出力（Ｐ２Ａ）と
前記第５の全加算器のキャリー出力（Ｐ２Ｂ）とから論
理式ｕ＝（Ｐ２Ｂ∩Ｐ２Ａ）∪［（Ｐ２Ｂ∪Ｐ２Ａ）∩
（Ｐ１Ａ∪Ｐ１Ｂ）］とｖ＝／Ｐ２Ｂ∩／Ｐ２Ａ∩（／
Ｐ１Ａ∪／Ｐ１Ｂ）とにしたがってその第１、第２の出
力を生成するデコーダと、前記第１のデータビット入力端子に入力が接続された第
６のインバータと、前記第２のデータビット入力端子に入力が接続された第
７のインバータと、前記デコーダの第１の出力が入力される第８のインバー
タと、前記デコーダの第２の出力が入力される第９のインバー
タと、前記第６のインバータの出力と第２のデータビット入力
端子と第９のインバータの出力に入力が接続された第１
のアンドゲートと、前記第７のインバータの出力と第１のデータビット入力
端子と第８のインバータの出力に入力が接続された第３
のアンドゲートと、前記第３のアンドゲートの出力とデコーダの第１の出力
が入力され正のオーバーフロー検出信号を出力する第１
のオアゲートと、前記第３のアンドゲートの出力とデコーダの第２の出力
が入力され負のオーバーフロー検出信号を出力する第２
のオアゲートとを具備することを特徴とする請求項５に
記載のディジタルフィルタ。
【請求項４４】オーバーフロー検出器は、第１、第２
のデータビット入力端子と、第１から第５のキャリー入力端子と、第１から第５の符号化入力端子と、第１、第２のオーバーフロー検出信号出力端子と、前記第１、第２の符号入力端子に入力がそれぞれ接続さ
れた第１、第２のインバータと、前記第２から第４のキャリー入力端子および前記第１、
第２のインバータの出力に入力がそれぞれ接続された第
１、第２の全加算器と、前記第３から第５の符号入力端子に入力された第３の全
加算器と、前記第３の全加算器の和出力に入力が接続された第３の
インバータと、前記第３の全加算器のキャリー出力に入力が接続された
第４のインバータと、前記第１、第２の全加算器の和出力と第３のインバータ
の出力が入力されると第４の全加算器と、前記第１、第２の全加算器のキャリー出力と第４のイン
バータの出力が入力される第５の全加算器と、前記第１のキャリー入力端子と前記第４の全加算器の和
出力とが入力に接続された第１のアンドゲートと、前記第４の全加算器のキャリー出力と前記第５の全加算
器の和出力とが入力される半加算器と、前記第１のアンドゲートの出力（Ｐ１Ａ）と前記半加算
器の和出力（Ｐ１Ｂ）およびキャリー出力（Ｐ２Ａ）と
前記第５の全加算器のキャリー出力（Ｐ２Ｂ）とから論
理式ｕ＝（Ｐ２Ｂ∩Ｐ２Ａ）∪［（Ｐ２Ｂ∪Ｐ２Ａ）∩
（Ｐ１Ａ∪Ｐ１Ｂ）］とｖ＝／Ｐ２Ｂ∩／Ｐ２Ａ∩（／
Ｐ１Ａ∪／Ｐ１Ｂ）とにしたがってその第１、第２の出
力を生成するデコーダと、前記第１のデータビット入力端子に入力が接続された第
５のインバータと、前記第２のデータビット入力端子に入力が接続された第
６のインバータと、前記デコーダの第１の出力が入力される第７のインバー
タと、前記デコーダの第２の出力が入力される第８のインバー
タと、前記第５のインバータの出力と第２のデータビット入力
端子と第８のインバータの出力に入力が接続された第２
のアンドゲートと、前記第６のインバータの出力と第１のデータビット入力
端子と第７のインバータの出力に入力が接続された第３
のアンドゲートと、前記第２のアンドゲートの出力とデコーダの第１の出力
が入力され正のオーバーフロー検出信号を出力する第１
のオアゲートと、前記第３のアンドゲートの出力とデコーダの第２の出力
が入力され負のオーバーフロー検出信号を出力する第２
のオアゲートとを具備することを特徴とする請求項５に
記載のディジタルフィルタ。