JPS63241634A - 並列型加算回路 - Google Patents
並列型加算回路Info
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- JPS63241634A JPS63241634A JP62076647A JP7664787A JPS63241634A JP S63241634 A JPS63241634 A JP S63241634A JP 62076647 A JP62076647 A JP 62076647A JP 7664787 A JP7664787 A JP 7664787A JP S63241634 A JPS63241634 A JP S63241634A
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- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は符号付き２進数を並列加算する並列型加算回
路に係り、特に乗算器に使用される並列型加算回路に関
する。
路に係り、特に乗算器に使用される並列型加算回路に関
する。
（従来の技術）
２進数どうしの乗算は被乗数の各ビット毎に乗数との間
で乗算を行なって部分積を求め、次にこれらの部分積の
加算を行なうことによって実行される。通常の乗算では
部分積の数が乗数のビット数に対応した数だけ発生して
部分積の加算回数が多くなり、動作速度が低下するので
、高速乗算器では以下に説明するようなブース（Ｂ ｏ
ｏｔｈ）のアルゴリズムを使用して部分積の個数を減ら
すようにしている。
で乗算を行なって部分積を求め、次にこれらの部分積の
加算を行なうことによって実行される。通常の乗算では
部分積の数が乗数のビット数に対応した数だけ発生して
部分積の加算回数が多くなり、動作速度が低下するので
、高速乗算器では以下に説明するようなブース（Ｂ ｏ
ｏｔｈ）のアルゴリズムを使用して部分積の個数を減ら
すようにしている。
まず、２次のブースのアルゴリズムの場合、被乗数をＡ
（Ａ＝−２ｒＬ’ ａｎ−１＋２ｒＬ−２ａｎ −２
＋−＋２ａｌ ＋ａＯ） 、乗数をＢ （Ｂ ＝−２ｒ
Ｌ−’ ｂｎ −１＋２”−２ｂｎ −２＋−＋ ２
ｂｌ ＋ｂＯ）とする。
（Ａ＝−２ｒＬ’ ａｎ−１＋２ｒＬ−２ａｎ −２
＋−＋２ａｌ ＋ａＯ） 、乗数をＢ （Ｂ ＝−２ｒ
Ｌ−’ ｂｎ −１＋２”−２ｂｎ −２＋−＋ ２
ｂｌ ＋ｂＯ）とする。
ここ−で、ｎが偶数であると仮定すると、ＡとＢとの積
りは次の式で与えられる。
りは次の式で与えられる。
−ＡＢ
＝Ａ ［−２ｒＬ−１ｂｎ −１＋２ｒＬ−２ｂｎ −
２±・・・・・・＋２ｂＬ ＋ｂＯ］ −Ａ ［（ｂｏ −２ｂｌ） 十（ｂｌ ＋ｂ２−２ｂ３ ）２２＋・・・・・・＋
（ｂｎ −３＋ｂｎ −２−２ｂｎ −１） ２”）
］ただし、ｐｐｉは部分積であり、ｐｐｉ＝Ａ（ｂ２１
−１ ＋ｂ２１−２ｂ２１＋１ ）である。
２±・・・・・・＋２ｂＬ ＋ｂＯ］ −Ａ ［（ｂｏ −２ｂｌ） 十（ｂｌ ＋ｂ２−２ｂ３ ）２２＋・・・・・・＋
（ｂｎ −３＋ｂｎ −２−２ｂｎ −１） ２”）
］ただし、ｐｐｉは部分積であり、ｐｐｉ＝Ａ（ｂ２１
−１ ＋ｂ２１−２ｂ２１＋１ ）である。
このブースのアルゴリズムを使用した乗算には二つの特
徴がある。その一つは、加算すべき部分積の個数が通常
の乗算アルゴリズムの１／２になることである。もう一
つの特徴は部分積ｐｐｉが２の補数表現されていること
であり、特別な補正を行なうことなしに符号付き演算が
可能なことである。
徴がある。その一つは、加算すべき部分積の個数が通常
の乗算アルゴリズムの１／２になることである。もう一
つの特徴は部分積ｐｐｉが２の補数表現されていること
であり、特別な補正を行なうことなしに符号付き演算が
可能なことである。
ここで、第１４図にブースのアルゴリズムを使用した８
ビット×８ビットの乗算のプロセスを示す。被乗数Ａ１
乗数Ｂの最上位ビットａ７．ｂ７及び積の最上位ピッ）
ｄ１４はそれぞれ符号ビットであり、部分積ｐｐｉは１
）ｐＯ〜ｐｐａの４個が得られる。また、図中、破線で
囲まれた部分は拡張された符号ビットである。
ビット×８ビットの乗算のプロセスを示す。被乗数Ａ１
乗数Ｂの最上位ビットａ７．ｂ７及び積の最上位ピッ）
ｄ１４はそれぞれ符号ビットであり、部分積ｐｐｉは１
）ｐＯ〜ｐｐａの４個が得られる。また、図中、破線で
囲まれた部分は拡張された符号ビットである。
ブースのアルゴリズムを使用すると、特別な補正を行な
うことなしに符号付き演算が可能であるが、第１４図に
示すように部分積の符号ビットを拡張して処理しなけれ
ばならない。加算を逐次的に行なうキャリーセーブアダ
ー（Ｃ８Ａ）のような回路では、符号ビットは２ビット
ずつ拡張すればよいが、ワレイスのトリー（Ｗ ａｔ
１ａｃｅ ｔｒｅｅ）のような加算回路では部分積の
同一桁のビットの多くが同時に加算されるので、符号ビ
ットはＣ８Ａの場合よりも多く拡張する必要がある。
うことなしに符号付き演算が可能であるが、第１４図に
示すように部分積の符号ビットを拡張して処理しなけれ
ばならない。加算を逐次的に行なうキャリーセーブアダ
ー（Ｃ８Ａ）のような回路では、符号ビットは２ビット
ずつ拡張すればよいが、ワレイスのトリー（Ｗ ａｔ
１ａｃｅ ｔｒｅｅ）のような加算回路では部分積の
同一桁のビットの多くが同時に加算されるので、符号ビ
ットはＣ８Ａの場合よりも多く拡張する必要がある。
第１５図はブースのアルゴリズムを使用した１２ビット
×１２ビットの従来の乗算器の一部の構成を示す回路図
である。図中のｐｉ、ｊ（ｔ、ｊ＝０．１，２．・・・
１２）は１ビット部分積であり、１１はそれぞれ全加算
器（ＦＡ）、１２はそれぞれ半加算器（ＨＡ）であり、
１３はｄＯ〜ｄ２２からなる積を得るための二人力高速
加算器（Ｉ Ｓ Ａ）である。なお、１ビット部分積ｐ
ｉ＋ｊの生成にはブースのデコーダとセレクタとが用い
られるが、ここでは図示していない。そして、全加算器
１１と半加算器１２でワレイスのツリーが形成されてい
る。
×１２ビットの従来の乗算器の一部の構成を示す回路図
である。図中のｐｉ、ｊ（ｔ、ｊ＝０．１，２．・・・
１２）は１ビット部分積であり、１１はそれぞれ全加算
器（ＦＡ）、１２はそれぞれ半加算器（ＨＡ）であり、
１３はｄＯ〜ｄ２２からなる積を得るための二人力高速
加算器（Ｉ Ｓ Ａ）である。なお、１ビット部分積ｐ
ｉ＋ｊの生成にはブースのデコーダとセレクタとが用い
られるが、ここでは図示していない。そして、全加算器
１１と半加算器１２でワレイスのツリーが形成されてい
る。
この乗算器において、６個の部分積ｐｐＯ〜ｐｐ５がワ
レイスのツリーにより加え合わされてそれぞれ二つの２
進数にまで絞られた後、二人力高速加算器１３によって
加算され、ｄＯ〜ｄ２２からなる積として出力される。
レイスのツリーにより加え合わされてそれぞれ二つの２
進数にまで絞られた後、二人力高速加算器１３によって
加算され、ｄＯ〜ｄ２２からなる積として出力される。
ここで加算すべき部分積ｐｐｉの個数が６個のとき、ワ
レイスのツリーの深さと称される加算段数は３であるが
、部分積ｐｐｉを２の補数表現するためにはセレクタ出
力の最下位ビット（Ｌ Ｓ Ｂ）に“１″を加える必要
があるので、この乗算器ではワレイスのツリーの深さが
４になっている。
レイスのツリーの深さと称される加算段数は３であるが
、部分積ｐｐｉを２の補数表現するためにはセレクタ出
力の最下位ビット（Ｌ Ｓ Ｂ）に“１″を加える必要
があるので、この乗算器ではワレイスのツリーの深さが
４になっている。
この乗算器では部分積の符号ビットを最上位ビット（Ｍ
ＳＢ）である２２ビットまで拡張してワレイスのツリー
に供給しているので、図中、斜線を施した全加算器１１
にはそれぞれ拡張された符号ビット、すなわちｐｉ２．
０ 、ｐｉ２．１ 、ｐｉ２．２が入力されている。こ
のため、この符号ビットのみが入力されている全加算器
が冗長となり、それたけ多くの全加算器が必要となるの
で全体の構成が複雑となる欠点がある。
ＳＢ）である２２ビットまで拡張してワレイスのツリー
に供給しているので、図中、斜線を施した全加算器１１
にはそれぞれ拡張された符号ビット、すなわちｐｉ２．
０ 、ｐｉ２．１ 、ｐｉ２．２が入力されている。こ
のため、この符号ビットのみが入力されている全加算器
が冗長となり、それたけ多くの全加算器が必要となるの
で全体の構成が複雑となる欠点がある。
これに対し、さらに従来では第１６図に示すような乗算
器が知られている。これは、第１５図の乗算器で冗長と
なっていた全加算器を削除し、拡張された符号ビットが
入力される全加算器を１４の１個のみ設け、この全加算
器１４の加算出力（サム出力Ｓ）と桁上げ出力（キャリ
ー出力Ｃ）とを上位ビットまで延長したものである。
器が知られている。これは、第１５図の乗算器で冗長と
なっていた全加算器を削除し、拡張された符号ビットが
入力される全加算器を１４の１個のみ設け、この全加算
器１４の加算出力（サム出力Ｓ）と桁上げ出力（キャリ
ー出力Ｃ）とを上位ビットまで延長したものである。
このような乗算器では、符号ビットｐ１２，０、ｐｉ２
．１ 、ｐｉ２．２を加算する、図中、斜線を施した全
加算器１４のファン・アウトが大きくなる。
．１ 、ｐｉ２．２を加算する、図中、斜線を施した全
加算器１４のファン・アウトが大きくなる。
このため、この全加算器１４の信号伝播遅延時間が増大
し、この結果、乗算時間が増加することになる。しかも
、加算出力と桁上げ出力の両方を延長しなければならな
いので、第１５図で冗長となっていた全加算器以外のも
のは削減することができず、この場合にも回路構成が複
雑となる。
し、この結果、乗算時間が増加することになる。しかも
、加算出力と桁上げ出力の両方を延長しなければならな
いので、第１５図で冗長となっていた全加算器以外のも
のは削減することができず、この場合にも回路構成が複
雑となる。
（発明が解決しようとする問題点）
このように従来の並列型加算回路では、多くの全加算器
もしくは半加算器が必要であり、回路構成が複雑化する
という欠点があり、この発明は、回路構成が簡単化でき
る並列型加算回路を提供することを目的とする。
もしくは半加算器が必要であり、回路構成が複雑化する
という欠点があり、この発明は、回路構成が簡単化でき
る並列型加算回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）この発明の並列
型加算回路は、１ビット部分積どうしの加算を行なって
複数の部分積の加算を行なう部分積加算手段と、任意ビ
ット数の符号ビットをデコードして全符号ビットの和を
発生しこれを上記部分積加算手段の任意のビットに供給
する符号ビットデコード手段とから構成されている。
型加算回路は、１ビット部分積どうしの加算を行なって
複数の部分積の加算を行なう部分積加算手段と、任意ビ
ット数の符号ビットをデコードして全符号ビットの和を
発生しこれを上記部分積加算手段の任意のビットに供給
する符号ビットデコード手段とから構成されている。
すなわち、２次のブースのアルゴリズムを用いた乗算器
において、部分積の符号ビットをデコードして全符号ビ
ットの和の出力するデコード手段を用い、このデコード
出力を部分積加算回路に供給することにより、上位ビッ
トへの入力数を減少させることによって部分積加算手段
における加算器を削減するようにしている。
において、部分積の符号ビットをデコードして全符号ビ
ットの和の出力するデコード手段を用い、このデコード
出力を部分積加算回路に供給することにより、上位ビッ
トへの入力数を減少させることによって部分積加算手段
における加算器を削減するようにしている。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明をブースのアルゴリズムを使用した１
２ビット×１２ビットの乗算器に実施した場合の、その
一部の構成を示す回路図である。
２ビット×１２ビットの乗算器に実施した場合の、その
一部の構成を示す回路図である。
図中のｐｉ、ｊ （ｉ、ｊ＝０．１．２．・・・１２
）はそれぞれ、図示しないブースのデコーダとセレクタ
で形成された１ビット部分積であり、１１はそれぞれ全
加算器（ＦＡ）、１２はそれぞれ半加算器（ＨＡ）であ
り、１３はｄＯ〜ｄ２２からなる積を得るための二人力
高速加算器（ＨＳ Ａ）である。そして、全加算器１１
と半加算器１２とでワレイスのツリーが形成されている
。
）はそれぞれ、図示しないブースのデコーダとセレクタ
で形成された１ビット部分積であり、１１はそれぞれ全
加算器（ＦＡ）、１２はそれぞれ半加算器（ＨＡ）であ
り、１３はｄＯ〜ｄ２２からなる積を得るための二人力
高速加算器（ＨＳ Ａ）である。そして、全加算器１１
と半加算器１２とでワレイスのツリーが形成されている
。
さらに、この実施例の乗算器では、前記第１６図中で符
号ビットｐ１２．０ 、ｐｉ２．１ 、ｐｉ２．２が入
力されている斜線の施こされた全加算器１４の代わりに
、これらの符号ビットｐ１２，０、ｐｉ２．１ 、ｐｉ
２，２が入力されるサインビットデコーダ（ＳＢＤ）１
５を設け、このデコーダ１５のＳ出力、Ｍ出力及びＮ出
力を対応する全加算器１１もしくは半加算器１２にそれ
ぞれ入力するようにしたものである。
号ビットｐ１２．０ 、ｐｉ２．１ 、ｐｉ２．２が入
力されている斜線の施こされた全加算器１４の代わりに
、これらの符号ビットｐ１２，０、ｐｉ２．１ 、ｐｉ
２，２が入力されるサインビットデコーダ（ＳＢＤ）１
５を設け、このデコーダ１５のＳ出力、Ｍ出力及びＮ出
力を対応する全加算器１１もしくは半加算器１２にそれ
ぞれ入力するようにしたものである。
ここで、前記第１４図から明らかなように、部分積の符
号ビットとこれを拡張した部分とは全ての桁で同じ値、
すなわち“０”か“１”になっている。全符号ビットが
２の補数表現された数値とみなすと、これは全ビットが
“１”のときは（−１）、全ビットが“０”のときは０
を表わしている。従って、３ビット分の符号ビットｐ１
２，０、ｐｉ２．１ 、ｐｉ２．２の和は次の４通りの
いずれかとなる。
号ビットとこれを拡張した部分とは全ての桁で同じ値、
すなわち“０”か“１”になっている。全符号ビットが
２の補数表現された数値とみなすと、これは全ビットが
“１”のときは（−１）、全ビットが“０”のときは０
を表わしている。従って、３ビット分の符号ビットｐ１
２，０、ｐｉ２．１ 、ｐｉ２．２の和は次の４通りの
いずれかとなる。
ｏ十ｏ十ｏ＝ｏ ・・・２
（−１） 十〇十〇−（−１） ・・・３（−１）＋
（−１） 十〇＝ （−２） ・・・４（−１）
十（−１） ＋ （−１） −（−３）・・・５従って
、符号ビット部分の、ある１桁のビットをデコードする
ことにより、全符号ビットの和を得ることができる。以
下に４桁の符号ビット部分の和についての演算例を示す
。
（−１） 十〇＝ （−２） ・・・４（−１）
十（−１） ＋ （−１） −（−３）・・・５従って
、符号ビット部分の、ある１桁のビットをデコードする
ことにより、全符号ビットの和を得ることができる。以
下に４桁の符号ビット部分の和についての演算例を示す
。
ｏｏｏｏ ｏｏｏ。
＋ｏｏｏｏ 十ｏｏｏ。
１１１０− （−２） １１０１＝ （−３
）演算結果の第３ビット以上は全て等しいから、上記デ
コーダ１５の出力は３ビットでよく、入力は各ビットの
ＬＳＢもしくは他の桁の１ビット分たけでよい。
）演算結果の第３ビット以上は全て等しいから、上記デ
コーダ１５の出力は３ビットでよく、入力は各ビットの
ＬＳＢもしくは他の桁の１ビット分たけでよい。
ここでデコーダ１５の３ビットの入力をＡ、Ｂ。
Ｃとし、出力のＬＳＢ、第２ビット、第３ビットをそれ
ぞれＳ、Ｍ、Ｎすると、これらの間では次のような関係
を満足すればよい。
ぞれＳ、Ｍ、Ｎすると、これらの間では次のような関係
を満足すればよい。
Ｓ＝Ａ■ＢｅＣｅ
−（Ａ×ＢｘＣ）＋ （Ａ×ＢｘＣ）
±（Ａ×ＢｘＣ）＋ （Ａ×ＢｘＣ） ・６＝ （Ａ
×ＢｘＣ）ｘ （Ａ＋Ｂ＋Ｃ）−７Ｎ＝Ａ＋Ｂ＋Ｃ・・
・８ ただし、８式中の記号のは排他的論理和を示す。
×ＢｘＣ）ｘ （Ａ＋Ｂ＋Ｃ）−７Ｎ＝Ａ＋Ｂ＋Ｃ・・
・８ ただし、８式中の記号のは排他的論理和を示す。
第２図は上記６〜８式のような入出力関係をまとめて示
した図である。
した図である。
すなわち、第１図に示す実施例回路では、前記第１６図
中で斜線を施した全加算器１４の代わりに、第２図のよ
うな入出力関係を満足するデコーダ１５を設けるように
したものである。そして、このデコーダ１５は１桁分だ
けではなく、全桁の符号ビットの和を出力するので、各
桁にはこのデコーダ１５のＳ、Ｍ、Ｎ出力のうち一つの
出力を入力すればよい。このため、前記第１６図の回路
に比べて全加算器もしくは半加算器の個数を削減するこ
とができる。すなわち、この実施例回路では前記第１６
図の回路に比べて５個の全加算器と１個の半加算器を削
減することができた。
中で斜線を施した全加算器１４の代わりに、第２図のよ
うな入出力関係を満足するデコーダ１５を設けるように
したものである。そして、このデコーダ１５は１桁分だ
けではなく、全桁の符号ビットの和を出力するので、各
桁にはこのデコーダ１５のＳ、Ｍ、Ｎ出力のうち一つの
出力を入力すればよい。このため、前記第１６図の回路
に比べて全加算器もしくは半加算器の個数を削減するこ
とができる。すなわち、この実施例回路では前記第１６
図の回路に比べて５個の全加算器と１個の半加算器を削
減することができた。
第３図ないし第６図はそれぞれ、上記第２図のような入
出力関係を満足するデコーダＩ５の具体的構成を示す回
路図である。
出力関係を満足するデコーダＩ５の具体的構成を示す回
路図である。
第３図のデコーダは、排他的論理和ゲート２１゜２２、
一方入力端が信号反転機能を有するアンドゲート２３〜
２５及びオアゲート２０．２７で構成されている。
一方入力端が信号反転機能を有するアンドゲート２３〜
２５及びオアゲート２０．２７で構成されている。
第４図のデコーダは、オアーナンド型の複合ゲート３１
． ３２、ナントゲート３３〜３９及びインバータ４０
〜４２で構成されている。
． ３２、ナントゲート３３〜３９及びインバータ４０
〜４２で構成されている。
第５図のデコーダは、アンド−ノア型の複合ゲ−）５１
，５２、ノアゲート５３〜５９及びインバータ６０〜６
４で構成されている。
，５２、ノアゲート５３〜５９及びインバータ６０〜６
４で構成されている。
第６図のデコーダは、ナントゲート７１〜７７及びイン
バータ７８〜８１で構成されている。
バータ７８〜８１で構成されている。
ところで、上記実施例において、デコーダ１５のＮ出力
のファンアウトは５であり、他のＳ、Ｎ出力に比べて大
きく、その分だけ信号伝播遅延時間が増加する。しかし
ながら、このＮ出力は入力Ａ。
のファンアウトは５であり、他のＳ、Ｎ出力に比べて大
きく、その分だけ信号伝播遅延時間が増加する。しかし
ながら、このＮ出力は入力Ａ。
Ｂ、Ｃの論理和信号となっている。一般に論理和を実行
する回路は全加算器よりも高速動作が可能なので、ファ
ンアウトの増加に伴う信号伝播遅延時間の増加か乗算時
間に及ぼす影響は、従来の第１６図回路の場合よりもは
るかに小さくす、ることかできる。
する回路は全加算器よりも高速動作が可能なので、ファ
ンアウトの増加に伴う信号伝播遅延時間の増加か乗算時
間に及ぼす影響は、従来の第１６図回路の場合よりもは
るかに小さくす、ることかできる。
ところで、」１記実施例回路では拡張された３ビットの
符号ビットが入力されるサインビットデコーダを設ける
場合について説明したが、これは任意ビット数の拡張さ
れた符号ビットが入力されるデコーダを設けることがで
きる。
符号ビットが入力されるサインビットデコーダを設ける
場合について説明したが、これは任意ビット数の拡張さ
れた符号ビットが入力されるデコーダを設けることがで
きる。
例えば、２ビットの符号ビットが入力されるサインビッ
トデコーダを設ける場合、２ビットの符号ビットの和は
次の３通りのいずれかとなる。
トデコーダを設ける場合、２ビットの符号ビットの和は
次の３通りのいずれかとなる。
０十〇＝０ ・・・９
（−１） 十〇−（−１） ・・・１０（−１） 十
（−１） −（−２） ・・・１１従って、符号ビッ
ト部分のある１桁のビットをデコードすることにより、
全符号ビットの和を得ることができる。以下に４桁の符
号ビット部分の和についての演算例を示す。
（−１） −（−２） ・・・１１従って、符号ビッ
ト部分のある１桁のビットをデコードすることにより、
全符号ビットの和を得ることができる。以下に４桁の符
号ビット部分の和についての演算例を示す。
＋１１１１
演算結果の第２ビット以上は全て等しいから、デコーダ
の出力は２ビットでよく、入力は各ビットのＬＳＢだけ
でよい。
の出力は２ビットでよく、入力は各ビットのＬＳＢだけ
でよい。
この２ビットの入力をＡ、Ｂとし、出力のＬＳＢを８１
第２ビットをＮすると、これらの間では次のような関係
を満足すればよい。
第２ビットをＮすると、これらの間では次のような関係
を満足すればよい。
Ｓ＝Ａ■Ｂ際
−（Ａ×Ｂ）＋ （Ａ×Ｂ）−１２
Ｎ＝Ａ＋Ｂ ・・・１３
符号ビットが２ビットの場合のサインビットデコーダの
入出力関係をまとめて示したものが第７図であり、この
関係を満足するようなデコーダの具体的回路が第８図な
いし第１０図の各回路である。
入出力関係をまとめて示したものが第７図であり、この
関係を満足するようなデコーダの具体的回路が第８図な
いし第１０図の各回路である。
第８図のデコーダは、排他的論理和ゲート９１とオアゲ
ート９２とで構成されている。
ート９２とで構成されている。
第９図のデコーダは、ナントゲート９３〜９６及びイン
バータ９７．９８で構成されている。
バータ９７．９８で構成されている。
第１０図のデコーダは、アンド−ノア型の複合ゲート９
９、ノアゲート １００． １０１及びインバータ１０
３で構成されている。
９、ノアゲート １００． １０１及びインバータ１０
３で構成されている。
また、４ビットの符号ビットが入力されるサインビット
デコーダを設ける場合に、４ビットの符号ビット部分を
２の補数表現された２進数とみなして加算した結果は、
０、（−１）、（−２）、（−３）、（−４）の５通り
であり、それぞれの場合の４桁の和についての演算例は
次り通りである。
デコーダを設ける場合に、４ビットの符号ビット部分を
２の補数表現された２進数とみなして加算した結果は、
０、（−１）、（−２）、（−３）、（−４）の５通り
であり、それぞれの場合の４桁の和についての演算例は
次り通りである。
ｏｏｏｏ ｏｏｏｏ ｏｏｏ。
１１０１＝ （−３） １１００＝ （−４）この
場合にも演算結果の第３ビット以上は全て等しいから、
デコーダの出力は３ビットでよく、入力は符号ビット部
分のＬＳＢもしくは他の桁の１ビットでよい。
場合にも演算結果の第３ビット以上は全て等しいから、
デコーダの出力は３ビットでよく、入力は符号ビット部
分のＬＳＢもしくは他の桁の１ビットでよい。
この４ビットの入力をＡ、Ｂ、Ｃ，Ｄとし、出力をＳ、
Ｍ、Ｈすると、これらの間では次のような関係を満足す
ればよい。
Ｍ、Ｈすると、これらの間では次のような関係を満足す
ればよい。
５＝ＡｅＢ■Ｃ■Ｄ
・・・１４
＋ （ＤＸＡ）
＝ （Ａ×Ｂ）＋ （ＢｘＣ）＋ （ＣｘＤ）＋ （Ｄ
ＸＡ）・・・１５ Ｎ−Ａ＋Ｂ＋Ｃ＋Ｄ ・・・１６ 符号ビットが４ビットの場合のサインビットデコーダの
入出力関係をまとめて示したものか第１１図であり、こ
の関係を満足するようなデコーダの具体的回路が第１２
図及び第１３図の各回路である。
ＸＡ）・・・１５ Ｎ−Ａ＋Ｂ＋Ｃ＋Ｄ ・・・１６ 符号ビットが４ビットの場合のサインビットデコーダの
入出力関係をまとめて示したものか第１１図であり、こ
の関係を満足するようなデコーダの具体的回路が第１２
図及び第１３図の各回路である。
第１２図のデコーダは、排他的論理和ゲート１１１〜１
１３、ナントゲート １１４、オアゲート １１５及び
アンドゲート１１６で構成されている。
１３、ナントゲート １１４、オアゲート １１５及び
アンドゲート１１６で構成されている。
第１３図のデコーダは、排他的論理和ゲート１２１〜１
２３、ナントゲート １２４〜１２９及びインバータ
１３０〜１３３で構成されている。
２３、ナントゲート １２４〜１２９及びインバータ
１３０〜１３３で構成されている。
［発明の効果］
以上説明したようにこの発明によれば、回路構成が簡単
化できる並列型加算回路が提供できる。
化できる並列型加算回路が提供できる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記実施例の一部回路の入出力関係を示す図、第３
図ないし第６図はそれぞれ上記第２図の関係を満足する
具体的回路の回路図、第７図は異なる実施例の一部回路
の入出力関係を示す図、第８図ないし第１０図はそれぞ
れ上記第７図の関係を満足する具体的回路の回路図、第
１１図は異なる実施例の一部回路の入出力関係を示す図
、第１２図及び第１３図はそれぞれ上記第１１図の関係
を満足する具体的回路の回路図、第１４図はブースのア
ルゴリズムを使用した乗算のプロセスを示す図、第１５
図及び第１６図はそれぞれ従来回路の回路図である。 １１・・・全加算器（ＦＡ）、１２・・・半加算器（Ｈ
Ａ）、■３・・・二人力高速加算器（ＨＳＡ） 、１５
・・・サインビットデコーダ（ＳＢＤ）。 出願人代理人 弁理士 鈴江武彦 （Ｊ開’１ｊ６Ｊ−ど４１６３４（７Ｊ第１１図 第１３図 １、事件の表示 特願昭６２−７６６４７号 ２、発明の名称 並列型加算回路 ３、補正をする者 事件との関係 特許出願人 （８０７） 株式会社 東 芝 ４、代理人 東京都千代田区霞が関３丁目７番２号 ＵＢＥビル６、
補正の対象 ｌζ（ト） ６昨す 明細書、図面 ７、補正の内容 （１）特許請求の範囲を別紙の通り訂正する。 （２）第３頁の第１式を下記の通り訂正する。 記 ｆ’Ｄ−ＡＢ ｎ −１ｎ −２ −Ａ ［−２ｂｎ−１＋２ ｂｎ −２＋
・・・・・・＋２ｂｌ＋ｂＯ］ −Ａ ［（ｂｏ−２ｂ １） ＋ （ｂｌ＋ｂ２−２ｂ３）２２＋・・・・・・＋ （
ｂｎ−３＋ｂｎ−２−２ ｂ ｎ−１） ２” ’）
］（３）第４頁第２行の「・・・２ｂ２１＋１）Ｊの後
に［、ｂ−１−ＯＪを追加する。 （４）第１１頁の第６式を下記の通り訂正する。 記 ｒＳ−Ａ■ＢＯＣ ＝（Ａ×ＢｘＣ） 十（Ａ×ＢｘＣ） 十（Ａ×ＢｘＣ）＋ （Ａ×ＢｘＣ） ・−ｅｒＪ（５
）第１７頁の第１５式を下記の通り訂正する。 記 （Ａ Ｘ ＣＸ Ｄ） （ＢｘＣｘＤ） ＋ （ＣＸＢＸＤ） ＋ （Ｄ×ＢｘＣ）
・ １ ５Ｊ（６）第１８頁第４行ないし第９行に
「第１２図の・・・構成されている。」とある文を下記
の通り訂正する。 記 ［第１２図デコーダは、排他的論理ゲート１１１〜１１
３、ナントゲート １１４〜１１９及びインバータ１２
０〜１２４で構成されている。 第１３図のデコーダは、排他的論理ゲート１３１〜１３
３、ノアゲート １３４〜１３９及びインバータ１４０
〜１４４で構成れている。」 （７） 図面の第１１図、第１２図、第１３図、第１
５図及び第１６図それぞれを別紙の通り訂正する。 ２、特許請求の範囲 （１）２の補数表現された値の乗算をブースのアルゴリ
ズムを用いて行なう乗算器において、１ビット部分積ど
うしの加算を行なって複数の部分積の加算を行なう部分
積加算手段と、任意ビット数の符号ビットをデコードし
て全符号ビットの和を発生しこれを上記部分積加算手段
の任意のビットに供給する符号ビットデコード手段とを
具備したことを特徴とする並列型加算回路。 （２）前記符号ビットデコード手段には２ビットの符号
ビ、ットＡ、Ｂが入力され、２ビットの出力５（Ｓ−Ａ
ＯＢ）とＮ（Ｎ−Ａ＋Ｂ）を出力するように構成されて
いる特許請求の範囲第１項に記載の並列型加算回路。 （３）前記符号ビットデコード手段には３ビットの符号
ビットＡ、Ｂ、Ｃが入力され、３ビットの出力Ｓ （Ｓ
＝Ａ■ＢＱ＋Ｃ） 、Ｍ （Ｍ＝ （、Ａ Ｘ Ｂ）＋
（ＢｘＣ） ＋（Ｃ×Ａ））及びＮ（Ｎ−Ａ＋Ｂ＋Ｃ）
を出力するように構成されている特許請求の範囲第１項
に記載の並列型加算回路。 （４）前記符号ビットデコード手段には４ビットの符号
ピッ）Ａ、Ｂ、Ｃ，Ｄが入力され、３ビットの出力５（
Ｓ−ＡＯＢ○Ｃ○Ｄ） 、Ｍ （Ｍ＝（Ｄ ｘ Ｂ ｘ
Ｃ）及びＮ （Ｎ＝Ａ＋Ｂ十〇十Ｄ）を出力するよう
に構成されている特許請求の範囲第１項に記載の並列型
加算回路。 出願人代理人 弁理士 鈴 江 武 彦第１１図 １１１２図 第１３図
図は上記実施例の一部回路の入出力関係を示す図、第３
図ないし第６図はそれぞれ上記第２図の関係を満足する
具体的回路の回路図、第７図は異なる実施例の一部回路
の入出力関係を示す図、第８図ないし第１０図はそれぞ
れ上記第７図の関係を満足する具体的回路の回路図、第
１１図は異なる実施例の一部回路の入出力関係を示す図
、第１２図及び第１３図はそれぞれ上記第１１図の関係
を満足する具体的回路の回路図、第１４図はブースのア
ルゴリズムを使用した乗算のプロセスを示す図、第１５
図及び第１６図はそれぞれ従来回路の回路図である。 １１・・・全加算器（ＦＡ）、１２・・・半加算器（Ｈ
Ａ）、■３・・・二人力高速加算器（ＨＳＡ） 、１５
・・・サインビットデコーダ（ＳＢＤ）。 出願人代理人 弁理士 鈴江武彦 （Ｊ開’１ｊ６Ｊ−ど４１６３４（７Ｊ第１１図 第１３図 １、事件の表示 特願昭６２−７６６４７号 ２、発明の名称 並列型加算回路 ３、補正をする者 事件との関係 特許出願人 （８０７） 株式会社 東 芝 ４、代理人 東京都千代田区霞が関３丁目７番２号 ＵＢＥビル６、
補正の対象 ｌζ（ト） ６昨す 明細書、図面 ７、補正の内容 （１）特許請求の範囲を別紙の通り訂正する。 （２）第３頁の第１式を下記の通り訂正する。 記 ｆ’Ｄ−ＡＢ ｎ −１ｎ −２ −Ａ ［−２ｂｎ−１＋２ ｂｎ −２＋
・・・・・・＋２ｂｌ＋ｂＯ］ −Ａ ［（ｂｏ−２ｂ １） ＋ （ｂｌ＋ｂ２−２ｂ３）２２＋・・・・・・＋ （
ｂｎ−３＋ｂｎ−２−２ ｂ ｎ−１） ２” ’）
］（３）第４頁第２行の「・・・２ｂ２１＋１）Ｊの後
に［、ｂ−１−ＯＪを追加する。 （４）第１１頁の第６式を下記の通り訂正する。 記 ｒＳ−Ａ■ＢＯＣ ＝（Ａ×ＢｘＣ） 十（Ａ×ＢｘＣ） 十（Ａ×ＢｘＣ）＋ （Ａ×ＢｘＣ） ・−ｅｒＪ（５
）第１７頁の第１５式を下記の通り訂正する。 記 （Ａ Ｘ ＣＸ Ｄ） （ＢｘＣｘＤ） ＋ （ＣＸＢＸＤ） ＋ （Ｄ×ＢｘＣ）
・ １ ５Ｊ（６）第１８頁第４行ないし第９行に
「第１２図の・・・構成されている。」とある文を下記
の通り訂正する。 記 ［第１２図デコーダは、排他的論理ゲート１１１〜１１
３、ナントゲート １１４〜１１９及びインバータ１２
０〜１２４で構成されている。 第１３図のデコーダは、排他的論理ゲート１３１〜１３
３、ノアゲート １３４〜１３９及びインバータ１４０
〜１４４で構成れている。」 （７） 図面の第１１図、第１２図、第１３図、第１
５図及び第１６図それぞれを別紙の通り訂正する。 ２、特許請求の範囲 （１）２の補数表現された値の乗算をブースのアルゴリ
ズムを用いて行なう乗算器において、１ビット部分積ど
うしの加算を行なって複数の部分積の加算を行なう部分
積加算手段と、任意ビット数の符号ビットをデコードし
て全符号ビットの和を発生しこれを上記部分積加算手段
の任意のビットに供給する符号ビットデコード手段とを
具備したことを特徴とする並列型加算回路。 （２）前記符号ビットデコード手段には２ビットの符号
ビ、ットＡ、Ｂが入力され、２ビットの出力５（Ｓ−Ａ
ＯＢ）とＮ（Ｎ−Ａ＋Ｂ）を出力するように構成されて
いる特許請求の範囲第１項に記載の並列型加算回路。 （３）前記符号ビットデコード手段には３ビットの符号
ビットＡ、Ｂ、Ｃが入力され、３ビットの出力Ｓ （Ｓ
＝Ａ■ＢＱ＋Ｃ） 、Ｍ （Ｍ＝ （、Ａ Ｘ Ｂ）＋
（ＢｘＣ） ＋（Ｃ×Ａ））及びＮ（Ｎ−Ａ＋Ｂ＋Ｃ）
を出力するように構成されている特許請求の範囲第１項
に記載の並列型加算回路。 （４）前記符号ビットデコード手段には４ビットの符号
ピッ）Ａ、Ｂ、Ｃ，Ｄが入力され、３ビットの出力５（
Ｓ−ＡＯＢ○Ｃ○Ｄ） 、Ｍ （Ｍ＝（Ｄ ｘ Ｂ ｘ
Ｃ）及びＮ （Ｎ＝Ａ＋Ｂ十〇十Ｄ）を出力するよう
に構成されている特許請求の範囲第１項に記載の並列型
加算回路。 出願人代理人 弁理士 鈴 江 武 彦第１１図 １１１２図 第１３図
Claims (4)
- （１）２の補数表現された値の乗算をブースのアルゴリ
ズムを用いて行なう乗算器において、１ビット部分積ど
うしの加算を行なって複数の部分積の加算を行なう部分
積加算手段と、任意ビット数の符号ビットをデコードし
て全符号ビットの和を発生しこれを上記部分積加算手段
の任意のビットに供給する符号ビットデコード手段とを
具備したことを特徴とする並列型加算回路。 - （２）前記符号ビットデコード手段には２ビットの符号
ビットＡ、Ｂが入力され、２ビットの出力Ｓ（Ｓ＝Ａ■
Ｂ）とＮ（Ｎ＝Ａ＋Ｂ）を出力するように構成されてい
る特許請求の範囲第１項に記載の並列型加算回路。 - （３）前記符号ビットデコード手段には３ビットの符号
ビットＡ、Ｂ、Ｃが入力され、３ビットの出力Ｓ（Ｓ＝
Ａ■Ｂ■Ｃ）、Ｍ（Ｍ＝（＠Ａ＠×Ｂ）＋（＠Ｂ＠×Ｃ
）＋（＠Ｃ＠×Ａ））及びＮ（Ｎ＝Ａ＋Ｂ＋Ｃ）を出力
するように構成されている特許請求の範囲第１項に記載
の並列型加算回路。 - （４）前記符号ビットデコード手段には４ビットの符号
ビットＡ、Ｂ、Ｃ、Ｄが入力され、３ビットの出力Ｓ（
Ｓ＝Ａ■Ｂ■Ｃ■Ｄ）、Ｍ（Ｍ＝（＠Ａ＠×Ｂ）＋（＠
Ｂ＠×Ｃ）＋（＠Ｃ＠×Ｄ）＋（＠Ｄ＠×Ａ））及びＮ
（Ｎ＝Ａ＋Ｂ＋Ｃ＋Ｄ）を出力するように構成されてい
る特許請求の範囲第１項に記載の並列型加算回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076647A JPS63241634A (ja) | 1987-03-30 | 1987-03-30 | 並列型加算回路 |
| US07/171,105 US4879677A (en) | 1987-03-30 | 1988-03-21 | Parallel adder circuit with sign bit decoder for multiplier |
| KR1019880003523A KR920003540B1 (ko) | 1987-03-30 | 1988-03-30 | 병렬형 가산회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076647A JPS63241634A (ja) | 1987-03-30 | 1987-03-30 | 並列型加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63241634A true JPS63241634A (ja) | 1988-10-06 |
Family
ID=13611186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076647A Pending JPS63241634A (ja) | 1987-03-30 | 1987-03-30 | 並列型加算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4879677A (ja) |
| JP (1) | JPS63241634A (ja) |
| KR (1) | KR920003540B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009110238A (ja) * | 2007-10-30 | 2009-05-21 | Sanyo Electric Co Ltd | 演算装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3823722A1 (de) * | 1988-07-13 | 1990-01-18 | Siemens Ag | Multiplizierer |
| US5262976A (en) * | 1989-11-13 | 1993-11-16 | Harris Corporation | Plural-bit recoding multiplier |
| US5040139A (en) * | 1990-04-16 | 1991-08-13 | Tran Dzung J | Transmission gate multiplexer (TGM) logic circuits and multiplier architectures |
| US5162666A (en) * | 1991-03-15 | 1992-11-10 | Tran Dzung J | Transmission gate series multiplexer |
| US5285271A (en) * | 1991-05-14 | 1994-02-08 | Hewlett-Packard Company | Digital color matrixing circuit |
| JP3637073B2 (ja) * | 1993-10-21 | 2005-04-06 | 株式会社東芝 | 倍精度・単精度・内積演算および複素乗算が可能な乗算器 |
| TW421757B (en) * | 1996-06-06 | 2001-02-11 | Matsushita Electric Ind Co Ltd | Arithmetic processor |
| KR100425673B1 (ko) * | 1996-09-10 | 2004-06-12 | 엘지전자 주식회사 | 피피알기법을이용한곱셈방법 |
| US6134576A (en) * | 1998-04-30 | 2000-10-17 | Mentor Graphics Corporation | Parallel adder with independent odd and even sum bit generation cells |
| US6684236B1 (en) * | 2000-02-15 | 2004-01-27 | Conexant Systems, Inc. | System of and method for efficiently performing computations through extended booth encoding of the operands thereto |
| JP3833884B2 (ja) * | 2000-09-27 | 2006-10-18 | 株式会社東芝 | ディジタルフィルタ |
Citations (2)
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|---|---|---|---|---|
| JPS61221823A (ja) * | 1985-03-26 | 1986-10-02 | Fujitsu Ltd | リコ−ド式乗算回路における被乗数サイン拡張方式 |
| JPS6383834A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 乗算器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60237534A (ja) * | 1984-05-09 | 1985-11-26 | Toshiba Corp | 並列乗算器 |
| US4575812A (en) * | 1984-05-31 | 1986-03-11 | Motorola, Inc. | X×Y Bit array multiplier/accumulator circuit |
| US4748582A (en) * | 1985-06-19 | 1988-05-31 | Advanced Micro Devices, Inc. | Parallel multiplier array with foreshortened sign extension |
-
1987
- 1987-03-30 JP JP62076647A patent/JPS63241634A/ja active Pending
-
1988
- 1988-03-21 US US07/171,105 patent/US4879677A/en not_active Expired - Lifetime
- 1988-03-30 KR KR1019880003523A patent/KR920003540B1/ko not_active IP Right Cessation
Patent Citations (2)
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|---|---|---|---|---|
| JPS61221823A (ja) * | 1985-03-26 | 1986-10-02 | Fujitsu Ltd | リコ−ド式乗算回路における被乗数サイン拡張方式 |
| JPS6383834A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 乗算器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009110238A (ja) * | 2007-10-30 | 2009-05-21 | Sanyo Electric Co Ltd | 演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880011650A (ko) | 1988-10-29 |
| US4879677A (en) | 1989-11-07 |
| KR920003540B1 (ko) | 1992-05-02 |
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