JPS6383834A

JPS6383834A - 乗算器

Info

Publication number: JPS6383834A
Application number: JP61228490A
Authority: JP
Inventors: Toru Sasaki; 徹佐々木; Kazuyuki Men; 一幸面
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1986-09-29
Filing date: 1986-09-29
Publication date: 1988-04-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明は、ディジタル並列乗算器に関し、詳しくは、
対象となる数が２の補数表現の場合には有符号乗算を行
ない、２進正数表現の場合には無符号乗算を行なう、Ｌ
ＳＩ化に適した乗算器に関する。

（従来の技術）今、ｎビットの被乗数Ｘおよび乗数Ｙをそれぞれ次のよ
うに表現するとし、Ｘ＝　（ｘ％−＋　　、Ｘ屯−１、・・・、×０）Ｙ干
（ｙλ−１，７戦−２、・・・、Ｖｏ）（但し、Ｘｉ、
ＶＬ＝０または１．０≦ｉ≦ｎ−１）これらの数の２の
補数表現をそれぞれｘ、ｙとし、２進正数表現をそれぞ
れｘ”、ｙ″とすると、それぞれ次式のように表現され
る。

Ｖ＝−２０−’Ｖａ−＋　　　＋、Σ２　　・ｙ。

また、ブースのアルゴリズムによる乗算は右符号乗算で
あり、次式で表現される。

（但し、Ｖ−＋＝Ｏ）ここで、括弧内の（−２ｙよｔヤ＋＋　　　Ｖｚｉ　　
＋Ｖ２ｉｊ　　）が部分乗数解読値であり、この部分乗
数解読値と被乗数×との積（−２ｙかｌ　　＋Ｖ２ｉ　
　＋Ｖｚｉ−＋　　）　Ｘが部分積である。

ところで、上述した２進正数表示の数の積ｘｙと２の補
数表現のｘ”ｙ’との間には次式で示す関係がある。

ｘ　’　ｙ　’　＝ｘｙ＋２％（×％−＋　”　Ｖ　”
　＋Ｖａ−＋　　”　Ｘ　”　）すなわち、無符号乗算
結果の有符号化を行なうには一２’　（Ｘ　％−１・ｙ
十ｙ、％−１・Ｘ）の補正を行ない、有符号乗算結果の
無符号化を行なうには＋２″（Ｘ’１１−１・Ｖ　＋　
’ｌ＃Ｌ−＋・Ｘ）の補正を行なう必要がある。

従来、このような補正を行なうために、（１）別の加算
器を用意し、補正項を加える方法、および（２）演算ユ
ニットに組込まれた乗算器の場合には、乗算結果を加算
器に転送し、補正項を加える方法等がある。第１５図は
最初の方法を実施する回路であり、補正用の加算器１１
５が設けられている。

また、第１６図は後者の方法を実施する回路であり、乗
算器１０４からの乗゛算結果を加算器１０８に転送し、
補正用レジスタ１０５からの補正項１０６を加えている
ものである。

（発明が解決しようとする問題点）上述した最初の方法においては、加算器１１５に乗数レ
ジスタ、被乗数レジスタからのデータを供給するための
配線が必要となるため、面積が著しく増加するという問
題があり、また後者の方法では、乗算に要する命令のス
テップ数が増加するとともに、補正項を作成するための
マイクロ命令が必要となり、非経済的であるという問題
がある。

この発明は、上記に鑑みてなされたもので、その目的と
するところは、大幅な回路の追加なく、有符号および無
符号乗算の両者を行なうことができる乗算器を提供する
ことにある。

［発明の構成］（問題点を解決するための手段）上記問題点を解決するため、この発明は、ブースのアル
ゴリズムによって３桁ずつ乗数を分割して形成される′
ａ数の部分乗数の各々にそれぞれ対応する複数の部分乗
数解読値を算出する解読値算出手段と、前記部分乗数解
読値の数に相当する行を有し、被乗数の桁数に相当する
列を有するマトリックス状に配列され、各行の各々の制
御入力には前記各部分乗数解読値が共通に供給され、各
列の各々のデータ入力には被乗数の各桁が共通に供給さ
れ、データ入力に供給される被乗数の各桁の数および制
御入力に供給される部分乗数解読値によって決定される
値を出力し、各行が出力する値で部分積を構成する複数
のセレクタと、前記被乗数が供給される各行の複数のセ
レクタの最上位桁の更に上位に設けられ、被乗数を無符
号化するための被乗数補正用セルと、前記マトリックス
の任意の行間に設けられ、乗数を無符号化するための乗
数補正用セルと、各行のセレクタから出力される部分積
のすべておよび前記補正用セルからの出力のすべてを部
分乗数の位置に対応して互いに加算する加算手段とを有
することを要旨とする。

（作用）この発明の乗算器においては、マトリックス状に配列さ
れた複数のセレクタの各列のデータ入力に被乗数を共通
に入力し、各行の制御入力に対してブースのアルゴリズ
ムで定義される部分乗数解読値を入力するとともに、被
乗数が入力される各行の複数のセレクタの最上位桁の更
に上位に被乗数を無符号化補正するための被乗数補正用
セルを設け、またマトリックスの任意の行間に乗数を無
符号化補正するための乗数補正用セルを設け、各行のセ
レクタから出力される部分積および各補正用セルからの
出力値を加算している。

（実施例）以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例に係る乗算器の回路ブロッ
ク図である。同図の乗算器は、−例として８ビツトの乗
算をブースのアルゴリズムを使用して有符号乗算を行な
うとともに、無符号乗算用の補正機能を有し、これによ
り無符号乗算も行なえるようになっているものである。

すなわち、ブースのアルゴリズムを使用した乗算は通常
有符号乗算であって、乗数および被乗数とも２の補数表
現で解釈されるので符号桁を拡張する必要があるが、無
符号乗算を行なう場合には、乗数および被乗数とも２進
正数表現として解釈されるので後述するような補正が必
要となるのである。

第１図の乗算器は、マトリックス状に配列された複数の
セレクタ８１０〜８４７を有し、各セレクタＳは被乗数
ｘＬ　（ｉ−０〜７）の入力されるデータ入力と、部分
乗数解読値ｙｄｅｃｉ　　（ｉ　＝　１〜４）が入力さ
れる制御入力と、被乗数ＸＬ　　と部分乗数解読％　ｙ
ｄｅｃｉとの部分積に相当する値が出力される出力とを
有する。

このマトリックスを構成するセレクタＳは、第１行のセ
レクタ８１０〜Ｓ１７．第２行のセレクタ３２０〜Ｓ２
７．第３行のセレクタ８３０−８３７、第４のセレクタ
８４０〜Ｓ４７に分割され、第１〜第４のセレクタＳは
２桁ずつずらされて配列されているが、各行を構成する
８個のセレクタＳの同一列の各セレクタＳのデータ入力
には８ビツトの被乗数Ｘ　　（−Ｘ７．Ｘ６．・・・Ｘ
Ｏ）の各桁が入力されている。すなわち、第１列目のセ
レクタ８１０，８２０，８３０．Ｓ４０のデータ入力に
は被乗数Ｘの第１桁目の被乗数ＸＯが入力され、第２列
目のセレクタ８１１，８２１．Ｓ３１．Ｓ４１のデータ
入力には被乗数Ｘの第２桁目の被乗数×１が入力され、
以下同様にして、第７列目のセレクタ８１７，８２７，
８３７，８４７のデータ入力には被乗数Ｘの第８桁目の
被乗数×７が入力されている。

各行のセレクタＳの制御入力には、ブースのアルゴリズ
ムによる部分乗数解読値ｙｄｅｃ　１〜ｙｄｅｃ　４が
共通に入力されている。すなわち、第１行のセレクタ８
１０〜３１７の制御入力には共通に第１の部分乗数解読
１［ｙｄｅｃｌが入力され、第２行のセレクタＳ　２０
−８２７の制御入力には共通に第２の部分乗数解読値ｙ
ｄｅｃ２が入力され、第３行のセレクタ３３０−８３７
の制御入力には共通に第３の部分乗数解読値ｙｄｅｃ３
が入力され、第４行のセレクタ８４１〜８４７の制御入
力には共通に第４の部分乗数解読値ｙｄａｃ　４が入力
されている。

また、第１〜第４の行のセレクタＳの最上位の更に上位
側には、それぞれ符号用セルＳ［３１〜ＳＢ４および被
乗数補正用セルＭＸＩ〜ＭＸ４が配列され、これらのセ
ルにより無符号乗算に対する補正が行なわれている。各
行の符号用セルＳＢおよび被乗数補正用セルＭＸには対
応する行のセレクタＳの制御入力に供給されている部分
乗数解読値ｙｄｅｃｉ　と同じ部分乗数解読値ｙｄｅｃ
　ｉが供給されている。また、符号用セルＳ８１、被乗
数補正用セルＭＸ１、被乗数補正用セルＭＸ２、被乗数
補正用セルＭＸ３、被乗数補正用セルＭＸ４には有符号
乗算であるかまたは無符号乗算であるかを示す乗算制御
信号ＭＣが供給されている。乗算制御信号ＭＣが高レベ
ルのとき有符号乗算が実行され、低レベルのとき無符号
乗算が実行されるようになっている。更に、被乗数補正
用セルＭＸＩ、符号用セルＳＢ２、符号用セルＳＢ３、
符号用セルＳ８４には論理ルベル信号が供給されている
。

第１行のセレクタ５１０−８１７、符号用セルＳＢＩお
よび被乗数補正用セルＭＸ１により部分乗数解読値ｙｄ
ｅｃ　１と被乗数Ｘとの第１の部分積ＰＤ１が算出され
、第２行のセレクタＳ　２０−８２７、符号用セルＳＢ
２および被乗数補正用セルＭＸ２により部分乗数解読１
ｉｙｄｅｃ２と被乗数×との第２の部分積ＰＤ２が算出
され、第３行のセレクタ５３０−８３７、符号用セル８
８３および被乗数補正用セルＭＸ３により部分解読値ｙ
ｄｅＣ３と被乗数Ｘとの第３の部分積ＰＤ３が算出され
、第４行のセレクタ８４０〜８４７、符号用セルＳＢ４
および被乗数補正用セルＭＸ４により部分乗数解読値ｙ
ｄｅｃ４と被乗数×との第４の部分積ＰＤ４が算出され
る。

このように算出される第１〜第４の部分積ＰＤ１〜ＰＤ
４は、全加算器ＡＤＯ〜ＡＤ３８および高速加算器ＡＤ
Ｄによって対応する桁同志が加算され、１６ビツトの積
ＰＯ〜Ｐ１５が算出されるようになっている。

また更に、第１の部分積ＰＤ１ないし第４の部分積ＰＤ
４が２の補数を取ったとき５ｉ下位桁または最下位桁の
次の桁に論理１信号のキャリーピットを加算するための
キャリーピット加算セルＣＢ１〜ＣＢ４の出力がそれぞ
れ全加算器ＡＤＩ。

ＡＤ３．ＡＤ１５．ＡＤ２７の入力に供給されている。

乗数ｙを補正するための８個の乗数補正セルＭＹＯ−Ｍ
Ｙ７の出力が全加算器Ａ０２９〜ＡＤ３６の入力に供給
されている。また、各乗数補正セルＭＹの制御入力には
乗算制御信号ＭＣが供給されている。

以上のように本実施例に係る乗算器は構成されているが
、次にその全体的および部分的原理について説明する。

第２図は第１図の乗算器を使用した乗算の一例として被
乗数ｘ−１３（２進数００００１１０１）と乗数ｙ−３
６（２進数−００１００１００）の場合について示して
いるものである。８ビツトの乗数ｙ＝（ｙｏ、ｙｌ、・
・・ｙ７）はブースのアルゴリズムでは最下位ピットの
下位に更にｒＯＪの１ビツト・分Ｖ−＋が加えられ、こ
れが３ビツトずつ分割されて４つの部分乗数ＰＰ１〜Ｐ
Ｐ４が形成される。そして、この部分乗数ＰＰ１〜ＰＰ
４に対して４つの部分乗数解読値ｙｄｅｃｉがそれぞれ
右の表の右欄に示すように算出されている。この部分乗
数解読値ｙｄｅｃｉは第１図において第１〜第４行のセ
レクタＳの制御入力に供給されているものである。この
第１〜第４の部分乗数解読値ｙｄｅｃ　１〜ｙｄｅｃ　
４がそれぞれ被乗数Ｘと掛けられ、第１の部分積ＰＤ１
〜第４の部分積ＰＤ４が算出される。

この第１の部分積ＰＤＩ〜第４の部分積ＰＤ４はそれぞ
れ前記第１〜第４のセレクタＳから出力されるものであ
る。これらの部分積ＰＤ１〜ＰＤ４は各部分乗数ＰＰ１
〜ＰＰ４に対応する位置だけずらされて加算され、積＝
４６８が得られている。

第２図において、括弧内で示す部分が符号拡張部である
。第１図の乗算はこの第２図に示すブースのアルゴリズ
ムを回路化し、無符号乗算に対して補正を行なっている
ものである。

なお、ブースのアルゴリズムで締出される３ビツトの部
分乗数Ｖ＝ニヤ２．ｙ２ヤ　＊　Ｖｂ　　に対する部分
乗数解読（ｍ　ｙｄｅＣｔは第３図の表に示すように、
Ｏ１±１．±２の値を取る。

第４図（ａ）および（ｂ）は、それぞれブースのアルゴ
リズムの乗算において有符号乗算および無符号乗算の場
合の符号拡張部の部分積を表として示しているものであ
る。すなわち、表において、横には被乗数ＸとしてｘＱ
、ｘｌ、・・・Ｘ　ａ＋１　　およびその符号拡張部Ｘ
％　　＊”ｌ’Ｌ−１＋・・・ＸｆＬ−ｌ　　を取り、
縦には部分乗数解読値ｙｄｅｃｉとして２．１．Ｏ，−
１、−２を取り、両者の交じる表部弁に部分積が示され
ている。

第４図（ａ）の有符号乗算において、部分乗数解読値ｙ
ｄｅｃｉ−２の場合には被乗数Ｘは１ビツト上位にシフ
トされ、符号拡張部には×１１　が拡張されている。部
分乗数解読値ｙｄｅｃｉ　＝　１の場合には被乗数Ｘが
そのままとなり、符号拡張部には被乗数Ｘの最上位　の
数×１−１　　がそのまま拡張されている。部分乗数解
読値ｙｄｅｃｉ　−０はすべてＯとなっている。部分乗
数解読値ｙｄｅｃｉ＝−１は被乗数Ｘは反転されるとと
もに、最下位ビットに１が加えられて、２の補数が取ら
れ、符号拡張部にはＬフが拡張されている。また、部分
乗数解読値ｙｄｃｃ　１＝−２は部分乗数解読値ｙｄｅ
ｃｉ　＝　−１を１ビツトシフトしたようになっている
。

また、第４図（ｂ）の無符号乗算において、部分乗数解
読値ｙｄｅｃｉ　−２の場合には被乗数Ｘは１ビツト上
位にシフトされ、符号拡張部には最下位ビットを除いて
Ｏが占有している。部分乗数解読値ｙｄｅｃｉ＝１の場
合には被乗数Ｘがそのままとなり、符号拡張部にはＯが
占有している。部分乗数解読値ｙｄｅｃｉ＝ｏはすべて
Ｏとなっている。部分乗数解読値ｙｄｅｃｉ　＝−１は
被乗数×は反転されるとともに、最下位ビットに１が加
えられて、２の補数が取られ、符号拡張部には１が占有
している。また、部分乗数解読値ｙｄｅｃｉ　＝　−２
は部分乗数解読値ｙｄｅｃｉ　＝　−１を１ビツトシフ
トし、符号拡張部分には最下位ビットを除いて１が占有
している。

なお、第５図はブースのアルゴリズムの符号拡張部の各
々の部分積を示し、第６図はこれら部分積の補数を取り
、加算したものであり、次のようになる。

ここで、Ｔ１は部分＠ｉ行目のｎ＋１ビット目のことで
あるから、第４図〜第６図から部分乗数解読値ｙｄｅｃ
　ｉに対し、第１図で説明した被乗数補正用セルＭＸ、
符号用セルＳＢを第７図に示すような出力を発生するよ
うに設定または構成すればよいことになる。

更に詳細には、第１図の乗算器に使用されている符号用
セル８Ｂおよび被乗数補正用セルＭＸは、それぞれ第４
図（ａ）、（ｂ）の表においてＳＢおよびＭＸによって
点線で囲んで示すように符号拡張部の最下位ビットおよ
びその次の下位ビットで示″ｔｊｇ！４を出力するよう
に構成されればよいことになる。

第７図は符号用セルＳＢおよび被乗数補正用セルＭＸに
おけるこの関係を示している表であり、第７図（ａ）で
示す有符号乗算の場合には、部分乗数解読値ｙｄｅｃｉ
　−２，１，Ｏ，−１，−２に対して符号用セルＳＢは
第４図（ａ）かられかるようにＸ％−１゜Ｘ％−１＊　
Ｏ＊　Ｘ’二、；を出力し、被乗数補正用セルＭＸは簡
略化するために第４図（ａ）の示す値を反転したＬ口、
てコ＋　１　＊　Ｘｑ−＋＋　Ｘへ−を出力し、また第
７図（ωで示す無符号乗算の場合には、部分乗数解読値
ｙｄｅｃｉ　−２，１、Ｏ，−１、−２に対して符号用
セルＳＢは第４図（υかられかるようにＸｎ−＋＋　Ｏ
ｒ　Ｏｓ　１　＊　ｘ、、を出力し、被乗数補正用セル
ＭＸは簡略化するために第４図（ｂ）の示す値を反転し
た１、１，１．Ｏ，Ｏを出力している。

ところで、前述した部分乗数解読＠ｙｄｅｃｉに被乗数
Ｘを掛けた部分積は第８図に示すように、０゜±Ｘ、±
２Ｘ　　（＝Ｏ，ｘ、２ｘ、ｘ、２Ｘ）を生成するが、
この部分積を発生する部分乗数解読値ｙｄｅｃｉを前述
した乗算制御信号ＭＣとして第１図の乗算器の各セレク
タＳおよび他のセルに供給するために、部分乗数解読値
ｙｄｅｃｉそのものの値０゜±１．±２を供給するので
なく、被乗数Ｘに対して部分乗数解読値ｙｄｅｃ　ｉに
よって行なわれる結果と同じことを行なわせしめるよう
な部分乗数解読値ｙｄｅｃｉに代わる信号を形成し、こ
の信号を各セレクタＳやセル等に供給している。すなわ
ち、この部分乗数解読値ｙｄｅｃｉに代る信号として第
８図に示すような信号Ｘ、２Ｘ、信ＭＭを形成し、この
部分乗数解読信号Ｘ、２Ｘ、Ｍを各セレクタＳおよびセ
ルに供給している。そして、この部分乗数解読信号ｘ、
２ｘ、Ｍと、部分乗数Ｖｚｉ＋＋　　＊　￥ｚｉ、Ｖａ
Ｆ−＋　　と、部分積との関係は第８図の通りである。

第１図の乗算器に供給される部分乗数解読値ｙｄｅｃ　
ｉは、この部分乗数解読信号Ｘ、２Ｘ、Ｍが使用されて
いる。

第９図は部分乗数Ｗ？読値ｙｄｅｃ　ｉを作成する３ビ
ツトの乗数ｙ筋＋　、ＶＬ−ＶＬ−Ｉから上記部分乗数
解読値＠Ｘ、Ｘ２．Ｍを出力するように構成した回路を
示している図である。同回路は、第８図に示す真理値表
に従って形成され、インバータ９１，９２．９３と、ナ
ンド回路９４．９５．９６と、■クスクルーシプオア回
路９７とで構成されている。

第１０図は被乗数補正用セルＭＸを構成する回路であり
、制御入力として上記部分乗数解読信号Ｘ、２Ｘ、Ｍが
供給されるとともに、乗算制御信号ＭＣおよびその反転
した乗算制御信号ＭＣが供給され、また符号用セルＳＢ
の出力信号５Ｂｏｕが供給されている。この被乗数補正
用セルＭ　Ｘは、乗算制御信号ＭＣ−１の場合、すなわ
ち有符号乗算の場合には、第７図（ａ）の表に従って構
成されているが、インバータ１０１によって符号用セル
ＳＢの出力信号５Ｂｏｕを反転し、ナンド回路１０２゜
１０３を介して出力信号ＭＸＯｕとして出力し、また反
転乗算制御信号ＭＣ＝　１の場合、すなわち無符号乗算
器の場合には、第７図（ｂ）の表に従ってナンド回路１
０４と、オア回路１０５と、ナンド回路１０６とで構成
されている。

第１１図は符号用セルＳＢを構成する回路であり、制御
入力として上記部分乗数解読信号×、２Ｘ　Ｘ、Ｍが入
力されるとともに、前段である下位桁の被乗数×５−１
が入力され、更に乗算制御信号ＭＣおよび反転乗算制御
信号ＭＣが入力されている。

この符号用セルＳＢは、有符号乗算である乗算制御信号
ＭＣ＝１の場合、および無符号乗算である反転乗算制御
信号ＭＣ−１の場合に応じて第７図＜ａ＞、（ｂ）に従
ってインバータ１１１．ナンド回路１１２〜１１９、イ
ンバータ１１０によって構成され、出力信号３Ｂｏｕお
よび反転出力信号５ＢＯＵが出力されている。

前述した第４図（ａ）、（ｂ）かられかるように、部分
乗数解読値ｙｄｅｃｉ　＝−１，−２の時には、２の補
数を取るために被乗数Ｘを反転した後、「１」が加算さ
れているが、第１図に示したキャリービットセルＣＢは
その「１」を加算するためのセルであり、各部分積の最
下位において全加算器ＡＤに出力されているものである
。

第１２図はこのキャリービットセルＣＢとセレクタの最
下位ビットの回路図である。この回路は部分乗数解読信
号ｘ、２ｘ、Ｍが制御入力として供給され、インバータ
１２１と、ナンド回路１２２．１２３，１２４と、エク
スクル−シブノア回路１２５と、ノア回路１２６とから
構成され、ノア回路１２６から出力信号ＣＢが出力され
、ナンド回路１２４からセレクタ最下位ビット出力信号
が出力されている。そして、部分乗数解読値ｙｄｅｃｉ
−−１の時にはキャリービットセルの出力信号ＣＢ−１
となり、セレクタの最下位ビットの出力信号−ＸＯとな
る。また、部分乗数解読値ｙｄｅｃ　１＝−２の時には
最下位ビットの出力信号ＣＢ−１となり、セレクタの最
下位ビットの上位ビットの出力信号＝１となる。

また、第１図においては、乗数補正セルＭＹが全加算器
ＡＤ２９〜ＡＤ３６の入力に接続され、乗数ｙの補正を
行なっているが、この乗数ｙの補正は２＼−１×をたし
込むように設定すればよい。

すなわち、乗数ｙの補正は乗算結果の上位ｎビットにｙ
４−５　　・×をたし込むことであるから、この乗数補
正セルＭＹを第１図のマトリックス状の乗算器に組み込
む場合、最下位段に設けることが自然である。

第１３図はこの乗数補正セルＭＹの回路である。

この乗数補正セルＭＹは、乗算１ｉ１１１１１１信号Ｍ
Ｃがインバータ１３１を介してアンド回路１３２の一方
の入力に供給され、この乗算制御信号ＭＣが低レベルの
時、アンド回路の他方の入力に供給されている乗数Ｖ　
ｎ−＋　　がアンド回路１３２から出力され、この乗数
’ｌｘ−＋　　が１の時、アンド回路１３３の一方の入
力に供給されている被乗数Ｘがアンド回路１３３から出
力され、乗数Ｖｘ−１がＯの時、アンド回路１３３から
Ｏが出力されるように構成されている。

第１４図は以上の関係、すなわち第１図に示す乗算器を
ｎビットの場合について示した概念図である。

以上のように構成された乗算器において、乗算制御信号
ＭＣが高レベルで反転乗算制御信号ＭＣが低レベルの場
合には、有符号乗算が通常のブースのアルゴリズムに従
って行なわれ、乗算制御信号ＭＣが低レベルで反転乗算
制御信号ＭＣが高レベルの場合には、符号用セルＳＢ、
被乗数補正用セルＭＸ１乗数補正セルＭＹが作用して無
符号乗算が行なわれる。すなわち、被乗数Ｘは第１行の
セレクタ８１０〜Ｓ１７、第２行のセレクタ８２０〜２
７、第３行のセレクタ３３０−８３７および第４行のセ
レクタ８４１〜８４７の各データ入力に共通に供給され
るとともに、第１行のセレクタ８１０〜８１７の制御入
力には第１の部分乗数解読値ｙｄｅｃ１　、すなわち部
分乗数解読信号Ｘ、２ｘ、Ｍが供給され、第２のセレク
タＳ　２０−８２７の制御入力には第２の部分乗数解読
値ｙｄｅｃ２が供給され、第３行のセレクタ８３０〜８
３７の制御入力には第３の部分乗数解読値ｙｄｅＣ３が
供給され、第４行のセレクタ８４１〜Ｓ４７の制御入力
には第４の部分乗数解読値ｙｄｅｃ　４が供給される。

この結果、第１行のセレクタＳＩＯ〜８１７からは被乗
数Ｘと第１の部分乗数解読値ｙｄｅｃ　１との第１の部
分積ＰＤ１が出力され、第２行のセレクタ８２０〜８２
７からは被乗数Ｘと第２の部分乗数解読値ｙｄｅｃ　２
との第２の部分積ＰＤ、２が出力され、第３行のセレク
タ８３０〜Ｓ３７からは被乗数Ｘと第３の部分乗数解読
値ｙｄｅｃ３との第３の部分積ＰＤ３が出力され、第４
行のセレクタ８４１〜Ｓ４７からは被乗数Ｘと第４の部
分乗数解読値ｙｄｅｃ　４との第４の部分積ＰＤ４が出
力される。このように各セレクタＳから出力された部分
積は全加算器ＡＤ１〜ＡＤ３８および高速加算器ＡＤＤ
によって加算されて積ＰＯ−Ｐ１５として出力されるの
であるが、この場合、各部分積の最下位であるセレクタ
８１０，８４７，８５５．８６３の出力は全加算器ＡＤ
１．ＡＤ３．ＡＤ５．ＡＤＩ５、ＡＤ１７．ＡＤ２７で
それぞれキャリービットセルＣＢ１．２．３．４の出力
と加算され、前述したように部分乗数解読値ｙｄｅｃｉ
　＝　−１、−２に対するキャリー加算が行なわれる。

また、第１行のセレクタ８１０〜８．１７乃至第４行の
セレクタ８４１〜Ｓ４７の最上位桁の前にそれぞれ配列
された符号用セルＳＢ１乃至ＳＢ４および被乗数補正用
セルＭＸ１乃至ＭＸ４によって第７図に示す符号拡張部
の補正が行なわれる。更に、前記乗数補正セルＭＹＯ−
ＭＹ７によって乗数ｙの補正が行なわれる。そして、こ
れらの補正を含んだ上記部分積が全加算器ＡＤＯ〜３８
および高速加算器ＡＤＤによって加算され、積ＰＯ〜１
５が算出されるのである。

［発明の効果〕以上説明したように、この発明によれば、マトリックス
状に配列された複数のセレクタの各列のデータ入力に被
乗数を共通に入力し、各行の制御入力に対してブースの
アルゴリズムで定義される部分乗数解読値を入力すると
ともに、被乗数が入力される各行の複数のセレクタの最
上位桁の更に上位に被乗数を無符号化補正するための被
乗数補正用セルを設け、またマトリックスの任意の行間
に乗数を無符号化補正するための乗数補正用セルを設け
、各行セレクタから出力される部分積および各補正用セ
ルからの出力値を加算しており、演算時間や構造的大き
さの大幅な増大もなく比較的少量のハードウェアの組込
みで有符号乗算および無符号乗算が実行でき、経済化が
達成されている。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る乗算器のブロック図
、第２図は第１図の乗算器による一乗算例を示す図、第
３図はブースのアルゴリズムによる部分乗数解読値を示
す表、第４図はブースのアルゴリズムによる符号拡張部
を含む部分積のビットの並びを示す表、第５図はブース
のアルゴリズムの符号拡張部を示す図、第６図はブース
のアルゴリズムの符号拡張部の補数を取って加算した形
を示す図、第７図はブースのアルゴリズムの補正を説明
するための表、第８図はブースのアルゴリズムの乗数ｙ
の解読結果を示す表、第９図は乗数ｙのデコーダを示す
回路図、第１０図は被乗数補正用セルＭＸの回路図、第
１１図は符号用セルＳＢの回路図、第１２図はキャリー
ビットセルＣＢの回路図、第１３図は乗数補正セルＭＹ
の回路図、第１４図はブースのアルゴリズムの乗算ダイ
ヤグラムを示す図、第１５図および第１６図は従来の回
路例である。ＡＤＩ〜ＡＤ３８・・・全加算器、ＡＤＤ・・・高速加
算器、ＣＢ１〜ＣＢ４・・・キャリービットセル、ＭＸ
１〜ＭＸ４・・・被乗数補正用セル、ＭＹＯ〜ＭＹ７・
・・乗数補正セル、８１０〜８４７・・・セレクタ、３
８１〜８８４・・・符号用セル。

Claims

【特許請求の範囲】

ブースのアルゴリズムによって乗数を分割して形成され
る複数の部分乗数の各々にそれぞれ対応する複数の部分
乗数解読値を算出する解読値算出手段と、前記部分乗数
解読値の数に相当する行を有し、被乗数の桁数に相当す
る列を有するマトリックス状に配列され、各行の各々の
制御入力には前記各部分乗数解読値が共通に供給され、
各列の各々のデータ入力には被乗数の各桁が共通に供給
され、データ入力に供給される被乗数の各桁の数および
制御入力に供給される部分乗数解読値によって決定され
る値を出力し、各行が出力する値で部分積を構成する複
数のセレクタと、前記被乗数が供給される各行の複数の
セレクタの最上位桁の更に上位に設けられ、被乗数を無
符号化するための被乗数補正用セルと、前記マトリック
スの任意の行間に設けられ、乗数を無符号化するための
乗数補正用セルと、各行のセレクタから出力される部分
積のすべておよび前記補正用セルからの出力のすべてを
部分乗数の位置に対応して互いに加算する加算手段とを
有することを特徴とする乗算器。