JPS5858695B2 - ２進数乗算装置 - Google Patents

Description

【発明の詳細な説明】 本発明は第１組のｍｎ２進数字を有する第１の数と第２
組のｐｎ２進数字を有する第２の数とを乗算するに当り
、該第１の数および第２の数を受ける入力端子を有する
部分積形成装置の第１アレイを具え、該部分積形成装置
の出力端子を第３組のｑ部分積が転送される和形成装置
の入力端子に接続し、該和形成装置には関連する有効桁
位に関し前記ｑ部分積の完全な和を形成する装置を設け
、該完全な和を乗算装置の他の処理を行う出力端子に生
せしめるようにした２進数乗算装置に関するものである
。

ある種のデータ処理装置では各々が大きな数のビットよ
り成る被乗数および乗数を乗算する高速装置が必要であ
る。

かかる必要性は科学的用途に使用されかつ大きな数の順
次の乗算を繰返し行うかまたは対を威して乗算すべき量
の紐間を乗算する電子計算機において特に顕著となる。

またこの種の演算は会計目的の計算機または所定の目的
例えば測定結果の複素級数を相互相関または自己相関す
る目的の計算機においても必要となる。

さらにかかる演算はデイジタルトランスバーサルフイル
クにおいでも必要となる。

一般に１０進乗算は被乗数の乗算値（１ｘ、・・・９ｘ
）を順次に加算することにより行う。

同様に２進乗算は通常展開予備積に対し被乗数を順次桁
送りすることにより行うがこの場合順次の乗数ビットの
値によって被乗数を予備積に加算する必要があるか否か
を決めるようにしている。

また演算を並列に行って乗算を高速化することはアイ・
ビー・エム テクニカル ディスクロージュア プルテ
ン、第１６巻、第２０５５頁に記載されているアール・
エッチ・ラーソンによる論文１メデイアムスピード マ
ルチプライ１から既知である。

この論文では容量が４ビツトの共通母線を４つの乗数ビ
ットの並列供給用として用いている。

これがためかかる装置では演算操作のサイクルモードを
完全な乗算を行うに当り多数回繰返す必要゛がある。

さらに既知の装置では桁上げ信号を複雑に転送する加算
器を必要とする。

本発明の目的は２進符号化数の高速並列乗算装置を提供
せんとするにある。

本発明の他の目的は限定された数の論理ゲートのみを用
いる２進符号化数の高速並列乗算装置を提供せんとする
にある。

本発明の他の目的はゲート遅延回路で表わされる論理深
度が小さく作動の迅速な部分積形成装置を提供せんとす
るにある。

本発明の他の目的はモジュラ構体の部分積形成装置のア
レイを提供せんとするにある。

本発明の他の目的は構造が簡単なモジュラ構体の部分積
形成装置の第１アレイおよび部分和形成装置の第２アレ
イの組合せより成る乗算装置を提供せんとするにある。

本発明の他の目的は正の２進符号化数を乗算すると共に
２の補数で表わされる正または負の２進数を乗算する２
進乗算装置を提供せんとするにある。

本発明のさらに他の目的は完全な積を並列状に発生する
装置を提供せんとするにある。

本発明のさらに他の目的は乗算すべき２進数の各々の少
数の２進数字のみを受けて少数の２進数字のみより成る
部分積を形成する部分積形成装置を提供せんとするにあ
る。

本発明のさらに他の目的は少なくとも各々が２＋２ビツ
ト、特に３千３ビツトで作動するモジュ−ルにより部分
積、部分和および完全な積を順次形成する簡単な高速モ
ジュール装置を提供せんとするにある。

本発明のさらに他の目的は大規模集積回路の形態δこ形
成し得る上述した種類の乗算装置を提供せんとするｌこ
ある。

本発明は各２進数がｎ個のビットを有するｍ個の２進数
の第１の数と、Ｐ個の２進数の第２の数とを乗算する２
進乗算装置において、（ｍ＋Ｐ）個の部分積形成装置の
第１アレイを具え；各部分積形成装置は前記第１の数か
らの１個の２進数と前記第２の数からの１個の２進数と
の差の組合せ２進数を受けて組合せゲートにより各々が
ｎビットより成る２個の部分積２進数の部分積を発生し
。

更に部分和形成装置の第２アレイを具え、各部分和形成
装置には関連する有効桁の２個の２進数入力端子と、１
個の２進数出力端子とを設け、該部分和形成装置を（ｍ
＋Ｐ−１）個の列に応じて配列し、最下位有効桁の列は
２個の部分和形成装置を有し、次の高位の有効桁の列は
４個の部分和形成装置を有し；部分和形成装置の各列は
等位有効桁の関連する奇数の（２に＋１）個の部分積２
進数を受けて加算により、かつＫ＞０の場合は連続加算
により列出力端子にｎビットの最終積２進数を発生し、
少くとも１個の列に対してはＫ＞１で前記連続加算を２
進加算ツリーで実行し、前記部分和形成装置には、所望
に応じ次の下位有効桁の列からの桁上げ信号を受ける桁
上げ入力端子と所望に応じ次の高位有効桁の列に桁上げ
信号を発生する桁上げ出力端子とを設け；列出力を最下
位有効桁の部分積形成装置の最下位有効桁の２進数出力
端子に並列に配設して完全な積を並列に発生させるよう
にしたことを特徴とする。

本発明装置はそのモジュラ−特性のため計算機利用設計
により極めて好適に形成することができる。

特にｓ＝ｍ＝ｊとする場合には部分積形成装置の構成が
対称となりかつモジュールを容易に得ることができる。

各部分和形成装置には各々が等しい数の２進数字を受け
る２群のｎ入力端子を設け、これら２進数字の群Ｉｆｉ
２つの部分積形成装置から、または２つの部分和形成装
置からあるいは１つの部分積形成装置および１つの部分
和形成装置から発生させるようにする。

これがため部分和形成装置間の接続もモジュラ−状δこ
達成することができる。

最下位の部分積形成製＃ばそのｎ最下位出力側に部分和
形成装置の最終行と相俟って完全な積の一部分を発生し
得るようにする。

これがため完全な積のｎ２進数字を直接得ることができ
、かつ最下位の部分積形成装置の他のｎ２進数字を部分
和形成装置のアレイでさらに処理することができる。

特に２≦ｐ＜ｍの場合にばｒの値を少なくとも２ｐｍ＋
ｐ−ｍ−１に等しくすると共に２≦ｐ二ｍの場合にはｒ
の値を少なくとも２ｐ２−３に等しくするのが好適であ
る。

かようにしで均衡のとれた設計でかつ比較的限定された
数の部分和形成装置を得ることができる。

部分積形成装置は３つの組合せ論理ゲートの論理深さと
するのが好適である。

この論理深さを小さくすることにより部分積を発生する
演算を極めて迅速とすることができる。

部分和形成装置の第２アレイは最大の長さがｐ−ｔ−ｍ
部分和形成装置となる部分和形成装置のシーケンスで構
成するのが好適である。

部分和形成装置の一部分を支路構体とする場合には複雑
な追加のステップを必要とすることなく中間の部分和を
迅速に順次形成することができる。

３≦ｎ≦４の場合にはこれらの何れにおいても装置を有
効とすることができる。

その理由は部分積形成装置と部分和形成装置とがその限
定された数により迅速ｌこ作動し従って高速化を達成し
得かつｎの値を限定してモジュールの構成を簡単化し得
るからである。

また本発明は各２進数がｎ個のビットを有し、２の補数
で表わされるｍ個の分数値２進数の第１の数と、２の補
数で表わされるＰ個の分数値２進数の第２の数とを乗算
する２進数乗算装置において、（ｍＸＰ）個の部分積形
成装置の第１アレイを具え、各部分積形成装置は前記第
１の数からの１個の２進数と前記第２の数からの１個の
２進数との差の組合せ２進数を受けて組合せゲートｌこ
より各々がｎビットより成る２個の部分積２進数の部分
積を発生し；更に部分和形成装置の第２アレイを具え、
各部分和形成装置は関連する有効桁の２個の２進数入力
端子と１個の２進数出力端子とを設け、該部分和形成装
置ｔｒｉ （ｍ＋ Ｐ−１）個の列に応じて配夕１ル、
最下位有効桁の列は２個の部分利形成装置を有し、次の
高位有効桁の列は４個の部分和形成装置を有し；部分和
形成装置の各列は等位有効桁の関連する奇数の部分積２
進数を受け、更にｍ個の最上位有効桁の列は前記第２の
数の符号ビットの積の２進数と前記第１の数のビット状
に変換された分数値２進数を入力する手段を設け、Ｐ個
の最上位有効桁の列は前記第１の数の符号ビットの積の
２進数と前記第２の数のビット状に変換された分数値２
進数とを入力する手段を設け、これら列は連続加算によ
って列出力端子にｎビットの最終積２進数を発生させ、
少くとも１個の列に対しては連続加算を２進加算ツリー
で実行し：部分和形成装置には所望に応じ次の下位有効
桁の列からの桁上げ信号を受ける桁上げ入力端子と、所
望に応じ次の高位有効桁の列に桁上げ信号を供給する桁
上げ出力端子とを設け；列出力端子を最下位有効桁の部
分積形成装置の最下位有効桁の２進数出力端子に並列に
接続して完全な積を並列に発生させるようにしたことを
特徴とする。

本例装置によれは前述した所と同様の利点を得ることが
できる。

あるいはまたこの種装置を両側の場合の一方のみで、ま
たは２つのモードの何れか一方のモードで特定の外部制
御のもとで使用し得るように構成することができる。

さらにある場合、すなわち入力数をディジタル的に符号
化または再符号化する場合にはクロス乗積を入力する追
加の装置を省略することができる。

部分和形成装置の第２アレイおよび他の加算装置は関連
するモジュールから構成するのが好適である。

モジュラ原理を用いる場合には構成を一層簡単化するこ
とができる。

特に２ｚｐ＝ｍの場合にはかかるモジュールの数を少な
くとも （２ｐ２＋２ｐ−３）とするのが好適である。

この場合には部分和形成装置の数を充分限定すると共に
均衡のある設計を行うことができる。

また部分和形成装置および他の加算装置を組合せて最大
の長さがｐ＋ｍ部分和形成装置となる部分和形成モジュ
ールのシーケンスより成る単一アレイを形成するのが好
適である。

部分和形成装置を支路構体に組合せることにより速度が
前述した例の速度に等しい装置を得ることができる。

かように速度が同様であることは制御が簡単となること
を意味する。

図面につき本発明を説明する。

第１図は１群のｎディジットと１群のＳディジットとの
積を形成する部分積形成装置ＳＤＭ８のブロック図を示
す。

この場合ｎ ＝ ｓ ＝ ３とする。この部分積形成装
置には３つのビットより成る２群に対しそれぞれ６つの
入力端子Ｘ、２ 、 ＸＩ 、 ｘ：０およびｙ２．ｙ
ｌ、ｙｏを設ける。

この場合の有効帝位はＸ２からＸｌさらにＸ。

と、およびｙ２からｙｌさらにｙ。

と（すなわち毎回２分の１づつステップ状に減少するが
、３ビツトより成る２群の相対有効帝位は任意に変化し
得るようになる。

またこの部分積形成装置には６つの２進出列信号発生用
の６つの出力端子を設ける。

この場合の有効帝位はＸ４からＸ３→Ｘ２→Ｘ１→Ｘｏ
に減少する。

出力信号の絶対有効帝位は入力信号の組合せ有効帝位に
よって決まる。

またこの部分積形成装置に他の数の入力信号に対する入
力端子を、例えば４つのＸ入力信号および４つのｙ入力
信号に対する入力端子を設は得ることば勿論でありこの
場合装置には８つのＸ出力信号に対する８つの出力端子
を設ける。

さらにある場合には非対称の構成を得ることもできる。

例えばＸ入力信号の数をｙ入力信号の数よりも１つだけ
増大させることができる。

この場合出力信号の数は奇数となる。第２図は第１群の
ｊディジットと第２群のｄディジットとの和を形成する
部分和形成装置ＦＡ８のブロック図を示す。

この場合ｊ＝３とする。この部分和形成装置には偶数個
の入力端子、すなわち６つの入力端子Ｘ２りＸｌｌＸ０
すｙ２Ｊｙ１夕ｙＯを設け、入力端子Ｘ２およびｙ２は
同一の有効帝位とし、各組Ｘ２ Ｘ□およびｙ２
Ｙｏの有効帝位は組の者数に対し１ステツプづつ減少さ
せるようにする。

また入力信号の絶対有効帝位は任意とする。

さらにこの部分和形成装置ＦＡ８には例えば次の下位の
有効帝位の部分和形成装置により発生し得る桁上げ信号
に対する入力端子Ｃ６を設ける。

またこの部分和形成装置には順次の連続有効帝位を有す
る３つの出力端子Ｚ２ ＋ Ｚｌ ＋ Ｚｏを設ける。

これら有効帝位はｚ２からｚｌへおよびｚｌからｚｏへ
とそれぞれ１ステツプづつ減少させる。

入力端子Ｘ２および出力端子ｚ２の有効帝位は同一とす
る。

さらにこの部分和形成装置には発生した桁上げ信号用の
出力端子ｃ１を設け、この桁上げ信号を例えば次の上位
の有効帝位の部分和形成装置に供給し得るようにする。

この種の整数加算器は既知であり特に計算機において演
算論理装置ＡＩ、Ｕの一部分を構成している。

これがためその内部構造の説明は省略する。

第３図は本発明装置の一例としておのおのが６ビツトよ
り成る２進数を互に乗算する装置を示す。

これら２進数の２一つによって各々が３ビツトより成る
１つの群を構成する。

第１の２進数のビットより成る２群は入力端子１０６お
よび１０７にそれぞれ供給される。

すなわち入力端子１０６には３つの最上位のビットが供
給され、入力端子１０γには３つの最下位のビットが供
給される。

同様に第２の２進数が入力端子１０８（最下位のビット
）および１０９（最上位のビット）にそれぞれ供給され
る。

従って種々のビットが関連する部分積形成装置１１０・
・・１１３δこ供給されるようｌこなる。

これら部分積形成装置の各々はそれぞれ第１図に示す構
成とする。

部分積−形成装置１１１には２つの２進数の最下位のデ
ィジット群を供給し、部分積形成装置１１０および１１
３には２つの２進数の一方の最上位のディジット群およ
び他の２進数の最下位のディジット群をそれぞれ供給す
る。

また部分積形成装置１１２には両２進数の最上位のディ
ジット群を供給する。

部分積形成装置の各々によって２つの３ビツトディジッ
ト群の形態で６ビット部分積を発生させる。

この場合最上位のディジット群は＋１１１出力端子に発
生させ、最下位のディジット群は”０″出力端子に発生
させる。

これがため発生した出力ディジット群に対しては次の４
つの連続する有効帝位１１２−Ｌ １１２−０．１１０−１．１１３−１．１１００．１１
３−０．１１１−１，１１１−０が得られるようになる
。

部分積形成装置１１１のｎ ０１出力端子には装置全体
の最下位の出力ディジット群を直接発生させるようにす
る。

次の上位の有効帝位の３つのディジット群は第２図に示
すような部分和形成装置１１５，１１８で互に加算する
。

この場合部分和形成装置１１８には部分和形成装置１１
５から中間の部分和を供給する。

これがためこれら部分和形成装置１１５および１１８に
よって３人力演算要素を構成しこれにより出力端子１２
１１こディジット群を発生させると共に第２図に示すよ
うな部分和形成装置１１４，１１７で使用する互に同−
有効帝位の２つの桁上げ信号をも発生させるようにする
。

図中実線は３ビツトディジット群を移送する導線を示し
点線は１ビット桁上げ信号を移送する導線を示す。

同様に次の上位の有効帝位の３つの部分積ディジット群
と部分和形成装置１１５，１１８からの桁上げ信号とに
よって出力端子１２０に他の出力ディジット群を発生さ
せると共に２つの他の中間桁上げ信号を発生させる。

この場合部分和形成装置１１４および１１７は３人力演
算要素を構成する。

部分積形成装置１１２の°“１１゛出力端子の信号は第
２図に示すような部分和形成装置１１６で部分和形成装
置１１４および１１７からの２つの桁上げ信号と加算す
る。

部分和形成装置１１６の第２ディジット群入力側で最下
位の有効帝位のビット入力に１つの桁上げ信号を供給し
、この装置１１６の２つの他のビット入力側は常時値＋
１ｏ１１とする。

この装置１１６の桁上げ信号入力端子には他の桁上げ信
号を供給する。

部分和形成装置１１６からの桁上げ信号は常時ＲＯ”で
ある。

その理由は２つの６ビツト数の積が１２ビツトのみで形
成されるからである。

これがため出力端子１１９，１２０゜１２１．１２２に
は完全な和のディジット群が並列に現われるようになる
。

所望に応じ例えば非ブロツク信号を所望時に供給する種
々の出力側のゲートによって完全な和を他の信号に同期
して発生させることができる。

装置全体の総合遅延時間は、１つの部分積形成装置（こ
れら部分積形成装置はすべて並列に接続されている）と
次の部分和形成装置が前の部分和形成装置からの出力を
受ける４つの部分和形成装置、例えば直列組１１５，１
１８，１１７，１１６とで達成される部分遅延時間の和
に等しくなる。

第１の入力２進数が２つ以上のディジット群で構成され
る場合には装置１１０，１１２，１１４゜１１７を含む
列のみは余分の群の数に等しい時間の２倍を必要とし、
部分和形成装置１１６は常時出力２進数の最上位のディ
ジット群を発生する。

同様に第３図に示す乗算装置を長さが等しくないディジ
ット群を含む入力２進数で作動するように変更すること
ができる。

例えばｎ＝４．ｓ＝２とする場合には部分積形成装置１
１０−１１３の入力端子の接続配置を変更して入力端子
１０６゜１０７の各々に４ビット信号を供給し、入力端
子１０８．１０９の各々に２ビット信号を供給し得るよ
うにする。

この場合には部分積形成装置の内部構造も設計に応じて
変更する必要があることは勿論である。

実際上部分和形成装置の構成も僅かではあるが変更する
必要がある。

その理由は新たｌこ形成した６ビツトより成る４つの部
分積の有効帝位が２ビツト毎に互違いとなるからである
。

この場合には夫々同一の有効帝位を有する２つのディジ
ットより戒る群の部分和を形成して完全な和が得られる
ように部分和形成装置を構成し得るようにする。

同様にＳおよびｎの和が偶数となる他の場合に適用し得
るように乗算装置を変更することができる。

部分積形成装置により発生させたディジットの群は必ず
しも１つの部分和形成装置に連続して移送する必要はな
く、各別の有効帝位に応して複数の部分和形成装置間に
分割して配分し得ることは勿論である。

あるいはまた部分積形成装置から発生した２進数とは相
違する多数のビットを受けるように部分和形成装置を構
威し得ることも勿論である。

例えば第３図の部分形成装置１１４，１１５，１１７゜
１１８の各々によって２×４人カビットを演算する場合
には部分和形成装置１１６の代りに３つの入力端子を有
する論理ＯＲ−ゲートを用いこれを部分積形成装置１１
２の最上位のビット出力端子および部分和形成装置１１
４および１１１の桁上げ出力端子に夫々接続することが
できる。

その理由は完全な積の最上位のビットがＯまたＩ／ｉ１
となり、しかも桁上げ信号出力側に信号が発生しないか
らである。

これがためＳｊｎおよびｊの値は互に相違するようにな
る。

第４図は各々が３群のディジットを有する１対の２進数
を処理する３×３部分積形成装置のアレイを示す。

例えば各々が３ビツトより成る入力ディジット群を各別
の入力端子１−６に供給すると２つの入力２進数１−３
．４−６の各々からの１つの入力ディジット群の任意の
組合せが９個の部分積形成装置７−１５の関連する１つ
の部分積形成装置に同時に供給されるようｌこなる。

従って６ビツトより成る全部で９つの部分積の各々が同
期信号（図示せず）の制御のもとでゲート素子１６によ
り転送されるようになる。

斯る転送が生じると３デイジツトより成る１８個の群が
出力端子１７に現われるようになる。

入力２進数の１つが常時９ビツト以下である場合には最
上位桁側又は最下位桁側の関連する出力端子を省略し得
ることは勿論である。

更に行及び／又は列の数を増大させることによりアレイ
を拡大し入力２進数当りのディジット群の数を増大させ
ることができる。

第５図は第４図のアレイと共に用いる部分和形成装置の
アーレイを示す。

本例では部分和形成装置５Ｌ４６，４９，５２，４１．
４４，４７゜５０．３９，４２，４５，４８，４０．４
３の結線されていない矢印で示す入力端子及び貫通導線
５９に夫々第４図のアレイにより発生した全部で１８個
のディジット群を供給し、この際貫通導線には最下位桁
の部分積ディジット群を供給する。

部分和形成装置５３ｊこは部分積ディジット群を供給し
ない。

これがため部分和形成装置の種々の列には夫々同−有効
桁位のＬ３，５．５及び３部分積ディジット群と、次の
下位の有効帝位に対応する列からの桁上げ信号とを供給
する。

左側から右側への列は有効帝位の増大に相当する。

又実線は３ビツト用の導線を示し点線は１ビット桁上げ
信号用の導線を示す。

Ｘ印で示す入力端子を使用しない。

本例では１５個即ち２＋４＋４＋３＋２＝１５個の部分
和形成装置を示す。

第１３図は、両入力２進数が例えば３ビツトより成る４
デイジツト群で構成される場合に、部分積を加算する手
段を示す。

この場合各列及び各行は斯るディジット群の１つに相当
し従って各素子の自乗Ｉｆｉ６ビツトより成る部分和に
相当する。

種種の部分和の同−有効帝位の３ビツトディジット群を
互に加算し従って同−有効帝位のディジット群は関連す
る対角線に沿って配置されその有効帝位はＢからＡに向
かって増大する。

これがため各対角線の各三角形はこの対角線において他
のディジット群に加算すべき３ビツトディジット群に相
当する。

各対角線に対し必要な部分和形成装置の数は三角形の数
と桁上げ信号を低い有効帝位から高い有効帝位に移送す
るに要する追加の部分和形成装置の数との和よりも少な
くする。

一般に各入力２進数のディジット群の数を夫々ｐ及びｍ
（ここにｐ＝ｍとする）とする場合に要する部分和形成
装置の数は、０＋２＋４＋・・・＋（２ｐ−２）＋（２
ｐ−２）＋（２ｐ−３）＋（２ｐ−４）＋・・・＋４＋
２＝２９２−３ となる。

従ってｐ二３の場合には１５個の部分和形成装置を必要
とし、ｐ＝＝４の場合には２９個の部分和形成装置を必
要とする。

第１２図ｌ１ｉｐ＝４ 、ｍ＝５の場合の第１３図につ
き説明した所と同様の部分積を加算する手段を示す。

本例ではｐ ＜ ｍの場合に必要とする部分和形成装置
の数を、０＋２＋４＋・・・＋（２ｐ−２）＋（２ｐ−
１）＋・・・＋（２ｐ−１）・（ｍ−ｐ）＋（２ｐ−２
）＋（２ｐ−４）＋・・・４＋２＝２ｐ・ｍ＋ｐ−ｍ−
１とする。

ディジット群の数すを追加するためＩｃは少なくともｂ
−１部分和形成装置を常時必要とする。

即ち所定の有効帝位のｂ−１個以上の桁上げ信号を処理
する場合にはこの有効帝位の部分和形成装置を更に多数
必要とする。

第６図ｔｒｉ ｐ＝ｍ＝４ （１３図）とした場合の第
５図のアレイと同様の部分和形成装置のアレイを示す。

本例では部分和形成装置の各列内で種々の入力端子を僅
かだけ相違させて配置する。

従って最下位の有効桁の部分積ディジット群を導線１３
０に沿って直接移送する。

次の上位の有効桁の列は、２個の部分和形成装置１３１
．１３２を以って構成し、且つ矢印で示す入力端子に３
つの部分積ディジット群を受けて出力端子６０Ｊこ１つ
のディジット群を発生する。

更に次の上位の有効桁の列は、４個の部分和形成装置１
３３〜１３６を以て構成すると共に５つの部分積ディジ
ット群を受けて出力端子１６１に１つのディジット群を
発生する。

これがため部分和形成装置１３４゜１３５の出力端子は
部分和形成装置１３６の入力端子に並列に接続する。

更に次の上位の有効桁の列は、６個の部分和形成装置１
３７〜１４２を以て構成すると共に７つの部分積ディジ
ット群を受けて出力端子１６２に１つのディジット群を
発生する。

この場合部分和形成装置の対１３７／１３８及び１３９
／１４１の出力端子は部分和形成装置１３９及び１４２
の入力端子に夫々並列に接続する。

更に高位の有効桁の列も上述した所と同様に配列する。

斯様に配列することにより２個以上の装置を有する各列
に直列に接続された部分和形成装置の数を減少し従って
最大信号遅延時間を短縮することができる。

第６図の例においては一連の部分和形成装置の最大の長
さを８例えば装置１３１．１３２，１３６，１４２，１
４８，１５３゜１５７．１５９とした。

実際上ｐ＝ｍの場合にはこの最大の長さをｐ＋ｍ即ち２
ｐとする。

種々の列内の斯る配列を適宜定めて常時所定の列内の信
号の遅延が１部分和形成装置だけ増大した次の下位の有
効桁の列の最後の部分和形成装置の信号の遅延よりも大
きくならないようにすることができる。

第７図は３ビツトより成る２群の部分積を形成し且つ全
体を論理ＮＡＮＤゲートで構成する部分和形成装置の構
造を詳細に示す。

本例では第１のディジット群を入力端子６８〜７０１こ
供給し、そのうちの最初の入力端子に最上位のビットを
供給し、以下順次同様とし、且つ第２のディジット群を
入力端子７１〜７３に供給し、そのうちの最初の入力端
子に最上位のビットを供給し、以下順次同様とする。

第７図の部分和形成装置は第ルベルの８個の入力ＮＡＮ
Ｄゲート６０〜６１を以て構成し、これらＮＡＮＤゲー
トは第１ディジット群の入力側と第２ディジット群（入
力端子６８及び７１の組合せを除く）の入力側とを全て
組合せて構成する。

第２レベルの２０個のＮＡＮＤゲート７４〜９３によっ
て入力信号及び第ルベルのＮＡＮＤゲートの出力信号か
ら種々の出力信号を形成する。

第２レベルのＮＡＮＤゲートの出力を第３レベルの６個
のＮＡＮＤゲート９４〜９９により数群に合成し各ＮＡ
ＮＤゲートによって６個の出力ビツト信号のうちの１つ
を発生する。

或いは又関連する出力ゲートの入力導線に接続された単
−又は多重出力１００〜１０５を出力ゲ゛−トの出力と
し各ゲ゛−トによって関連する出力ビットの反転ビット
を形成することもできる。

従って出力ビットを他のレベルのＮＡＮＤゲートに供給
する必要がある場合にはこれら反転ビットを使用し得る
ようにする。

第８図は２つの入力群の値の関数として発生させた６ビ
ツト部分積を示し、第９図は斯る６ビツト部分積の各々
を形成する際に使用する論理関数を示す。

この場合括弧内のビットは第ルベルのＮＡＮＤゲートに
よって形成する。

各入力群を４ビツト信号を以て構成する場合には第８図
の表は単に関連する表の下位半部となり高位のビット信
号は省略することができる。

４ビツト群の場合には最上位の部分積は１１１１Ｘ１１
１１＝１１１．００００１（１５Ｘ１５二２２５）とな
る。

この場合には回路を変更して長さの等しくないディジッ
ト群から形成した入力２進数を処理し得るようにするこ
とは勿論である。

上述した所は正の２進数間の積を形成する場合を説明し
た。

しかし正及び負の２進数の一般的な乗算、特に２の補数
表示で書かれた装置を用いる乗算も行うことができる。

ここに云う２の補数表示″とは次に示すように定義する
。

即ち値が−１，ａＡ、ｐｉ−２Ｊ（ｊＨ任意の数）の範
囲内にある分数はＡ〜（ａｏ 、 ａｌ 、 ａ ２”
・ａ ｊ ）（ここにＡ＝ａＯ＋Σ＝ａ ｉ ・２−
’ ）に従つ１＝１ て有効帝位が順次減少する」２進係数の級数によって表
わすことができる。

例えば５／８は（０，１０１）で表わされ、３／８ば（
１，１０１）で表わされる。

これがためこの表示は２つの部分即ち２進数の符号を表
わす最上位のビットを以て構成し、小数点より前の最上
位のビットと小数点より後の最下位のビットとの組合せ
によって２進数の値を表わす。

２つの数Ａ及びＢを乗算するためには積の最上位のビッ
トをａＯ■ｂｏで表わす。

この場合記号■は排他的ＯＲ関数又はモジュロ２加算を
示す。

又２進数Ａ及びＢの小数点より後の部分の積を正の数に
関連するものとして計算する。

更にその結果を２つの量ａＯＢ※及びｂＯＡ※だけ増大
し、小数点より前の部分に対する小数点より後の部分の
桁上げ信号を取消す。

これがため回路は関連する接続を含まなくなる。

この場合ｌこはＡ※及びＢ※は２の補数表示において夫
々−Ａ及び−Ｂの小数点より後の部分となる。

その理由ばＡ≧Ｏ，Ｂ≧０の場合前述した算法（アルゴ
リズム）が同様に適用し得るからである。

しかしＡ＜０及びＢ乏０の場合には小数点より後の部分
の値は夫々正の数（１−ＩＡＩ）及び（Ｂ３）に等しく
なる。

この場合垂直の線は絶対値を示し従って無修正乗算はＩ
Ｂ−ＩＡ−Ｂｌに等しくなる。

この場合補正項の値は１−Ｉ Ｂ ＋となるため乗算の
補正された結果は１−ＩＡ−Ｂｌとなり従って小数点よ
り前のビットには桁上げを行わない。

負の積Ａ−Ｂを正しく表わすためには上記１〜ＩＡ−Ｂ
ｌを小数点より後Ｊこ必要とする部分とする。

Ｂ＜０及びＡ２０の場合には上述した所と同様の補正フ
ァーフタ即ち斯る時間を用いるＡ※が必要となる。

Ａ〈０及びＢ＜０の場合には補正されない乗算の結果は
（１−ＩＡＩ ）・（１−ＩＢＩ）となる。

この場合補正項は夫々ＩＡＩ及びＩＢＩとなり最終結果
１＋１ＡＢｌ（桁上げ信号が移送されないため実際には
ＩＡＢＩ）は正の積入・Ｂを正しく表わすための小数点
より後に必要とする部分となる。

第１０図は２の補数表示における２つの数Ａ及びＢ即ち
Ａ−−９／３２（１、１０１１１汲ひＢ＝−３７／１２
８（１，１０１１０１１）を互に乗算する場合の例を示
す。

本例では部分積形成装置は夫々３千３ビツトで演算され
各別の結果を形成し得るように作用する。

この場合の各結果はほぼ並列（バラレログラム）状領域
の１つに選定されるようになる。

２進数Ａのディジットは矢印１３１で示される方向に沿
って有効帝位が減少するようになり、２進数Ｂのディジ
ットは同様に矢印１３０で示される方向に沿って有効帝
位が減少し更に小数点より前のビットは省略されるよう
になる。

各部分積の３つの最上位のビットは関連する゛パラレロ
グラム″を分割する垂直点線の左側に示しその３つの最
下位のビットはこの点線の右側に示す。

各列の部分積は互に加算してライン１３２に示す和を形
成し得るようにする。

ライン１３３は前述したようにａＯＢ※を示し従ってデ
ィジットがＢのディジットに等しくなる下位の０の位置
及びＢの最下位の１″の位置を除いてＢが０″を含む場
合にば°“１″、及び１″を含む場合には°０″のビッ
トを発生するようになる。

同様にライン１３４は前述したように２進数ｂＯＡ※を
発生する。

これらライン１３２，１３３，１３４の内容を互に加算
してライン１３５に最終結果を形成し得るようにする。

積の小数点より前のビットを形成することは第１０図に
は含まれていない。

第１４図は第１２及び１３図の場合と同様にｐ＝ｍ＝３
の場合に種々の量を合成して正及び負の２進数の積を形
成する手段を示す。

図中斜線を付していない部分は正の２進数のみを前述し
たように処理する場合に必要な量に相当する。

本例では６個の斜線を付した三角形をディジット群ａＯ
Ｂ２ ｚ ａＯＢｌ 、ａＯＢ□ ＋ ｂＯＡ２ 、
ｂＯＡ４ 、ｂＯＡ□に夫々関連させこれらディジット
群を適当な行／列に配列する。

ここにバーの記号は反転値を示し、群Ａ２・・・Ａｏ及
びＢ２・・・Ｂｏの有効帝位はこの順序で減少するもの
とする。

又ビットａＯ及びｂＯは２進数Ａ及びＢの各別の小数点
より前の符号ビットとする。

斜線の他の三角形は符号ビットａＯ２ｂＯｌこのみ関連
させる。

これら符号ビットｕ第４桁で加算してその反転値から２
の補数を形威し得るようにする。

従って最終的な補正は量ａＯＢ※及びｂＯＡ”を直接使
用する場合に得られる補正と同一となる。

第１４図の下方左側の隅の斜線を付けた最後の三角形は
２つの符号ビットの排他的ＯＲ関数を呈するものとする
。

この排他的ＯＲ関数は既知のようにゲートを順列的に組
合せることにより達成することができる。

量ａＯＢ※の積は例えば一連のＡＮＤゲートによってビ
ットａＯを共通に制御してＢ※の各別のビットを並列に
ゲート演算処理することにより得ることができる。

Ａの分数部分からＡ※への変換は全てのビットを最下位
の１ビツトに反転することｌこより達成することができ
る。

ビットが下位の桁でない場合には斯る反転は行わない。

非反転出力をゲート演算する代りに記憶レジスタの反転
出力値をゲート演算することによって斯る反転を簡単に
行うことができる。

第１１図においては３つの最下位の対角線部分に対し０
，２及び４個の部分和形成装置を夫々必要とする。

次の対角線部分には６個の部分和形成装置、その次の対
角線部分には５個の部分和形成装置、更に次の対角線部
分には４個の部分和形成装置を夫々必要とする。

従って量ａＯ及びｂｏはすでに設けられている部分和形
成装置の桁上げ入力により加算することができる。

一般にｐ−ｍの場合ｌこは全部で０ ＋２＋４＋・・＋
（２ｐ −２）＋（２ｐ ）＋（２ｐ−１）＋（２ｐ−
２）＋（２ｐ−４）＋（２ｐ−６）十・・・＋４＝２ｐ
２＋２ｐ−３個の部分和形成装置を必要とする。

ｐ＜ｍの場合に必要とする部分和形成装置の数も同様に
計算することができる。

第１１図には第６図に示したアレイと同様の部分和形成
装置のアレイを示すが本例ではｐ 刊Ｆ３の場合第１３
図につき説明した所と同様に正及び負の２進数を処理し
、信号の遅延を減少し得るようにする。

第１１図において斯る遅延は一連の部分和形成装置１７
Ｌ１７２，１７６．１８２゜１８７．１９１によって決
まるため前述した所と同一の遅延ｐ＋ｍを得ることがで
きる。

完全な積の最下位のディジット群は導線１１０によって
転送する。

他のディジット群は出力端子１９３〜１９７に現われる
。

２つの部分積及び／又はピッ）ａＯＢ□及びｂＯＡｏに
つき説明したような積のほかに部分和形成装置１７７に
はビットｂＯを供給し、部分和形成装置１７８にはビッ
トａＯを供給する。

即ち何れの場合にもこれらビットは使用していない桁上
げ信号入力端子に供給する。

斯る関係を追加矢印で示す。

部分和形成装置１９２によって供給される信号ａＯ、ｂ
Ｏの排他的ＯＲ機能を呈せしめるようにする。

斯様にして追加の遅延が導入される他の部分和形成装置
を追加することなく完全な２の補数の積を得ることがで
きる。

乗算すべき２つの数が正である場合ｌこは部分和形成装
置１７７．１７８，１８３，１８４，１８８゜１８９．
１９２を省略するか又は特定の制御信号により不作動状
態にすることができる。

追加の制御を行わない場合にはこれら部分和形成装置の
出力信号を２つの正の数を乗算する場合に自動的に零に
等しくする。

遅延を最小にするためには追加の信号によって使用しな
い部分和形成装置を実際上不作動状態にするのが有利で
ある。

例えば第６図に示すアレイにおける部分和形成回路に供
給する２進数の１つが４個以下のディジット群で構成さ
れる場合には第６図の関連する部分積形成装置を不作動
状態にするのが好適である。

実際上酸る場合には第１１図１こ示す部分和形成装置１
７７．１７８，１８３，１８４，１８８゜１８９のよう
な正及び負の２進数の乗算に必要な追加の部分和形成装
置を省略することができる。

従って符号ディジット表示を行う場合には斯る省略を行
うことができる。

この場合には２進数Ａの２の補数表示を次式 ％式％） に従って２ビツトの群に分割する。

この式から次式を得ることができる。

この場合には関連するビットの全部を加算する必要があ
る。

即ち元の表示よりも多い２ビツトの群には充分な有効桁
の情報が含まれるようになる。

斯る表示は対称表示であるため部分積形成装置に直接適
用することができる。

従って部分和形成装置は全体として変更しない。

【図面の簡単な説明】

第１図は部分積形成装置の基本構成を示すブロック図、
第２図は部分和形成装置の基本構成を示すブロック図、
第３図は本発明２進数乗算装置の１例を示す接続配置図
、第４胸は部分積形成装置のアレイを示す接続配置図、
第５図は第４図のアレイと共に用いる本発明装置の第２
例による部分和形成装置のアレイを示す接続配置図、第
６図は部分和形成装置の他のアレイを示す接続配置図、
第７図は部分積形成装置の詳細な接続配置を示す回路図
、第８図は第７図の回路に適用し得る入力および関連す
る出力の関係を示す説明図、第９図は第７図の回路によ
り達成される論理関数を示す説明図、第１０図は２の補
数により表示される２つの２進数を乗算する手段を示す
説明図、第１１図は第１０図に示す演算を行う部分和形
成装置のアレイを示す接続配置図、第１２図は特定の場
合における部分積の加算手段を示す説明図、第１３図は
特定の場合における部分積の他の加算手段を示す説明図
、第１４図″は同じくその更に他の加算手段を示す説明
図である。 １〜６，１０６〜１０９・・・・・・入力端子 １７゜
１１９〜１２２・・・・・・出力端子、γ〜１５，１１
０〜１１３・・・・・・部分積形成装置、３９〜５３゜
１３１〜１５９，１７１〜１９１・・・・・・部分和形
成装置、６０〜６７．７４〜９９・・・・・・ＮＡＮＤ
ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 各２進数がｎ個のビット（ｎ＞２ ）を有するｍ個
   の２進数（ｍ、＞３）の第１の数と、Ｐ個の２進数（Ｐ
   ＞３）の第２の数とを乗算する２進乗算装置において、
   （ｍｘｐ）個の部分積形成装置７〜１５の第１アレイを
   具え；各部分積形成装置は前記第１の数からの１個の２
   進数と前記第２の数からの１個の２進数との差の組合せ
   ２進数を受けて組合せゲート７４〜９３により各々がｎ
   ビットより成る２個の部分積２進数の部分積を発生し；
   更に部分和形成装置１３１〜１５９の第２アレイを具え
   、各部分和形成装置には関連する有効桁の２個の２進数
   入力端子Ｘ２．Ｘｌ、Ｘｏ；Ｙ２．￥１゜Ｙｏと、１個
   の２進数出力端子Ｚ２．Ｚｌ、Ｚｏとを設け、該部分和
   形成装置を（ｍ＋Ｐ−１）個の列に応じて配列し、最下
   位有効桁の列は２個の部分和形成装置１３Ｌ１３２を有
   し、次の高位の有効桁の列は４個の部分和形成装置１３
   ３，１３４゜１３５．１３６を有し；部分和形成装置の
   各列は等位有効桁の関連する奇数の（２に＋１）個の部
   分積２進数を受けて加算により、かつＫ＞Ｏの場合は連
   続加算により列出力端子にｎビットの最終積２進数を発
   生し、少くとも１個の列に対してはＫ＞１で前記連続加
   算を２進加算ツリーで実行し、前記部分和形成装置には
   、所望に応じ次の下位有効桁の列からの桁上げ信号を受
   ける桁上げ入力端子Ｃｏと、所望に応じ次の高位有効桁
   の列に桁上げ信号を発生する桁上げ出力端子Ｃ１とを設
   け；列出力１６０〜１６６を最下位有効桁の部分積形成
   装置の最下位有効桁の２進数出力端子１３０に並列に配
   設して完全な積を並列に発生させるようにしたことを特
   徴とする２進数乗算装置。 ２ 各２進数がｎ個のピッ）（ｎ１２）を有し、２の補
   数で表わされるｍ個の分数値２進数（ｍ＞３）の第１の
   数と、２の補数で表わされるＰ個の分数値２進数（Ｐ２
   ３）の第２の数とを乗算する２進数乗算装置において、
   （ｍＸＰ）個の部分積形成装置７〜１５の第１アレイを
   具え、各部分積形成装置は前記第１の数からの１個の２
   進数と前記第２の数からの１個の２進数との差の組合せ
   ２進数を受けて組合せゲート７４〜９８により各々がｎ
   ビットより成る２個の部分積２進数の部分積を発生し；
   更に部分和形成装置１７１〜１９１の第２アレイを具え
   、各部分和形成装置は関連する有効桁の２個の２進数入
   力端子Ｘ２．Ｘｏ、Ｘｏ；Ｙ２．￥１．Ｙｏと１個の２
   進数出力端子Ｚ２＋Ｚ１＋Ｚｏとを設け、該部分和形成
   装置は（ｍ十Ｐ−１）個の列に応じて配タル、最下位有
   効桁の列は２個の部分和形成装置１７１．１７２を有し
   、次の高位有効桁の列Ｉ／′ｉ４個の部分和形成装置１
   ７３゜１７４．１７５，１７６を有し：部分和形成装置
   の各列は等位有効桁の関連する奇数の部分積２進数を受
   け、更にｍ個の最上位有効桁の列は前記第２の数の符号
   ビットの積の２進数と前記第１の数のビット状に変換さ
   れた分数値２進数を入力する手段を設け、Ｐ個の最上位
   有効桁の列は前記第１の数の符号ビットの積の２進数と
   前記第２の数のビット状に変換された分数値２進数とを
   入力する手段を設け、これら列は連続加算によって列出
   力端子にｎビットの最終積２進数を発生させ、少くとも
   １個の列に対しては連続加算を２進加算ツリーで実行し
   ；部分和形成装置には所望に応じ次の下位有効桁の列か
   らの桁上げ信号を受ける桁上げ入力端子Ｃ６と、所望に
   応じ次の高位有効桁の列に桁上げ信号を供給する桁上げ
   出力端子Ｃ１とを設け；列出力端子１９３〜１９７を最
   下位有効桁の部分積形成装置の最下位有効桁の２進数出
   力端子１７０に並列に接続して完全な積を並列に発生さ
   せるようにしたことを特徴とする２進数乗算装置。