JPS6022767B2 - ２進乗算器細胞回路 - Google Patents

２進乗算器細胞回路

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JPS6022767B2
JPS6022767B2 JP54125316A JP12531679A JPS6022767B2 JP S6022767 B2 JPS6022767 B2 JP S6022767B2 JP 54125316 A JP54125316 A JP 54125316A JP 12531679 A JP12531679 A JP 12531679A JP S6022767 B2 JPS6022767 B2 JP S6022767B2
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JP
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signal
output
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正秀 大橋
寿男 柳
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
    • G06F7/5306—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with row wise addition of partial products

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Description

【発明の詳細な説明】 本発明はＭＯＳ型トランジスタで構成するに好適な２進
乗算器細胞回路に関する。
計算機等においては、２進の加減算の他に２進乗算を行
う必要がある。
この２進の乗算は通常第１図に示すように行なわれる。
即ち被乗数Ｘ４×３×２×，に対して乗数であるＹ４Ｙ
３Ｙ２Ｙ，の各ビットを掛け合わせる。
矢印↓は加算、矢印←は桁上げを示している。図中各ブ
ロックは細胞回路に相当する。第２図は各細胞回路の入
出力状態を示すもので、ｉ及ｉは任意の整数である。細
胞回路ａには、上段の細胞回路の演算の結果得られた被
加数ＢＨと右段の細胞回路の演算の結果得られた桁上げ
数字ＣＨが導入され被乗数と乗数の各ビット×ｉ，Ｘｉ
の部分積Ａ（Ｘｉ，Ｙｉ）と次の演算が行われる。その
結果、細胞回路ａは下段の細胞回路へ送る被加数Ｂｉ（
又は技終結果）及び左段の細胞回路へ送る桁上げ数字Ｃ
，を出力することになる。Ａ＝Ｘｉ・Ｙｉ
……‘１｝ＢＦＡ由Ｂｉ‐，由Ｃｉ‐，
……｛２１Ｃｉ＝Ａ・Ｂｉ‐，十Ｂｉ‐．・
Ｃ，‐，十Ｃｉ‐．・Ａ．・・．・・｛３’ところでこ
の種の演算は細胞回路を論理回路で構成して行われるが
、従釆これら論理回路を構成するＭＯＳ型トランジスタ
の総数が多くなってしまい高集積化が困難であった。
本発明はこのような事情に鑑みてなされたもので、その
目的とするところは回路の総素子数の低減を図った乗算
器細胞回路を提供するものである。
以下本発明の詳細を図面を参照しながら説明する。
第３図は本発明の一実施例を示すブロック図であり、Ｘ
，Ｙはそれぞれ被乗数及び乗数の各ビットの反転信号、
Ｂは被加数（入力信号）、Ｃは桁上げ数、Ｓは演算結果
（又は次段の被加数）、Ｃｏは次段の桁上げ数である。
先づ、ＮＯＲ回路１によりＡ＝Ｘ，Ｙが得られる。信号
Ａと信号ＢはＡＮＤ回路４及びびＮＯＲ回路５へ各々入
力されてＡ，Ｂ及びＡ十Ｂが出力される。これらの両信
号はＮＯＲ回路６へ送られてＡ，Ｂ十Ａ＋Ｂ＝Ａ由Ｂが
出力される。ＮＯＲ回路６の出力は桁上げ信号Ｃと共に
排他的ＮＯＲ回路７へ導入される。その結果Ａ由Ｂ由Ｃ
が出力され、これを反転回路８で反転して最終的にＳが
求められる。尚、排他的ＮＯＲ回路７と反転回路とを排
他的ＰＲ回路のみで構成しても同機な結果が得られる。
一方桁上げ信号Ｃは反転回路９を介して反転された後、
ＮＯＲ回路６出力と共にＡＮＤ回路１０へ入力されて（
Ａ由Ｂ）・Ｃが求められる。そしてこのＡＮＤ回路１０
出力とＮＯＲ回路５出力とをＮＯＲ回路１ １に導入し
、新しい次段の桁上げ数Ｃｏが次式のように求まる。Ａ
＋Ｂ＋（Ａ■Ｂ）Ｃ ＝（Ａ十Ｂ）（Ａ■Ｂ）Ｃ ＝（Ａ＋Ｂ）（Ａ由Ｂ十Ｃ） ＝（Ａ＋Ｂ）（Ａ・Ｂ＋Ａ・Ｂ＋Ｃ） ＝Ａ・Ｂ＋Ｂ・Ｃ十Ａ・Ｃ＝Ｃ。
以上第３図のブロックで構成される論理回路をＮチャン
ネル絶縁ゲート型亀界効果トランジスタで構成した具体
例を第４図に示す。
図において３１〜３７はデイプレッション型の負荷トラ
ンジスタ、３８〜５１はェンハンスメント型のトランジ
スタである。１８は第３図に於けるＮＯＲ回路１，１
９は同ＡＮＤ回路４及びＮＯＲ回路６，２０は同ＮＯＲ
回路５，２１は同排他的ＮＯＲ回路７，２２は同反転回
路９、、２３は同ＡＮＤ回路１０，２４は同反転回路８
である。
この場合トランジスタ総数は２１個であり、従来２５〜
２針園必要であったのと比べて格段集積度が向上してい
る。尚、上述した実施例において、例えば反転回路２２
，２４を２トランジスタの相補形ＭＯＳ回路で直換えて
総素子数一定で消費電力の低減が可能である。
【図面の簡単な説明】
第１図は乗算方式を説明する為の説明図、第２図は細胞
回路の入出力状態を示す説明図、第３図は本発明の、一
実施例を示すブロック図、第４図は第３図の回路をＭＯ
Ｓトランジスタで構成した具体例を示す回路図である。 １，５，６，１ １・・・ＮＯＲ回路、４，１ ０・・
・ＡＮＤ回路、８，９・・・反転回路、７７・・・排他
的ＮＯＲ回路。第１図 第２図 第３図 第４図

Claims (1)

  1. 【特許請求の範囲】 １ 被乗数及び乗数の各ビツトの反転信号が入力される
    第１のＮＯＲ回路と、入力信号及び前記第１のＮＯＲ回
    路の出力信号が入力される第１のＡＮＤ回路と、前記入
    力信号と前記第１のＮＯＲ回路の出力信号が入力される
    第２のＮＯＲ回路と、この第２のＮＯＲ回路の出力信号
    と前記第１のＡＮＤ回路の出力信号を入力とする第３の
    ＮＯＲ回路と、桁上げ信号が入力される第１の反転回路
    と、この第１の反転回路の出力信号及び前記第３のＮＯ
    Ｒ回路の出力信号が入力される第２のＡＮＤ回路と、こ
    の第２のＡＮＤ回路の出力信号と前記第２のＮＯＲ回路
    の出力信号が入力され新たな桁上げ信号を出力する第４
    のＮＯＲ回路と、前記第１の反転回路に入力される前記
    桁上げ信号と前記第３のＮＯＲ回路の出力信号を入力と
    し演算結果を出力する排他的ＯＲ回路とを具備した２進
    乗算器細胞回路。 ２ 排他的ＯＲ回路は、排他的ＮＯＲ回路及び第２の反
    転回路で置換されることを特徴とする特許請求の範囲第
    １項に記載した２進乗算器細胞回路。
JP54125316A 1979-10-01 1979-10-01 ２進乗算器細胞回路 Expired JPS6022767B2 (ja)

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