JPS63193229A - 加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、演算回路に係り、特に乗算器等の高速演算装
置に好適な加算回路に関する。

〔従来の技術〕

乗算器等で全加算器を多段接続して使用する場合、全加
算器１段当りの性能が、乗算器全体の性能に大きく影響
する。又、ビット長に比例して全加算器の段数が増える
ことから、全加算器の高性能化が望まれていた。

尚、この種の回路として関連するものには、例えば、ア
イ・イー・イー・イー、トランザクション　オン　コン
ピューターズ、　１９８４年第６７７頁から第６７９頁
（ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎＣｏｍｐ
ｕｔｅｒｓ、　１９８４　ＰＰ６７７−６７９）が挙げ
られる。

〔発明が解決しようとする問題点〕

上記従来技術は、全加算器の高速化の点について配慮が
されておらず、全加算器内の加算回路（以下加算回路を
サム発生回路と称す）がキャリー発生回路よりスピード
の点で遅く、全加算器の高速化の問題点になっていた。

又、並列乗算器等でき、全加算器をマトリクス上に多数
配置するため、１ヶ当りの全加算器はセル面積が小さい
方がよい。

本発明の目的は、素子数の少ない高速なサム発生回路を
得ることにより、全加算器の性能を向上させることにあ
る。

〔問題点を解決するための手段〕

上記目的は、２つのＮチャネル型ＭＯ８）−ランジスタ
（以下ＮＭＯ８と称す）と１つのＰチャネル型ＭＯＳト
ランジスタ（以下ＰＭＯ８と称す）で構成された２入力
のｅｘｃｌｕｓｉｖｅ　ＮＯＲを出力する回路と、上記
と同様に、２つのＰ　Ｍ　ＯＳと１つのＮＭＯＳで構成
された２入力のｅｘｃｌｕｓｉｖｅ　ＯＲを出力する回
路とを備え、しかも上記２出力を、第３の入力でセレク
トして出力することにより達成される。

）〔作用〕 ＭＯＳトランジスタを効果的に組み合わせることによっ
て、素子数の少ない、高速で動作する論理回路を得るこ
とができる。

〔実施例〕

以下、本発明の詳細な説明する。

第１図は、３入力のサム発生回路である。

ｉｌ、ｉ２及びｉ３は入力端子であり、１１はＮＭＯＳ
トランジスタ（以下単にＮＭＯＳと称す）５のソース、
ＮＭＯＳ６のゲート、ＰＭＯＳトランジスタ（以下単に
ＰＭＯ３と称す）１０のソース及びＰＭＯ８ＩＩのゲー
トへそれぞれ接続されている。１２はＮＭＯＳ５のゲー
ト、ＮＭＯＳ６のソース、ＰＭＯ５ＩＯのゲート及びＰ
ＭＯ３１１のソースへそれぞれ接続されている。

又、ｉ３はＮＭＯＳ９のゲートへ接続され、インバータ
１３を介してＮＭＯＳ８へ接続されている。

ノード２０は、ＮＭＯＳ５及び６のドレイン、ＮＭＯＳ
７のゲート、ＮＭＯＳ８のソース及び１ＭＯ５１２のド
レインへ接続されている。ノード２１は、ＰＭＯ５ＩＯ
及び１１のドレイン、ＰＭＯ５１２のゲート、ＮＭＯＳ
９のソース及びＮＭＯＳ７のドレインへ接続されている
。ノード２２は、ＮＭＯＳ８及び９のドレインへ接続さ
れ、波形整形用のインバータ１４を介して出力端子４へ
接続されている。

ＰＭＯ５１２のソースは例えば、電源電位（例：約５Ｖ
）１５へ、ＮＨＯ５７のソースは例えば接地電位（例：
約０Ｖ）ＧＮＤ　（接地）１６へ接続されている。

入力端子ｉ１．ｉ２及びｉ３の状態により、上記サム発
生回路１０ｏ１の内部動作は、表１に示す様に８通りの
状態をとる。

表１かられかるように、ノード２０は入力１１及び１２
のｅｘｃｌｕｓｉｖｅ　ＮＯＲ論理をとっており、ノー
ド２１は、入力１１及び１２のｅｘｃｌｕｓｉｖｅ　Ｏ
Ｒ論理をとっている。ノード２２は、ノード２０とノー
ド２１の論理を入力ｉ３によりセレクトすることにより
、論理的には入力ｉ１．ｉ２及びｉ３の３入力ｅｘｃｌ
ｕｓｉｖｅ　ＮＯＲ論理となっている。出力４は、ノー
ド２２の反転出力であることから、必然的に上記３入力
のｅｘｃｌｕｓｉｖｅ　ＯＲ出力となる。

ココテ、たとえばＮＨＯ８７及びＰＭＯＳ１２を取り去
った回路を仮定すると、入力１１及び１２がＯＯの場合
のノード２０と、前記入力が１１の場合のノード２１の
状態がダイナミック動作となり、表１で示す動作を保障
できなくなる。

したがって、ＮＨＯ３７及びＰＭＯ８１２は、第１図に
示す回路の動作を保障する上で、必要であり、本実施例
のポイントとなっている部分である。

本実施例によれば、入力ｉ３をＮＨＯ８８のゲートへ接
続し、インバータ１３を介してＮＨＯ２９へ接続するこ
とにより、ノード２２を入力１１゜１２及びｉ３の３入
力ｅｘｃｌｕｓｉｖｅ　ＯＲとすることも容易である。

又、インバータ１４は出力４の負荷が大きい場合、たと
えば特開昭６０−１２５０１５号公報の第５図に示す様
なＣＭＯＳトランジスタとＢ１Ｐｈランジスタを複合し
たインバータを利用するとより効果的である。

第２図は、本発明を適用した全加算器の一例である。

入力ｉ１．ｉ２及びｉ３が、サム発生回路１００１及び
キャリー発生回路１０ｏ２への入力となり、出力４がサ
ム出力、８力１０１がキャリー出力となる、全加算器１
０ｏ３を構成している。

第３図は、本発明を乗算器に適用した単位セルの一例を
示す図である。

信号２００へは、Ｘｉが入力される。

信号２０１，２０２及び２０３は、並列乗算回路等で広
く利用されている２ビツトのＢｏｏｔｈのアルゴリズム
により、乗数Ｙのデータをエンコードした信号である。

信号２０４は、乗数ｘＬをインバータ２２０を介して得
られたＸ、である。信号２１８は、１ビツト下位のＸデ
ータであるＸ　Ｉ−ｔである。信号２１４は、下位から
のサム入力、信号２１５は下位からのキャリー入力であ
る。信号２１２及び２１３は、全加算器１００３の出力
であり、それぞれ上位へのサム及びキャリー出力である
。

又、信号２０５〜２１１．２１６及び２１７はスルー配
線であり、単位セル１００５をＸ及びＹ方向へ並べる場
合、それぞれ隣接セルの端子（配線）へ接続される。

Ｂｏｏｔｈのデコーダ１００４は、上記で述べたＢｏｏ
ｔｈのエンコーダ出力２０１，２０２及び２０３と、信
号２０４及び２１８を入力とし、出力端子２３０　ニ、
（１）Ｘｔ　のデータかＸｌ−１のデータを出力する。

（２）（１）のデータを反転して出力する。（３）強制
的にＩＩ　Ｏ７１を出力する。の（１）、（２）及び（
３）の組み合せで出力する機能を持つ。

本単位セル１００５をＸ、Ｙ方向へｎ　／　２ビツト分
並ベマトリクス状に配置することにより、ｎビットの乗
算を行うことができる。

第４図は、６４ビツトＸ６４ビツトの乗算器で、本実施
例の全体構成図である。

乗数をセットする６４ビツトのレジスタ３０１を、Ｂｏ
ｏｔｈのエンコーダ３０３を通してセルアレイ３０４及
び３０５へ入力する。又、被乗数をセットする６４ビツ
トのレジスタ３０２のデータもセルアレイ３０４及び３
０５へ入力する。

ここで、セルアレイを２面もっているのは、１段とばし
に２系統の並列加算を行なっているからである。すなわ
ち、セルアレイの奇数段と偶数段で別々に加算を行なっ
ている。

機能ブロック３０６は、セルアレイ３０４及び３０５の
出力で、各ビット当り４本の信号を加算を繰り返し、最
終的には各ビット当り２本の出力とする機能を有する。

上記機能ブロック３０６の出力である、サム出力１２８
ビツトとキャリー出力１２８ビツトは。

高速加算回路３０７八入力され、結果として出力された
１２８ビツトのデータは、レジスタ３０８へ格納される
。

以上述べてきた本実施例によれば、並列乗算回路のビッ
ト長に比例して長くなり、全加算器の段数で決まる、ク
リティカルパスの遅延時間が高速化できるという効果が
ある。

又、全加算器内サム発生回路の素子数が少ないことから
、全加算器１ヶ当りの面積を小さくした効果が６４／２
ｘ６４／２＝１０２４倍されて１、乗算器全体をより小
さい面積で実現できるという効果がある。

〔発明の効果〕

本発明によれば、ＰＭＯ３及びＮＭＯＳトランジスタを
効果的に組み合わせることにより、高速で、しかも素子
数の少ない、高性能のサム発生回路を実現できる効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実施例のサム発生回路を示す図、第
２図は本発明を使った全加算器の構成図、第３図は本実
施例の乗算器で使用した単位セルの構成図、第４図は本
実施例の乗算器の全体構成図である。 ５．６，７，８．９・・・ＮＭＯＳトランジスタ、゛−
一二ご＝ン

Claims (1)

1. 【特許請求の範囲】 １、第１の入力信号Ａが、第１導電型の第１の電界効果
   トランジスタのソースと、第１導電型の第２の電界効果
   トランジスタのゲートへ接続され、第２の入力信号Ｂが
   、前記第１のトランジスタゲートと、前記第２のトラン
   ジスタのソースへ接続され、前記第１及び第２のトラン
   ジスタのドレインが接続された点を第１の出力信号Ｄと
   する回路と、前記入力信号Ａが、第２導電型の第３の電
   界効果トランジスタのソースと、第２導電型の第４の電
   界効果トランジスタのゲートへ接続され、前記入力信号
   Ｂが、前記第３のトランジスタのゲートと、前記第４の
   トランジスタのソースへ接続され、前記第３及び第４の
   トランジスタのドレインが接続された点を第２の出力信
   号Ｅとする回路とドレインを前記出力信号Ｄへ接続し、
   ソースを電源電圧へ接続し、ゲートを前記出力信号Ｅへ
   接続した第２導電型の第５の電界効果トランジスタと、
   ドレインを前記出力信号Ｅへ接続し、ソースを接地し、
   ゲートを前記出力信号Ｄへ接続した第１導電型の第６の
   電界効果トランジスタと前記出力信号Ｄ及びＥを、第３
   の入力信号Ｃでマルチプレクスして、第３の出力信号Ｆ
   を出力する機能とを備えたことを特長とする加算回路。 ２、前記出力信号Ｆが、前記入力信号Ｃによるマルチプ
   レクスの方法により、前記入力信号Ａ、Ｂ及びＣの３入
   力のｅｘｃｌｕｓｉｖｅ　ＯＲとｅｘｃｌｕｓｉｖｅＮ
   ＯＲの論理出力を、選択できることを特長とする特許請
   求の範囲第１項記載の加算回路。 ３、第１の入力信号Ａが、第１導電型の第１の電界効果
   トランジスタのソースと、第１導電型の第２の電界効果
   トランジスタのゲートへ接続され、第２の入力信号Ｂが
   、前記第１のトランジスタのゲートと、前記第２のトラ
   ンジスタのソースへ接続され、前記第１及び第２のトラ
   ンジスタのドレインが接続された点を第１の出力信号Ｄ
   とする回路と、前記入力信号Ａが、第２導電型の第３の
   電界効果トランジスタのソースと、第２導電型の第４の
   電界効果トランジスタのゲートへ接続され、前記入力信
   号Ｂが、前記第３のトランジスタのゲートと、前記第４
   のトランジスタのソースへ接続され、前記第３及び第４
   のトランジスタのドレインが接続された点を第２の出力
   信号Ｅとする回路と、ドレインを前記出力信号Ｄへ接続
   し、ソースを第１の固定電圧へ接続し、ゲートを前記出
   力信号Ｅへ接続した第２導電型の第５の電界効果トラン
   ジスタと、ドレインを前記出力信号Ｅへ接続し、ソース
   を第２の固定電圧へ接続し、ゲートを前記出力信号Ｄへ
   接続した第１導電型の第６の電界効果トランジスタとを
   備え、前記出力信号Ｄが、入力信号Ａ及びＢの２入力の
   ｅｘｃｌｕｓｉｖｅ　ＮＯＲの論理出力をとり、出力信
   号Ｅが、入力信号Ａ及びＢの２入力のｅｘｃｌｕｓｉｖ
   ｅ　ＯＲの論理出力をとることを特長とする論理回路。