JPH0365572B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、１ビツトの二進数の加算を行なう
ための半加算器に関するもので、特にCMOS集
積回路技術を用いて製造されるマイクロコンピユ
ータ等の算術演算回路に使用されるものである。

〔発明の技術的背景とその問題点〕

一般に、二進数の加算はデイジタル算術演算の
基本となる重要な操作であり、二進数の減算、乗
算および除算は全て加算操作をベースにして行な
われている。従つて、二進数の加算を高速に行な
わせることは他の算術演算も高速に行なわせ得る
事となり、多くの高速加算アルゴリズムおよび高
速加算回路が提案されている。例えば、複数ビツ
ト長オペランドの加算の高速化は、キヤリーをよ
り上位へいかに高速に伝播させるかという方向か
らのアブローチであり、その代表的な高速加算方
式として、良く知られたキヤリー・ルツクアヘツ
ド加算器やキヤリー・セレクト加算器等があげら
れる。一方、二進数一桁分の加算をいかに高速
に、且つ少ない素子数で実現するかという方向か
らのアブローチも重要であり、特にデータ幅（ビ
ツト数）が比較的小さく、高速性も厳しく要求さ
れない加算器では後者のアブローチの方が望まれ
る。例えば４〜８ビツト程度のマイクロコンピユ
ータやコントローラ等に使用される加算器がこの
ような要求対象としてあげられる。また、アレイ
方式の並列乗算器における基本セルとして用いら
れる１ビツトの全加算器は、乗数および被乗数の
ビツト長にそれぞれ対応して多数個配置されるた
め、この用途における全加算器には、コンパクト
化および高速化が特に要求されている。

第２図および第３図はそれぞれ、従来の半加算
器の論理回路図を示している。第２図において、
Ａ，Ｂは加算オペランドで、これらのオペランド
Ａ，Ｂはそれぞれ、ノアゲート１１、アンドゲー
ト１およびナンドゲート１３の各２つの入力端に
供給される。上記ノアゲート１１およびアンドゲ
ート１２の出力は、ノアゲート１４の２つの入力
端に供給され、このノアゲート１４の出力端から
和出力Ｓを得る。また、上記ナンドゲート１３の
出力はインバータ１５の入力端に供給され、この
インバータ１５の出力端からキヤリー出力Ｃを得
るようになつている。

一方、第３図に示す回路においては、オペラン
ドＡ，Ｂはそれぞれノアゲート１６およびナンド
ゲート１７の各２つの入力端に供給され、上記ナ
ンドゲート１７の出力がインバータ１８の入力端
に供給される。そして、上記インバータ１８の出
力端からキヤリー出力Ｃを得るとともに、このイ
ンバータ１８の出力および上記ナンドゲート１６
の出力がノアゲート１９の２つの入力端に供給さ
れ、このノアゲート１９の出力端から和出力Ｓを
得るようになつている。

第４図は、前記第２図の回路をCMOS回路化
する際の構成例を示し、第５図は前記第３図の回
路をCMOS回路化する際の構成例をそれぞれ示
している。第４図の回路では、Ｐチヤネル形の
MOSトランジスタQ₁，Q₂とＮチヤネル形の
MOSトランジスタQ₃，Q₄とによつてノアゲート
１１を、Ｐチヤネル形のMOSトランジスタQ₅〜
Q₇とＮチヤネル形のMOSトランジスタQ₈〜Q₁₀
とによつてアンドゲート１２とノアゲート１４と
の組合わせをそれぞれ構成している。また、Ｐチ
ヤネル形のMOSトランジスタQ₁₁，Q₁₂とＮチヤ
ネル形のMOSトランジスタQ₁₃，Q₁₄とによつて
ナンドゲート１３を、Ｐチヤネル形のMOSトラ
ンジスタQ₁₅とＮチヤネル形のMOSトランジスタ
Q₁₆とによつてインバータ１５を構成している。

一方、第５図に示す回路では、Ｐチヤネル形の
MOSトランジスタQ₁₇，Q₁₈とＮチヤネル形の
MOSトランジスタQ₁₉，Q₂₀とによつてノアゲー
ト１６を、Ｐチヤネル形のMOSトランジスタ
Q₂₁，Q₂₂とＮチヤネル形のMOSトランジスタ
Q₂₃，Q₂₄とによつてナンドゲート１７をそれぞ
れ構成している。また、Ｐチヤネル形のMOSト
ランジスタQ₂₅とＮチヤネル形MOSトランジスタ
Q₂₆とによつてインバータ１８を、Ｐチヤネル形
のMOSトランジスタQ₂₇；Q₂₈とＮチヤネル形
MOSトランジスタQ₂₉，Q₃₀とによつてノアゲー
ト１９をそれぞれ構成している。

ところで、前記第２図、第４図に示した回路と
前記第３図、第５図に示した回路は全く同一の機
能を有しているが、実現するための視点が異なつ
ている。すなわち、第２図に示した半加算器にお
ける和出力Ｓおよびキヤリー出力Ｃは、共にゲー
ト２段分の遅延を要する。これに対し、第３図に
示した半加算器は、和出力Ｓがキヤリー出力Ｃに
よつて律速されるため、ゲート３段分の遅延時間
を要する。従つて、前記第２図に示した半加算器
の方が高速である。しかし、上記第２図および第
３図の半加算器を、第４図および第５図に示すよ
うにCMS回路構成すると、第２図の半加算器の
所要MOSトランジスタは16個、第３図では14個
である。従つて、前記第３図に示した半加算器の
方がパターン面積を小さくでき、コンパクトに構
成し得る。また、加算オペランドＡ，Ｂ側から見
た負荷ゲート容量の比は、第２図の場合を３とす
ると、第３図の半加算器では２の比率となり、負
荷ゲート容量（入力ゲート容量）が小さいという
点でも前記第３図の構成がすぐれている。

このように、半加算器をCMS回路構成で且つ
組合わせゲートで実現し、スタテイツク動作を行
なわせる場合には、従来のような構成では通過ゲ
ート数の削減による高速化と、入力負荷容量およ
び構成トランジスタ数の削減とを同時に達成する
ことはできない。

〔発明の目的〕

この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、二進数一桁分
の加算を高速に且つ少ない構成トランジスタ数で
実現できる半加算器を提供することである。

〔発明の概要〕 すなわち、この発明においては、上記の目的を
達成するために、CMOS回路構成では動作速度
の点で不利なノアゲート使用をやめ、４個の
MOSトランジスタで構成したエクスクルーシブ
ノアゲートを用いることにより動作速度の高速化
とMOSトランジスタ数の削減を図り、和出力と
キヤリー出力とをそれぞれインバータを介して出
力することにより、負荷に対する駆動能力を持た
せている。

〔発明の実施例〕

以下、この発明の一実施例において図面を参照
して説明する。第１図における加算オペランド
Ａ，Ｂが供給される入力端子２０ａ，２０ｂ間に
は、Ｎチヤネル形のMOSトランジスタQ₃₁，Q₃₂
が直列接続される。上記MOSトランジスタQ₃₁の
ゲートには入力端子２０ｂが、上記MOSトラン
ジスタQ₃₂のゲートには入力端子２０ａがそれぞ
れ接続される。上記MOSトランジスタQ₃₁とQ₃₂
との接続点と電源V_CCが供給される電源端子２１₁
との間には、Ｐチヤネル形のMOSトランジスタ
Q₃₃とQ₃₄とが直列接続される。上記MOSトラン
ジスタQ₃₃のゲートには上記入力端子２０ｂが、
上記MOSトランジスタQ₃₄のゲートには上記入力
端子２０ａがそれぞれ接続される。上記MOSト
ランジスタQ₃₁〜Q₃₃の一端側共通接続点Ｎには、
電源端子２１₂と接地点間に直列接続されるＰチ
ヤネル形のMOSトランジスタQ₃₅とＮチヤネル形
MOSトランジスタ₃₆とから成るCMOSインバー
タ２２の入力（MOSトランジスタQ₃₅，Q₃₆のゲ
ート）が接続される。上記接続点Ｎと電源端子２
１₃との間には、Ｐチヤネル形のMOSトランジス
タQ₃₇が接続される。CMOSインバータ２２を構
成するMOSトランジスタQ₃₅とQ₃₆との接続点に
は、和出力Ｓを得るための和出力端子２０ｓが接
続される。

また、上記入力端子２０ａには、一端が電源端
子２１₄に接続されるＰチヤネル形のMOSトラン
ジスタQ₃₆のゲート、およびこのMOSトランジス
タQ₃₅の他端に一端が接続されるＮチヤネル形の
MOSトランジスタQ₃₉のゲートがそれぞれ接続さ
れる。上記MOSトランジスタQ₃₉の端と接地点間
には、Ｎチヤネル形のMOSトランジスタQ₄₀が接
続され、このMOSトランジスタQ₄₀のゲートには
上記入力端子２０ｂが接続される。上記MOSト
ランジスタQ₃₈にはＰチヤネル形のMOSトランジ
スタQ₄₁が並列接続され、このMOSトランジスタ
Q₄₁のゲートには上記入力端子２０ｂが接続され
る。上記MOSトランジスタQ₃₈，Q₃₉およびQ₄₁の
接続点には、上記MOSトランジスタQ₃₇のゲート
が接続されるとともに、Ｐチヤネル形のMOSト
ランジスタQ₄₂およびＮチヤネル形のMOSトラン
ジスタQ₄₃のゲートが接続される。上記MOSトラ
ンジスタQ₄₂，Q₄₃は、電源端子２１₅と接地点間
に直列接続されており、CMOSインバータ２３
を構成している。そして、上記MOSトランジス
タQ₄₂とQ₄₃との接続点には、キヤリー出力Ｃを
得るためのキヤリー出力端子２０ｃが接続されて
成る。

次に、上記のような構成において動作を説明す
る。MOSトランジスタQ₃₁〜Q₃₄は、エクスクル
ーシブノアゲート２４を構成しており、接続点Ｎ
から得られるエクスクルーシブノアゲート２４の
出力信号Ｑは、オペランドＡ，Ｂに対して、「Ｑ
＝Ａ・Ｂ＋・」なる関係を有している。この
出力信号Ｑは、次段のCMOSインバータ２２に
供給されるので、和出力端子２０ｓから得られる
和出力Ｓは、「Ｓ＝Ａ・＋・Ｂ」となる。こ
の際、MOSトランジスタQ₃Gは次のような働き
をする。すなわち、このMOSトランジスタQ₃₇が
存在しないとすると、オペランドＡ，Ｂがともに
“１”レベルの時、エクスクルーシブノアゲート
２４の出力端（接続点Ｎ）には、「V_IH−V_THN」
（V_IH：オペランドＡ，Ｂの“１”レベルの電位、
V_THN：Ｎチヤネル形MOSトランジスタの閾値電
圧）の電位しか得られず、電源電圧まで出力レベ
ルが上昇しない。このことは、加算オペランド
Ａ，Ｂがともに“１”レベルの時の和出力Ｓの出
力遅延を大きくすることになる。そこで、MOS
トランジスタQ₃₈〜Q₄₁から成るナンドゲート２
５の出力でMOSトランジスタQ₃₇を導通制御し、
加算オペランドＡ，Ｂがともに“１”レベルの時
（ノアゲート５の出力は“０”レベル）上記MOS
トランジスタQ₃₇をオン状態に設定して、接続点
Ｎの電位を電源圧V_CCまで昇圧するようにしてい
る。これによつて、オペランドＡ，Ｂがともに
“１”レベルの時和出力Ｓの出力遅延を改善して
いる。一方、オペランドＡ，Ｂが両方とも“１”
レベル以外の組合わせでは、ナンドゲート２５の
出力は“１”レベルとなるので、MOSトランジ
スタQ₃₇はオフ状態となり、エクスクルーシブノ
アゲート２４の出力に影響を与えることはない。
なお、キヤリー出力Ｃは、加算オペランドＡ，Ｂ
が供給されるナンドゲート２５の出力を、
CMOSインバータ２３で反転することにより得
ており、前記第２図および第４図の回路と同様で
ある。

このような構成によれば、CMOS回路構成で
は動作速度の点で不利となるノアゲートを使用し
ていないので、高速化を図れる。また、和出力Ｓ
およびキヤリー出力Ｃはそれぞれ、CMOSイン
バータ２２，２３を介して出力されるので、次段
の負荷に対する大きな駆動能力を有している。集
化の点では、従の半加算器が14個あるいは16個の
MOSトランジスタを必要としたのに対し、13個
で済みこの点でも有利である。さらに、入力ゲー
ト容量は、フアンイン数が２で低容量であり、こ
の事も動作速度の高速化に寄与する。

〔発明の効果〕

以上説明したようにこの発明によれば、二進数
一桁分の加算を高速に且つ少ない構成トランジス
タ数で実現できる半加算器が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半加算器
の回路構成図、第２図および第３図はそれぞれ従
来の半加算器の論理回路図、第４図および第５図
はそれぞれ上記第２図および第３図の回路を
CMOS回路化した構成例を示す図である。 Ａ，Ｂ……第１、第２の加算オペランド、２０
ａ，２０ｂ……第１、第2MOSトランジスタ、
Q₃₁〜Q₃₄……第１〜第4MOSトランジスタ、Q₃₇
……第5MOSトランジスタ、２２，２３……第
１、第２のCMOSインバータ、２５……二入力
CMOSナンドゲート、Ｓ……和出力、Ｃ……キ
ヤリー出力、V_CC……電源、２１₁〜２１₅……電
源端子。

Claims (1)

【特許請求の範囲】
1. １ 第１の加算オペランドが供給される第１入力
   端子に一端が接続され、第２の加算オペランドが
   供給される第２入力端子にゲートが接続される第
   １導電形の第1MOSトランジスタと、この第
   1MOSトランジスタの他端と上記第２入力端子間
   に接続され、上記第１入力端子にゲートが接続さ
   れる第１導電形の第2MOSトランジスタと、上記
   第１、第2MOSトランジスタの接続点に一端が接
   続され、上記第２入力端子にゲートが接続される
   第２導電形の第3MOSトランジスタと、この第
   3MOSトランジスタの他端と電源端子間に接続さ
   れ、上記第１入力端子にゲートが接続される第
   4MOSトランジスタと、上記第１、第２入力端子
   にそれぞれの入力端が接続される二入力CMOS
   ナンドゲートと、上記第１ないし第3MOSトラン
   ジスタの共通接続点と電源端子間に接続され、上
   記二入力MOSナンドゲートの出力端にゲートが
   接続される第２導電形の第5MOSトランジスタ
   と、上記第１ないし第3MOSトランジスタの共通
   接続点に入力端が接続される第１のCMOSイン
   バータと、上記二入力CMOSナンドゲートの出
   力端に入力端が接続される第２のCMOSインバ
   ータとを具備し、上記第１のCMOSインバータ
   の出力端から和出力を得、上記第２のCMOSイ
   ンバータの出力端からキヤリー出力を得ることを
   特徴とする半加算器。