JPS6225326A - 半加算器 - Google Patents
半加算器Info
- Publication number
- JPS6225326A JPS6225326A JP16460385A JP16460385A JPS6225326A JP S6225326 A JPS6225326 A JP S6225326A JP 16460385 A JP16460385 A JP 16460385A JP 16460385 A JP16460385 A JP 16460385A JP S6225326 A JPS6225326 A JP S6225326A
- Authority
- JP
- Japan
- Prior art keywords
- output
- gate
- terminal
- transistor
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、１ビツトの二進数の加算を行なうだめの半
加算器に関するもので、特にＣＭＯ８集積回路技術を用
いて製造されるマイクロコンピュータ等の算術演算回路
に使用されるものである。
加算器に関するもので、特にＣＭＯ８集積回路技術を用
いて製造されるマイクロコンピュータ等の算術演算回路
に使用されるものである。
一般に、二進数の加算はディジタル算術演算の基本とな
る重要な操作であり、二進数の減算。
る重要な操作であり、二進数の減算。
乗算および除算は全て加算操作をペースにして行々われ
でいる。従って、二進数の加算を高速に行なわせること
は他の算術演算も高速に行なわせ得る事となり、多くの
高速加算アルゴリズムおよび直達加算回路が提案されて
いる、例えば、複数ビット長オペランドの加算の高速化
は、キャリーをより上位桁へいかに高速に伝播させるか
という方向からのアプローチであり、その代表的な１５
速加算方式として、良く知られたキャリー・ルックアヘ
ッド加算器やキャリー・セレクト加算器等があげられる
。一方、二進数−桁分の加算をいかに高速に、且つ少な
い素子数で実現するかという方向からのアプローチも重
要であり、特にデータ幅（ビット数）が比較的小さく、
高速性も厳しく要求されない加算器では後者のアプロー
チの方が望まれる。例えば４〜８ピット程度のマイクロ
コンピュータやコントローラ等に使用される加算器がこ
のような要求対象としてあげられる。また、アレイ方式
の並列乗算器における基本セルとして用いられる１ビツ
トの全加算器は、乗数および被乗数のビット長にそれぞ
れ対応して多数個配置されるため、この用途における全
加算器には、コンパクト化および高速化が特に要求され
ている。
でいる。従って、二進数の加算を高速に行なわせること
は他の算術演算も高速に行なわせ得る事となり、多くの
高速加算アルゴリズムおよび直達加算回路が提案されて
いる、例えば、複数ビット長オペランドの加算の高速化
は、キャリーをより上位桁へいかに高速に伝播させるか
という方向からのアプローチであり、その代表的な１５
速加算方式として、良く知られたキャリー・ルックアヘ
ッド加算器やキャリー・セレクト加算器等があげられる
。一方、二進数−桁分の加算をいかに高速に、且つ少な
い素子数で実現するかという方向からのアプローチも重
要であり、特にデータ幅（ビット数）が比較的小さく、
高速性も厳しく要求されない加算器では後者のアプロー
チの方が望まれる。例えば４〜８ピット程度のマイクロ
コンピュータやコントローラ等に使用される加算器がこ
のような要求対象としてあげられる。また、アレイ方式
の並列乗算器における基本セルとして用いられる１ビツ
トの全加算器は、乗数および被乗数のビット長にそれぞ
れ対応して多数個配置されるため、この用途における全
加算器には、コンパクト化および高速化が特に要求され
ている。
第２図および第３図はそれぞれ、従来の半加算器の論理
回路図を示している。第２図において、Ａ、Ｂは加算オ
ペランドで、これらのオペランドＡ、Ｂばそれぞれ、ノ
アゲート１ノ、アンドゲート１２およびナンドゲート）
３の各２つの入力端に供給される。上記ノアゲート１１
およびアンドゲート１２の出力は、ノアゲート１４の２
つの入力端に供給され、このノアゲート１４の出力端か
ら和出力Ｓを得る。また、上記カントゲート１３の出力
はインバータ１５の入力端に供給され、このインバータ
１５の出力端からキャリー出力Ｃを得るようになってい
る。
回路図を示している。第２図において、Ａ、Ｂは加算オ
ペランドで、これらのオペランドＡ、Ｂばそれぞれ、ノ
アゲート１ノ、アンドゲート１２およびナンドゲート）
３の各２つの入力端に供給される。上記ノアゲート１１
およびアンドゲート１２の出力は、ノアゲート１４の２
つの入力端に供給され、このノアゲート１４の出力端か
ら和出力Ｓを得る。また、上記カントゲート１３の出力
はインバータ１５の入力端に供給され、このインバータ
１５の出力端からキャリー出力Ｃを得るようになってい
る。
一方、第３図に示す回路においては、オペランドＡ、Ｂ
はそれぞれノアゲート１６およびナンドゲート１７の各
２つの入力端に供給され、上記ナンドゲート１７の出力
がインバータ１８の入力端に供給される。そして、上記
インバータ１８の出力端からキャリー出力Ｃを得るとと
もに・このインバータ１８の出力および上記ナンドゲー
ト１６の出力がノアゲート１９の２つの入力端に供給さ
ね、このノアゲート１９の出力端から和出力Ｓを得るよ
うになっている。
はそれぞれノアゲート１６およびナンドゲート１７の各
２つの入力端に供給され、上記ナンドゲート１７の出力
がインバータ１８の入力端に供給される。そして、上記
インバータ１８の出力端からキャリー出力Ｃを得るとと
もに・このインバータ１８の出力および上記ナンドゲー
ト１６の出力がノアゲート１９の２つの入力端に供給さ
ね、このノアゲート１９の出力端から和出力Ｓを得るよ
うになっている。
第４図は、前記第２図の回路をＣＭＯ８回路化する際の
構成例を示し、第５図は前記第３図の回路をＣΔ４０８
回路化する際の構成例をそれぞれ示している。第４図の
回路では、Ｐｆチャネル形ＭＯＳ）ランジスタＱ、、Ｑ
２とＮチャネル形のλ１０ＳトランジスタＱ、、Ｑ４と
によってノアゲート１１を、Ｐチャネル形のｂｉ ＯＳ
トランジスタＱ、〜Ｑ、とＮチャイ、ル形のＭ ＯＳト
ランジスタＱ、〜Ｑ １０とによってアンドゲート１２
とノアゲート１４どの組合わせをそれぞれ構成している
。また、Ｐチャネル形のＭ ＯＳトランジスタＱｕ、Ｑ
１０とＮｊギヤネル形ＭＯＳトランジスタＱ ｒｓ ＋
Ｑ ＋４とによってナンドゲート１４を、Ｐｆ−ヤネ
ル形のＭＯＳ）ランジスタＱ １５とＮ？ヤネル形のＭ
ＯＳ）ランジスタＱ ＋６とによってインバータ１５を
構成している。
構成例を示し、第５図は前記第３図の回路をＣΔ４０８
回路化する際の構成例をそれぞれ示している。第４図の
回路では、Ｐｆチャネル形ＭＯＳ）ランジスタＱ、、Ｑ
２とＮチャネル形のλ１０ＳトランジスタＱ、、Ｑ４と
によってノアゲート１１を、Ｐチャネル形のｂｉ ＯＳ
トランジスタＱ、〜Ｑ、とＮチャイ、ル形のＭ ＯＳト
ランジスタＱ、〜Ｑ １０とによってアンドゲート１２
とノアゲート１４どの組合わせをそれぞれ構成している
。また、Ｐチャネル形のＭ ＯＳトランジスタＱｕ、Ｑ
１０とＮｊギヤネル形ＭＯＳトランジスタＱ ｒｓ ＋
Ｑ ＋４とによってナンドゲート１４を、Ｐｆ−ヤネ
ル形のＭＯＳ）ランジスタＱ １５とＮ？ヤネル形のＭ
ＯＳ）ランジスタＱ ＋６とによってインバータ１５を
構成している。
一方、第５図に示す回路では、Ｐｙヤネル形のＭＯＳ）
ランジスタＱ Ｉ？ Ｉ Ｑ ｒｓとＮチャネル形のＭ
ＯＳ）ランジスタＱ、。ｔＱ２Ｑとによってノアゲート
１６を、Ｐチャネル形のＭＯＳ）ランジスタＱ ２１
ｔ Ｑ １１とＮチャネル形のＭＯＳ）ランジスタＱ
２３ ｔ Ｑ ２４とによってナンドゲート１７をそれ
ぞれ構成している。また、Ｐチャネル形のＭＯＳ）ラン
ジスタＱ ｔｓとＮチャネル形のＭＯＳ）ランジスタＱ
＋６とによってインバータ１８を、Ｐｆチャネル形Ｍ
ＯＳ ）ランジスタＱ ｚｙ ｒ Ｑ ２８とＮチャネ
ル形のＭＯＳ）ランジスタＱｚ＊ｓＱｓ。とによってノ
アゲートノ９をそれぞれ構成している。
ランジスタＱ Ｉ？ Ｉ Ｑ ｒｓとＮチャネル形のＭ
ＯＳ）ランジスタＱ、。ｔＱ２Ｑとによってノアゲート
１６を、Ｐチャネル形のＭＯＳ）ランジスタＱ ２１
ｔ Ｑ １１とＮチャネル形のＭＯＳ）ランジスタＱ
２３ ｔ Ｑ ２４とによってナンドゲート１７をそれ
ぞれ構成している。また、Ｐチャネル形のＭＯＳ）ラン
ジスタＱ ｔｓとＮチャネル形のＭＯＳ）ランジスタＱ
＋６とによってインバータ１８を、Ｐｆチャネル形Ｍ
ＯＳ ）ランジスタＱ ｚｙ ｒ Ｑ ２８とＮチャネ
ル形のＭＯＳ）ランジスタＱｚ＊ｓＱｓ。とによってノ
アゲートノ９をそれぞれ構成している。
ところで、前記第２図、第４図に示した回路とｍＩ前記
３図、第５図に示した回路は全く同一の機能を有してい
るが、実現するための視点が異なっている。すなわち、
第２図に示した半加算器における和出力Ｓおよびキャリ
ー出力Ｃは、共にゲート２段分の遅延を要する。これに
対し、第３図に示した半加算器は、和出力Ｓがキャリー
出力Ｃによって律速されるため、ゲート３段分の遅延時
間を要する。従って、前記第２図に示し九半加簀器の方
が高速である。しかし、上記第２図および第３図の半加
算器を、第４図および第５図に示すようにＣＭＯ８回路
構成すると、第２図の半加算器の所要ＭＯＳトランジス
タは１６個、第３図では１４個である。従って、前記第
３図に示しだ半加算器の方がパターン面積を小さくでき
、コンパクトに構成し得る。また、加算オペランドＡ、
Ｂ側から見た負荷ゲート容量の比は、第２図の場合を３
とすると、第３図の半加算器では２の比率となり、負荷
ゲート容量（入力ゲート容量）が小さいという点でも前
記第３図の構成がすぐれている。
３図、第５図に示した回路は全く同一の機能を有してい
るが、実現するための視点が異なっている。すなわち、
第２図に示した半加算器における和出力Ｓおよびキャリ
ー出力Ｃは、共にゲート２段分の遅延を要する。これに
対し、第３図に示した半加算器は、和出力Ｓがキャリー
出力Ｃによって律速されるため、ゲート３段分の遅延時
間を要する。従って、前記第２図に示し九半加簀器の方
が高速である。しかし、上記第２図および第３図の半加
算器を、第４図および第５図に示すようにＣＭＯ８回路
構成すると、第２図の半加算器の所要ＭＯＳトランジス
タは１６個、第３図では１４個である。従って、前記第
３図に示しだ半加算器の方がパターン面積を小さくでき
、コンパクトに構成し得る。また、加算オペランドＡ、
Ｂ側から見た負荷ゲート容量の比は、第２図の場合を３
とすると、第３図の半加算器では２の比率となり、負荷
ゲート容量（入力ゲート容量）が小さいという点でも前
記第３図の構成がすぐれている。
このように、半加算器をＣＭＯ８回路構成で且つ組合わ
せゲートで実現し、スタティック動作を行なわせる場合
には、従来のような構成では通過ゲート数の削減による
高速化と、入力負荷容ｌおよび構成トランジスタ数の削
減とを同時に達成することはできない。
せゲートで実現し、スタティック動作を行なわせる場合
には、従来のような構成では通過ゲート数の削減による
高速化と、入力負荷容ｌおよび構成トランジスタ数の削
減とを同時に達成することはできない。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、二進数−桁分の加算を高速に
且つ少ない構成トランジスタ数で実歩できる半加Ｗ−器
を提供することである。
その目的とするところは、二進数−桁分の加算を高速に
且つ少ない構成トランジスタ数で実歩できる半加Ｗ−器
を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、ＣＭＯ８回路構成では動作速度の点で不利なノ
アゲートの使用をやめ、４個のＭＯＳ）ランジスタで構
成したエクスクルーンプノアゲートを用いることにより
動作速度の高速化とＭＯＳ）ランジスタ数の削減を図り
、和出力とキャリー出力とをそれぞれインバータを介し
て出力することにより、負荷に対する駆動能力を持たせ
ている。
ために、ＣＭＯ８回路構成では動作速度の点で不利なノ
アゲートの使用をやめ、４個のＭＯＳ）ランジスタで構
成したエクスクルーンプノアゲートを用いることにより
動作速度の高速化とＭＯＳ）ランジスタ数の削減を図り
、和出力とキャリー出力とをそれぞれインバータを介し
て出力することにより、負荷に対する駆動能力を持たせ
ている。
以下、この発明の一実施例において図面を参照して説明
する。第１図における加算オペラン１’Ａ 、 Ｂが供
給される入力端子２ｏａ、ｚｏｂ間には、Ｎ′ｆヤネル
形のＭＯＳトランジスタＱ□、Ｑ８．が直列接続される
。上記ＭＯＳトランジスタＱ ａｔのゲートには入力端
子２０ｂが、上記ＭＯＳトランジスタＱ０のゲートには
入力端子２０ａがそれぞれ接続される。上記ＭＯＳトラ
ンジスタＱ１．とＱ８．との接続点と電源ＶＣａが供給
される電源端子２１１との間には、Ｐチャネル形のＭＯ
ＳトランジスタＱｓａとＱ、３４とが直列接続される。
する。第１図における加算オペラン１’Ａ 、 Ｂが供
給される入力端子２ｏａ、ｚｏｂ間には、Ｎ′ｆヤネル
形のＭＯＳトランジスタＱ□、Ｑ８．が直列接続される
。上記ＭＯＳトランジスタＱ ａｔのゲートには入力端
子２０ｂが、上記ＭＯＳトランジスタＱ０のゲートには
入力端子２０ａがそれぞれ接続される。上記ＭＯＳトラ
ンジスタＱ１．とＱ８．との接続点と電源ＶＣａが供給
される電源端子２１１との間には、Ｐチャネル形のＭＯ
ＳトランジスタＱｓａとＱ、３４とが直列接続される。
上記ＭＯＳトランジスタＱｓｓのゲートには上記入力端
子２０ｂが、上記ＭＯＳトランジスタＱ３４のゲートに
は上記入力端子２０ａがそれぞれ接続される。上記Ｍ（
ＪＳ）ランジスタＱ１１〜Ｑ ｓｓの一端側共通接続点
Ｎには、電源端子２ノ、と接地点間に直列接続されるＰ
チャネル形のＭＯＳ）ランジスタＱ３ｓとＮｙヤネル形
ＭＯＳトランジスタＱ ｓａとから成るＣＭＯＳインバ
ータ２２の入力端（ＭＯＳ）ランジスタＱｓｓ＋Ｑｓａ
のゲート）が接続される。
子２０ｂが、上記ＭＯＳトランジスタＱ３４のゲートに
は上記入力端子２０ａがそれぞれ接続される。上記Ｍ（
ＪＳ）ランジスタＱ１１〜Ｑ ｓｓの一端側共通接続点
Ｎには、電源端子２ノ、と接地点間に直列接続されるＰ
チャネル形のＭＯＳ）ランジスタＱ３ｓとＮｙヤネル形
ＭＯＳトランジスタＱ ｓａとから成るＣＭＯＳインバ
ータ２２の入力端（ＭＯＳ）ランジスタＱｓｓ＋Ｑｓａ
のゲート）が接続される。
上記接続点Ｎと電源端子２１．との間には、Ｐチャネル
形のＭＯＳ）ランジスタＱｓｔが接続される。ＣＭＯＳ
インバータ２２を構成するＭＯＳトランジスタＱ ｓｓ
とＱ ３６との接続点には、和出力Ｓを得るだめの和出
力繻子２０ｓが接続される。
形のＭＯＳ）ランジスタＱｓｔが接続される。ＣＭＯＳ
インバータ２２を構成するＭＯＳトランジスタＱ ｓｓ
とＱ ３６との接続点には、和出力Ｓを得るだめの和出
力繻子２０ｓが接続される。
また、上記入力端子２０ａには、一端が電源端子２１４
に接続されるＰヂャイ・ル形のＭＯＳトランジスタＱ
ｓｓのゲート、およびこのＭＯ８トランジスタＱ ｓｓ
の他端に一端が接続されるＮチャネル形のＭＯＳ）ラン
ジスタＱ１．のゲートがそれぞれ接続される。上記ＭＯ
ＳトランジスタＱ ｓｏの他端と接地点間には、Ｎチャ
ネルノ１らのＭＯＳ）ランジスタＱ４ｏが接続され、こ
のＭＯＳトランジスタＱ ａｏのゲー）Ｋは上記入力端
子２０ｂが接続される。上記ａｔｏｓトランジスタＱ
ｓｓにはＰチャネル形のＭＯＳ）ランジスタＱ４１が並
列接続され、このＭＯＳ）ランジスタＱ ４１のゲート
には上記入力端子２０ｂが接続される。上記ＭＯ８）ラ
ンジヌタＱ ３ｇ ＋ Ｑ ３ＧおよびＱ４１の接続点
には、上記ＭＯＳトランジスタＱ ３？のゲートが接続
されるとともに、Ｐチャネル形のＭＯＳ）ランジスタＱ
４．およびＮチャネル形のＭＯＳ）ランジヌタＱ ４３
のゲートが接続される。上記ＭＯＳトランジスタＱ４２
ＨＱ４３は、電源端子２ノ、と接地点間に１列接続され
ており％ＣＮｉ ＯＳインバータ２３を構成している。
に接続されるＰヂャイ・ル形のＭＯＳトランジスタＱ
ｓｓのゲート、およびこのＭＯ８トランジスタＱ ｓｓ
の他端に一端が接続されるＮチャネル形のＭＯＳ）ラン
ジスタＱ１．のゲートがそれぞれ接続される。上記ＭＯ
ＳトランジスタＱ ｓｏの他端と接地点間には、Ｎチャ
ネルノ１らのＭＯＳ）ランジスタＱ４ｏが接続され、こ
のＭＯＳトランジスタＱ ａｏのゲー）Ｋは上記入力端
子２０ｂが接続される。上記ａｔｏｓトランジスタＱ
ｓｓにはＰチャネル形のＭＯＳ）ランジスタＱ４１が並
列接続され、このＭＯＳ）ランジスタＱ ４１のゲート
には上記入力端子２０ｂが接続される。上記ＭＯ８）ラ
ンジヌタＱ ３ｇ ＋ Ｑ ３ＧおよびＱ４１の接続点
には、上記ＭＯＳトランジスタＱ ３？のゲートが接続
されるとともに、Ｐチャネル形のＭＯＳ）ランジスタＱ
４．およびＮチャネル形のＭＯＳ）ランジヌタＱ ４３
のゲートが接続される。上記ＭＯＳトランジスタＱ４２
ＨＱ４３は、電源端子２ノ、と接地点間に１列接続され
ており％ＣＮｉ ＯＳインバータ２３を構成している。
そして、上ル己ＭＯＳトランジスタＱ４ｔとＱ ４３と
の接続点には、キャリー出力Ｃを得るだめのキャリー出
力端子２ｏｃが接続されて成る。
の接続点には、キャリー出力Ｃを得るだめのキャリー出
力端子２ｏｃが接続されて成る。
次に、上記のような構成において動作を説明する。ＭＯ
Ｓ）ランジスタＱ５．〜Ｑ ３４は、エクスクル−シブ
ノアゲート２４を構成しており、 ・接続点Ｎから得ら
れるエクスクル−シブノアゲート２４の出力信号Ｑば、
オペランドＡ、Ｂに対して、［Ｑ＝Ａ −Ｂ＋Ａ −Ｂ
Ｊなる関係を有している。この出力信号Ｑは、次段のＣ
ＭＯＳインバータ２２に供給されｂので、和出力端子２
０Ｂから得られる和出力Ｓは、「５＝Ａ−Ｂ＋Ａ −Ｂ
Ｊとなる。この際、ＭＯＳトランジスタＱ、３？は次の
ような働きをする。すなわち、このＭＯＳ ）ランジス
タＱ ３？が存在しないとすると、オペランドＡ、Ｂが
ともに１”レベルの時、エクスクルーシブノアゲート２
４の出力端（接続点Ｎ）Ｋは、ｒＶ Ｉｔ（−Ｖ ＴＨ
Ｎ Ｊ （ＶＩＨ：オペランドＡ、Ｂの″１″レベルの
電位、Ｖ ＴＩＮ ： Ｎチャネル形ＭＯＳトランジス
タの閾値電圧）の電位しか得られず、電＃電圧−まで出
力レベルが上昇しない。このことは、加算オペランド人
、Ｂがともに″′１″レベルの時の和出力Ｓの出力遅延
を大きくすることになる。そこで、ＭＯＳ）ランジスタ
Ｑ ｓａ〜Ｑ ４１から成るナンドゲート２５の出力で
ＭＯＳトランジスタＱ ３？を導通制御し、加算オペラ
ンドＡ、Ｂがともに″１″レベルの時（ノアゲート２５
の出力は″Ｏｎレベル）上記ＭＯＳトランジスタＱ ３
７をオン状態に設定しで、接続点への電位を電源電圧Ｖ
ＣＣまで昇圧するようにしている。これによって、オペ
ランドＡ、Ｂがともに′″１″１″レベル和出力Ｓの出
力遅延を改善している。
Ｓ）ランジスタＱ５．〜Ｑ ３４は、エクスクル−シブ
ノアゲート２４を構成しており、 ・接続点Ｎから得ら
れるエクスクル−シブノアゲート２４の出力信号Ｑば、
オペランドＡ、Ｂに対して、［Ｑ＝Ａ −Ｂ＋Ａ −Ｂ
Ｊなる関係を有している。この出力信号Ｑは、次段のＣ
ＭＯＳインバータ２２に供給されｂので、和出力端子２
０Ｂから得られる和出力Ｓは、「５＝Ａ−Ｂ＋Ａ −Ｂ
Ｊとなる。この際、ＭＯＳトランジスタＱ、３？は次の
ような働きをする。すなわち、このＭＯＳ ）ランジス
タＱ ３？が存在しないとすると、オペランドＡ、Ｂが
ともに１”レベルの時、エクスクルーシブノアゲート２
４の出力端（接続点Ｎ）Ｋは、ｒＶ Ｉｔ（−Ｖ ＴＨ
Ｎ Ｊ （ＶＩＨ：オペランドＡ、Ｂの″１″レベルの
電位、Ｖ ＴＩＮ ： Ｎチャネル形ＭＯＳトランジス
タの閾値電圧）の電位しか得られず、電＃電圧−まで出
力レベルが上昇しない。このことは、加算オペランド人
、Ｂがともに″′１″レベルの時の和出力Ｓの出力遅延
を大きくすることになる。そこで、ＭＯＳ）ランジスタ
Ｑ ｓａ〜Ｑ ４１から成るナンドゲート２５の出力で
ＭＯＳトランジスタＱ ３？を導通制御し、加算オペラ
ンドＡ、Ｂがともに″１″レベルの時（ノアゲート２５
の出力は″Ｏｎレベル）上記ＭＯＳトランジスタＱ ３
７をオン状態に設定しで、接続点への電位を電源電圧Ｖ
ＣＣまで昇圧するようにしている。これによって、オペ
ランドＡ、Ｂがともに′″１″１″レベル和出力Ｓの出
力遅延を改善している。
一方、オペランドＡ 、 Ｂが両方とも１”レベル以外
の組合わせでは、ナンドゲート２５の出力は１”レベル
となるので、ＭＯＳトランジスタＱ、３７はオフ状態と
なり、エクスクルーシブノアゲート２４の出力に影響を
与えることはない。なお、キャリー出力Ｃは、加算オペ
ランドＡ、Ｂが供給されＺ）ナンドゲート２５の出力を
、ＣＭＯＳインバータ２３で反転することにより得てお
り、前記第２図および第４図の回路と同様である。
の組合わせでは、ナンドゲート２５の出力は１”レベル
となるので、ＭＯＳトランジスタＱ、３７はオフ状態と
なり、エクスクルーシブノアゲート２４の出力に影響を
与えることはない。なお、キャリー出力Ｃは、加算オペ
ランドＡ、Ｂが供給されＺ）ナンドゲート２５の出力を
、ＣＭＯＳインバータ２３で反転することにより得てお
り、前記第２図および第４図の回路と同様である。
このような構成によれば、ＣＭＯ８回路構成では動作速
度の点で不利となるノアゲートを使用していないので、
高速化を図れる。また、和出力Ｓおよびキャリー出力Ｃ
はそれぞれ、ＣＭＯＳインバータ２２．２３を介して出
力されるので、次段の負荷に対する大きな起動能力を有
している。集積化の点では、従来の半加算器が１４個あ
るいは１６個のＭＯＳ）ランジスタを必要としたのに対
し、１３個で済みこの点でも有利である。さらに、入力
ゲート容量は、ファンイン数が２で低容憬であり、この
事も動作速度の高速化に寄与する。
度の点で不利となるノアゲートを使用していないので、
高速化を図れる。また、和出力Ｓおよびキャリー出力Ｃ
はそれぞれ、ＣＭＯＳインバータ２２．２３を介して出
力されるので、次段の負荷に対する大きな起動能力を有
している。集積化の点では、従来の半加算器が１４個あ
るいは１６個のＭＯＳ）ランジスタを必要としたのに対
し、１３個で済みこの点でも有利である。さらに、入力
ゲート容量は、ファンイン数が２で低容憬であり、この
事も動作速度の高速化に寄与する。
以上説明したようにこの発明によれは、二進数−桁分の
加ｐを高速に且つ少ない構成トランジスタ数で実現でき
る半カロ算器が得られる。
加ｐを高速に且つ少ない構成トランジスタ数で実現でき
る半カロ算器が得られる。
第１図はこの発明の一実施例に係わる半加算器の回路構
成図、第２図および第３図はそれぞれ従来の半加算器の
論理回路図、第４図および第５図はそれぞれ上記第２Ｎ
および第３図の回路をＣＭ ０８１０回路化した構成例
を示す図である。 Ａ、Ｂ・・・第１．第２の加算オペランド、２０ ａ
、 ２０ ｂ−・・第１．第２Ｍ０Ｓトランジスタ、Ｑ
ｓ Ｉ−Ｑ ３４・・・第１〜第ｄＭＯＳトランジス
タ、Ｑ、？・・・第５λ１Ｏ８）ランジスタ、２２゜２
３・・・第１．第２のＣＮ１０Ｓインバータ、２５・・
・二入力ＣＭ ＯＳナンドゲート、Ｓ・・・和出力、Ｃ
・・・キャリー出力、ＶＣＣ・・・電源、２１１〜２ノ
、・・・電源端子。 出顯人代理人 弁理士 鈴 江 武 彦第２図 第３図
成図、第２図および第３図はそれぞれ従来の半加算器の
論理回路図、第４図および第５図はそれぞれ上記第２Ｎ
および第３図の回路をＣＭ ０８１０回路化した構成例
を示す図である。 Ａ、Ｂ・・・第１．第２の加算オペランド、２０ ａ
、 ２０ ｂ−・・第１．第２Ｍ０Ｓトランジスタ、Ｑ
ｓ Ｉ−Ｑ ３４・・・第１〜第ｄＭＯＳトランジス
タ、Ｑ、？・・・第５λ１Ｏ８）ランジスタ、２２゜２
３・・・第１．第２のＣＮ１０Ｓインバータ、２５・・
・二入力ＣＭ ＯＳナンドゲート、Ｓ・・・和出力、Ｃ
・・・キャリー出力、ＶＣＣ・・・電源、２１１〜２ノ
、・・・電源端子。 出顯人代理人 弁理士 鈴 江 武 彦第２図 第３図
Claims (1)
- 【特許請求の範囲】 第１の加算オペランドが供給される第１入力端子に一端
が接続され、第２の加算オペランドが供給される第２入
力端子にゲートが接続される第１導電形の第１ＭＯＳト
ランジスタと、この第１ＭＯＳトランジスタの他端と上
記第２入力端子間に接続され、上記第１入力端子にゲー
トが接続される第１導電形の第２ＭＯＳトランジスタと
、上記第１、第２ＭＯＳトランジスタの接続点に一端が
接続され、上記第２入力端子にゲートが接続される第２
導電形の第３ＭＯＳトランジスタと、この第３ＭＯＳト
ランジスタの他端と電源端子間に接続され、上記第１入
力端子にゲートが接続される第４ＭＯＳトランジスタと
、上記第１、第２入力端子にそれぞれの入力端が接続さ
れる二入力ＣＭＯＳナンドゲートと、上記第１ないし第
３ＭＯＳトランジスタの共通接続点と電源端子間に接続
され、上記二入力ＣＭＯＳナンドゲートの出力端にゲー
トが接続される第２導電形の第５ＭＯＳトランジスタと
、上記第１ないし第３ＭＯＳトランジスタの共通接続点
に入力端が接続される第１の ＣＭＯＳインバータと、上記二入力ＣＭＯＳナンドゲー
トの出力端に入力端が接続される第２のＣＭＯＳインバ
ータとを具備し、上記第１のＣＭＯＳインバータの出力
端から和出力を得、上記第２のＣＭＯＳインバータの出
力端からキャリー出力を得ることを特徴とする半加算器
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16460385A JPS6225326A (ja) | 1985-07-25 | 1985-07-25 | 半加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16460385A JPS6225326A (ja) | 1985-07-25 | 1985-07-25 | 半加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6225326A true JPS6225326A (ja) | 1987-02-03 |
| JPH0365572B2 JPH0365572B2 (ja) | 1991-10-14 |
Family
ID=15796315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16460385A Granted JPS6225326A (ja) | 1985-07-25 | 1985-07-25 | 半加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437841B1 (ko) * | 2002-01-02 | 2004-06-30 | 주식회사 하이닉스반도체 | 반가산기 회로 |
| JP2005228349A (ja) * | 2004-02-13 | 2005-08-25 | Samsung Electronics Co Ltd | ブースアルゴリズムを利用した乗算器のエンコーダ |
-
1985
- 1985-07-25 JP JP16460385A patent/JPS6225326A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437841B1 (ko) * | 2002-01-02 | 2004-06-30 | 주식회사 하이닉스반도체 | 반가산기 회로 |
| JP2005228349A (ja) * | 2004-02-13 | 2005-08-25 | Samsung Electronics Co Ltd | ブースアルゴリズムを利用した乗算器のエンコーダ |
| JP4638253B2 (ja) * | 2004-02-13 | 2011-02-23 | 三星電子株式会社 | ブースアルゴリズムを利用した乗算器のエンコーダ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0365572B2 (ja) | 1991-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Abu-Khater et al. | Circuit techniques for CMOS low-power high-performance multipliers | |
| US4523292A (en) | Complementary FET ripple carry binary adder circuit | |
| US5920498A (en) | Compression circuit of an adder circuit | |
| US4594678A (en) | Digital parallel computing circuit for computing p=xy+z in a shortened time | |
| JPH0746312B2 (ja) | ２進減算段 | |
| Jothin et al. | High performance error tolerant adders for image processing applications | |
| US4749886A (en) | Reduced parallel EXCLUSIVE or and EXCLUSIVE NOR gate | |
| US3602705A (en) | Binary full adder circuit | |
| Asadi et al. | An efficient design of reversible ternary full-adder/full-subtractor with low quantum cost | |
| CN110633068A (zh) | 行波进位加法器 | |
| GB2173328A (en) | Cmos subtractor | |
| JPS6225326A (ja) | 半加算器 | |
| CN111313890A (zh) | 一种高性能近似全加器门级单元 | |
| JPH01279317A (ja) | 多ビットのディジタル閾値比較回路 | |
| Kumar et al. | Study of threshold gate and CMOS logic style based full adders circuits | |
| US3878986A (en) | Full adder and subtractor circuit | |
| Muthuraman et al. | A delay efficient hybrid parallel prefix variable latency CSKA based multi-operand adder with optimized 5: 2 compressor and skip logic | |
| Mahendran | CMOS full adder cells based on modified full swing restored complementary pass transistor logic for energy efficient high speed arithmetic applications | |
| Kumar | Existing Full Adders and Their Comparison on The Basis of Simulation Result And to design a improved LPFA (Low Power Full Adder) | |
| Suri et al. | High performance and power efficient 32-bit carry select adder using hybrid PTL/CMOS logic style | |
| Joel et al. | Design of Low Power High Speed Hybrid Adder Using Gdi Technique | |
| Raj et al. | DPL-Based Novel 1-Trit Ternary Half-Subtractor | |
| JPS5846733B2 (ja) | ２進ｎ桁加算回路 | |
| Bi et al. | An area-reduced scheme for modulo 2/sup n/-1 addition/subtraction | |
| Sharanya et al. | LOW AREA HIGH SPEED COMBINED MULTIPLIER USING MULTIPLEXER BASED FULL ADDER |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |