JPH0746312B2 - ２進減算段 - Google Patents
２進減算段Info
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- JPH0746312B2 JPH0746312B2 JP60281851A JP28185185A JPH0746312B2 JP H0746312 B2 JPH0746312 B2 JP H0746312B2 JP 60281851 A JP60281851 A JP 60281851A JP 28185185 A JP28185185 A JP 28185185A JP H0746312 B2 JPH0746312 B2 JP H0746312B2
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- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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Description
【発明の詳細な説明】 〈発明の背景〉 この発明は専用２進減算回路に用いる２進減算段に関す
る。
る。
２進減算器は一般に２進加算回路で実現される。すなわ
ち、加算回路の一方の入力に被減数を供給し、他方の入
力に減数を反転して供給すると、この加算回路の加算出
力が被減数と減数との差になる。この構成の欠点は、被
減数を反転するのに特別な回路が必要なことと、この反
転機能のため減算に要する時間が増加することである。
この２つの欠点は専用減算回路により除去することがで
きる。
ち、加算回路の一方の入力に被減数を供給し、他方の入
力に減数を反転して供給すると、この加算回路の加算出
力が被減数と減数との差になる。この構成の欠点は、被
減数を反転するのに特別な回路が必要なことと、この反
転機能のため減算に要する時間が増加することである。
この２つの欠点は専用減算回路により除去することがで
きる。
２進減算回路の設計には２進加算回路と同様の考慮が必
要である。例えば、２つのＮビツト２進数を減算すると
き、最下位ビツト位置から最高位置ビツト位置まで「ボ
ロー」の表示を伝える時間を要し、第２に生産歩留を上
げて生産費を下げるため、少なくともこの回路を集積回
路化するとき、回路素子数を減ずることが望ましい。
要である。例えば、２つのＮビツト２進数を減算すると
き、最下位ビツト位置から最高位置ビツト位置まで「ボ
ロー」の表示を伝える時間を要し、第２に生産歩留を上
げて生産費を下げるため、少なくともこの回路を集積回
路化するとき、回路素子数を減ずることが望ましい。
この２つの目的は、減算回路にリツプルボロー発生技術
を用いた比較的高速の２進減算専用段を設計することに
よつて達成される。リツプルボロー発生は、２進加算器
において用いられるリツプル桁上げ発生を改良したもの
である。リツプル桁上げ発生の１例は、米国特許第4357
675号の明細書に開示されている。
を用いた比較的高速の２進減算専用段を設計することに
よつて達成される。リツプルボロー発生は、２進加算器
において用いられるリツプル桁上げ発生を改良したもの
である。リツプル桁上げ発生の１例は、米国特許第4357
675号の明細書に開示されている。
〈発明の概要〉 この発明は、２進数Ｙを２進数Ｘから減算するための１
ビツト減算専用段であつて、被減数Ｘに対して下位の減
算段からボロー信号Binを供給し、ボロー出力信号Bout
を発生するようになつたものである。この減算段は、入
力数Ｘ、ＹおよびBinの排他的論理和を求める組合せ論
理回路を含み、この排他的論理和の結果がボロー入力を
含むＸ−Ｙの差に対応する。
ビツト減算専用段であつて、被減数Ｘに対して下位の減
算段からボロー信号Binを供給し、ボロー出力信号Bout
を発生するようになつたものである。この減算段は、入
力数Ｘ、ＹおよびBinの排他的論理和を求める組合せ論
理回路を含み、この排他的論理和の結果がボロー入力を
含むＸ−Ｙの差に対応する。
ボロー出力Boutは、３状態回路の出力端子に接続された
ボロー出力端子に生成される。数Ｘ、Ｙは、ＹがＸより
大きいとき第１の、ＸがＹより大きいとき第２の論理出
力状態となり、それ以外では高インピーダンス出力状態
となる３状態回路に供給される。さらに、数Ｘ、Ｙに応
動してＸとＹが相等しいときボロー出力端子にBin信号
を選択的に供給する回路がある。
ボロー出力端子に生成される。数Ｘ、Ｙは、ＹがＸより
大きいとき第１の、ＸがＹより大きいとき第２の論理出
力状態となり、それ以外では高インピーダンス出力状態
となる３状態回路に供給される。さらに、数Ｘ、Ｙに応
動してＸとＹが相等しいときボロー出力端子にBin信号
を選択的に供給する回路がある。
〈実施例の詳細な説明〉 第１図に２つの１ビツト２進数Ｘ、Ｙの差Ｚを求める１
ビツト減算段を示す。この段は、下位桁の減算段に縦続
接続するためのボロー入力端子10と、上位桁の減算段に
縦続接続するためのボロー出力端子32を含む。
ビツト減算段を示す。この段は、下位桁の減算段に縦続
接続するためのボロー入力端子10と、上位桁の減算段に
縦続接続するためのボロー出力端子32を含む。
２進数は「１」と「０」の２つの値しかないから、２進
数間の差は「１」か「０」しかない。表１は、Ｘ−Ｙの
全ての組合せに対する２進数の数学的差を示したもので
ある。
数間の差は「１」か「０」しかない。表１は、Ｘ−Ｙの
全ての組合せに対する２進数の数学的差を示したもので
ある。
表１Ｘ−Ｙ 差 １−１ ０ １−０ １ ０−１ １ ０−０ ０ 表１に示す対応は入力端子に数値ＸとＹを印加した排他
的論理和（XOR）ゲートの真理値表と同一であることが
判る。
的論理和（XOR）ゲートの真理値表と同一であることが
判る。
第１図において、減算される１ビツト２進数Ｘ、Ｙはそ
れぞれ端子14、12を介して排他的論理和ゲート18に供給
される。ゲート18の出力は（次の下位桁からの桁借りに
対する適応のない）ＸマイナスＹの差である。
れぞれ端子14、12を介して排他的論理和ゲート18に供給
される。ゲート18の出力は（次の下位桁からの桁借りに
対する適応のない）ＸマイナスＹの差である。
ゲート18の出力は第２の排他的論理和ゲート20の一方の
入力端子に供給され、このゲート20の他方の入力には例
えば下位桁減算段からボロー入力が供給される。従つて
ゲート20の出力端子34は次の下位桁からの借りを含むＸ
マイナスＹの差Ｚを生成する。
入力端子に供給され、このゲート20の他方の入力には例
えば下位桁減算段からボロー入力が供給される。従つて
ゲート20の出力端子34は次の下位桁からの借りを含むＸ
マイナスＹの差Ｚを生成する。
排他的論理和ゲート20について言えば、ボロー入力が０
のときこのゲート20はゲート18の生成した差をそのまま
通過させるが、ボロー入力が１のときはゲート18の生成
した差を反転する。即ち数学的に見て排他的論理和ゲー
ト20の出力はＸからボロー入力を減じ更にＹを引いたも
のに対応する。表２はＸ、Ｙおよびボロー入力Binの数
値の可能なすべての組合せを示す。
のときこのゲート20はゲート18の生成した差をそのまま
通過させるが、ボロー入力が１のときはゲート18の生成
した差を反転する。即ち数学的に見て排他的論理和ゲー
ト20の出力はＸからボロー入力を減じ更にＹを引いたも
のに対応する。表２はＸ、Ｙおよびボロー入力Binの数
値の可能なすべての組合せを示す。
表２の第１列、第２列および第３列はそれぞれＸ、Ｙお
よびBinの値を表わし、（Ｘ−Bin）の列はＸからボロー
入力を減じた値、（Bout1）の列は演算Ｘ−Binによつて
生じたボロー出力値、（Ｘ−Bin−Ｙ）の列はＸからBin
値を減じた値からＹを減じて得られる値、（Bout2）の
列は演算（Ｘ−Bin−Ｙ）によつて生じるボロー出力
値、（ＸＹ）の列は論理関数ＸＹ（ただし記号は
排他的論理和を示す）に対応する排他的論理和ゲート18
の出力値、（（ＸＹ）Bin）の列は（ＸＹ）とBin
の排他的論理和に対応する排他的論理和ゲート20の出力
値をそれぞれ表わす。
よびBinの値を表わし、（Ｘ−Bin）の列はＸからボロー
入力を減じた値、（Bout1）の列は演算Ｘ−Binによつて
生じたボロー出力値、（Ｘ−Bin−Ｙ）の列はＸからBin
値を減じた値からＹを減じて得られる値、（Bout2）の
列は演算（Ｘ−Bin−Ｙ）によつて生じるボロー出力
値、（ＸＹ）の列は論理関数ＸＹ（ただし記号は
排他的論理和を示す）に対応する排他的論理和ゲート18
の出力値、（（ＸＹ）Bin）の列は（ＸＹ）とBin
の排他的論理和に対応する排他的論理和ゲート20の出力
値をそれぞれ表わす。
Ｘ、Ｙ、Binの排他的論理和（ＸＹ）Binを示す右端
の列は数学的な差（Ｘ−Bin−Ｙ）を示す列に等しい。
従つて、排他的論理和ゲート18、20の組合せにより、ボ
ロー入力を含むＸ−Ｙの差Ｚが得られる。
の列は数学的な差（Ｘ−Bin−Ｙ）を示す列に等しい。
従つて、排他的論理和ゲート18、20の組合せにより、ボ
ロー入力を含むＸ−Ｙの差Ｚが得られる。
第１図の回路の残部がボロー出力値を発生する。表２の
値Bout1とBout2のいずれかが１のときは常にボロー出力
が１でなければならない。ボロー入力がＸより大きい
か、減数Ｙが被減数Ｘより大きいか、またはＹがＸに等
しくてボロー入力があるときは、常にボロー出力が１で
あることは僅かの考察で理解される。これらの条件はす
べてBout1とBout2の組合せによつて満足される。
値Bout1とBout2のいずれかが１のときは常にボロー出力
が１でなければならない。ボロー入力がＸより大きい
か、減数Ｙが被減数Ｘより大きいか、またはＹがＸに等
しくてボロー入力があるときは、常にボロー出力が１で
あることは僅かの考察で理解される。これらの条件はす
べてBout1とBout2の組合せによつて満足される。
第１図において、ボロー出力端子32はエンハンスモード
のＰ型トランジスタ22を介してボロー入力端子10に接続
されている。このトランジスタ22はそのゲートすなわち
制御電極に０レベル電位が印加されると端子32を端子10
に結合する。即ち、排他的論理和ゲート18はこのトラン
ジスタ22を制御して、表２の列（ＸＹ）の値０に対応
する入力数値Ｘ、Ｙが相等しいとき、常に数値Binを端
子32に通過させる。これは表２の第１行、第４行、第５
行および第８行に当る。Bin値１が端子32に供給されて
列Bout1の第５行の値１を満足し、また列Bout2の第８行
の値１を満足し、第１行と第４行ではトランジスタ22が
０のボロー入力を端子32に供給してBout1、Bout2の値０
を満足し、またボロー出力が１で、ボロー入力が０のと
き、トランジスタ22は決して導通しないことに注目され
たい。
のＰ型トランジスタ22を介してボロー入力端子10に接続
されている。このトランジスタ22はそのゲートすなわち
制御電極に０レベル電位が印加されると端子32を端子10
に結合する。即ち、排他的論理和ゲート18はこのトラン
ジスタ22を制御して、表２の列（ＸＹ）の値０に対応
する入力数値Ｘ、Ｙが相等しいとき、常に数値Binを端
子32に通過させる。これは表２の第１行、第４行、第５
行および第８行に当る。Bin値１が端子32に供給されて
列Bout1の第５行の値１を満足し、また列Bout2の第８行
の値１を満足し、第１行と第４行ではトランジスタ22が
０のボロー入力を端子32に供給してBout1、Bout2の値０
を満足し、またボロー出力が１で、ボロー入力が０のと
き、トランジスタ22は決して導通しないことに注目され
たい。
端子32と正の供給電位VDとの間に直列に接続されたトラ
ンジスタ24、26と、端子32と接地電位との間に直列に接
続されたトランジスタ28、30とが、残りのボロー出力信
号を生成する。トランジスタ24、26は共にｐ型装置、ト
ランジスタ28、30は共にｎ型装置である。ゲート電極を
互いに結合した相補トランジスタ26、28は相補モードで
動作し、正供給電位VDと接地電位との間に導通路が形成
されない様にする。
ンジスタ24、26と、端子32と接地電位との間に直列に接
続されたトランジスタ28、30とが、残りのボロー出力信
号を生成する。トランジスタ24、26は共にｐ型装置、ト
ランジスタ28、30は共にｎ型装置である。ゲート電極を
互いに結合した相補トランジスタ26、28は相補モードで
動作し、正供給電位VDと接地電位との間に導通路が形成
されない様にする。
トランジスタ24、26が同時に導通すると常に供給電位VD
から端子32に１が供給される。トランジスタ26はそのゲ
ートをＸ入力端子14に接続されてＸの値が０のとき導通
し、トランジスタ24はそのゲートをインバータ16を介し
てＹ入力端子12に接続されてＹの値が１のとき導通す
る。即ち、トランジスタ24、26はＹの論理積１に応じ
てのみ同時に導通する。これは、表２の第３行と第７行
のＸ、Ｙの値に対して生じる。この２つの行に対しては
ボロー出力が１であることを要する。この第３行と第７
行のＸ、Ｙの各状態において開閉用トランジスタ22が閉
鎖されていることが判る。
から端子32に１が供給される。トランジスタ26はそのゲ
ートをＸ入力端子14に接続されてＸの値が０のとき導通
し、トランジスタ24はそのゲートをインバータ16を介し
てＹ入力端子12に接続されてＹの値が１のとき導通す
る。即ち、トランジスタ24、26はＹの論理積１に応じ
てのみ同時に導通する。これは、表２の第３行と第７行
のＸ、Ｙの値に対して生じる。この２つの行に対しては
ボロー出力が１であることを要する。この第３行と第７
行のＸ、Ｙの各状態において開閉用トランジスタ22が閉
鎖されていることが判る。
トランジスタ28、30が共に導通したとき、接地電位点か
ら端子32に０が供給される。トランジスタ28はゲート電
極がＸ入力端子14に接続されてＸの値が１のとき導通
し、トランジスタ30はゲート電極がインバータ16を介し
てＹ入力端子12に接続されてＹの値が０のとき導通す
る。即ちトランジスタ28、30は論理積関数Ｘが１のと
きだけ同時に導通する。これは表２の第２行と第６行の
Ｘ、Ｙ状態に対して生じる。この２つの行では、ボロー
出力値が０である必要がある。この場合もトランジスタ
28、30の導通時には開閉トランジスタ22が非導通である
ことに注目されたい。
ら端子32に０が供給される。トランジスタ28はゲート電
極がＸ入力端子14に接続されてＸの値が１のとき導通
し、トランジスタ30はゲート電極がインバータ16を介し
てＹ入力端子12に接続されてＹの値が０のとき導通す
る。即ちトランジスタ28、30は論理積関数Ｘが１のと
きだけ同時に導通する。これは表２の第２行と第６行の
Ｘ、Ｙ状態に対して生じる。この２つの行では、ボロー
出力値が０である必要がある。この場合もトランジスタ
28、30の導通時には開閉トランジスタ22が非導通である
ことに注目されたい。
簡単にいえば、トランジスタ24−30とインバータ16と
は、Ｘ＝０、Ｙ＝１に対しては論理値１を、Ｘ＝１、Ｙ
＝０に対しては論理値０をそれぞれ出力し、それ以外で
は高出力インピーダンスを呈する３状態論理回路を形成
している。この３状態回路が高インピーダンス状態のと
き、排他的論理和ゲート18は開閉トランジスタ22が端子
10のボロー入力信号をボロー出力端子32に供給するよう
にする。
は、Ｘ＝０、Ｙ＝１に対しては論理値１を、Ｘ＝１、Ｙ
＝０に対しては論理値０をそれぞれ出力し、それ以外で
は高出力インピーダンスを呈する３状態論理回路を形成
している。この３状態回路が高インピーダンス状態のと
き、排他的論理和ゲート18は開閉トランジスタ22が端子
10のボロー入力信号をボロー出力端子32に供給するよう
にする。
第２図は第１図の減算段を複数個接続して、あるＫ＋１
ビツト２進数Ｙを他のＫ＋１ビツト２進数Ｘから減算す
るようにしたものを示す。２つの２進数Ｘ、Ｙの最下位
ビツトXo、Yoが右端の段42に供給され、最高位ビツト
Xk、Ykが左端の段40に供給される。段42のボロー入力端
子44は論理値０電位に結合され、ボロー出力端子46はＸ
マイナスＹの差の符号の指示信号を生成する。
ビツト２進数Ｙを他のＫ＋１ビツト２進数Ｘから減算す
るようにしたものを示す。２つの２進数Ｘ、Ｙの最下位
ビツトXo、Yoが右端の段42に供給され、最高位ビツト
Xk、Ykが左端の段40に供給される。段42のボロー入力端
子44は論理値０電位に結合され、ボロー出力端子46はＸ
マイナスＹの差の符号の指示信号を生成する。
減算段42のボロー出力端子45が減算段41のボロー入力端
子に結合され、その段41に２進数Ｘ、Ｙの次位ビツト
X1、Y1が供給され、この様にしてＫ＋１段が互いに接続
されている。段40−42の端子Zk〜Zoは、Zk、Zoをそれぞ
れ最上位ビツトおよび最下位ビツトとする２進出力（Ｘ
−Ｙ）を与える。
子に結合され、その段41に２進数Ｘ、Ｙの次位ビツト
X1、Y1が供給され、この様にしてＫ＋１段が互いに接続
されている。段40−42の端子Zk〜Zoは、Zk、Zoをそれぞ
れ最上位ビツトおよび最下位ビツトとする２進出力（Ｘ
−Ｙ）を与える。
第３図に他の３状態ボロー発生用論理回路を持つ減算段
を示す。この実施例では、ｐ型トランジスタ50とｎ型ト
ランジスタ51が正の供給電位源とボロー出力端子32の間
に直列接続され、ｐ型トランジスタ52とｎ型トランジス
タ53がボロー出力端子32と接地電位点の間に直列接続さ
れている。トランジスタ50、53のゲートは入力端子14に
接続され、Ｘの値が０のときはトランジスタ50が、また
Ｘの値が１のときはトランジスタ53が導通する。またト
ランジスタ50、51はゲートが入力端子12に結合され、Ｙ
の値が１のときはトランジスタ51が、０のときはトラン
ジスタ52が導通する。即ちトランジスタ50、51はＸが０
でＹが１のとき同時に導通する。従つて論理積Ｙで規
定されるＸ、Ｙ値の組合せに対しトランジスタ50、51は
端子32に論理値１を生成し、論理積Ｘによつて規定さ
れるＸ、Ｙ値の組合せに対しトランジスタ52、53が同時
に導通して端子32に論理値０を生成する。
を示す。この実施例では、ｐ型トランジスタ50とｎ型ト
ランジスタ51が正の供給電位源とボロー出力端子32の間
に直列接続され、ｐ型トランジスタ52とｎ型トランジス
タ53がボロー出力端子32と接地電位点の間に直列接続さ
れている。トランジスタ50、53のゲートは入力端子14に
接続され、Ｘの値が０のときはトランジスタ50が、また
Ｘの値が１のときはトランジスタ53が導通する。またト
ランジスタ50、51はゲートが入力端子12に結合され、Ｙ
の値が１のときはトランジスタ51が、０のときはトラン
ジスタ52が導通する。即ちトランジスタ50、51はＸが０
でＹが１のとき同時に導通する。従つて論理積Ｙで規
定されるＸ、Ｙ値の組合せに対しトランジスタ50、51は
端子32に論理値１を生成し、論理積Ｘによつて規定さ
れるＸ、Ｙ値の組合せに対しトランジスタ52、53が同時
に導通して端子32に論理値０を生成する。
第３図の３状態回路は第１図のそれと同じ論理機能を果
すが、直列接続された２つのトランジスタを制御するた
めのインバータ回路が不要のため少ない装置で減算段を
構成できる。
すが、直列接続された２つのトランジスタを制御するた
めのインバータ回路が不要のため少ない装置で減算段を
構成できる。
第１図および第３図はこの発明を実施した２種の１ビツ
ト減算回路の回路図、第２図は第１図の回路を複数個接
続して形成したＫ＋１ビツト２進減算回路のブロツク図
である。 10…ボロー入力端子、12、14…第１および第２の２進入
力端子、18、20…排他的論理和回路、22…結合手段、24
−30…３状態論理回路、32…ボロー出力端子。
ト減算回路の回路図、第２図は第１図の回路を複数個接
続して形成したＫ＋１ビツト２進減算回路のブロツク図
である。 10…ボロー入力端子、12、14…第１および第２の２進入
力端子、18、20…排他的論理和回路、22…結合手段、24
−30…３状態論理回路、32…ボロー出力端子。
Claims (1)
- 【請求項１】第１の１ビット２進数Ｙを第２の１ビット
２進数Ｘから減算する２進減算段であって： ２進数ＸとＹとをそれぞれ供給するための第１および第
２の２進入力端子と、 ボロー入力端子およびボロー出力端子と、 前記第１および第２の２進入力端子にそれぞれ接続され
ている第１および第２の入力端子と、出力端子とを有す
る第１の排他的論理和ゲートと、 前記ボロー入力端子と前記第１の排他的論理和ゲートの
出力端子とにそれぞれ接続されている第１および第２の
入力端子を有し、かつ、ＸからＹを減じた差に対応する
出力信号を生成するための出力端子を有する第２の排他
的論理和ゲートと、 前記ボロー入力端子と前記ボロー出力端子とを接続する
ための主要な導通路を有し、かつ、前記第１の排他的論
理和ゲートの出力端子に接続されている制御用電極を有
するパス・トランジスタであって、該パス・トランジス
タはＸおよびＹの値が等しいときに導通するパス・トラ
ンジスタと、 第１のトランジスタの対と第２のトランジスタの対とを
有する３状態論理回路であって、 該第１のトランジスタの対は、前記ボロー出力端子と、
第１の論理レベルに相当するポテンシャルのポイントと
の間において直列に接続された主要な導通路を有し、 該第２のトランジスタの対は、前記ボロー出力端子と、
第２の論理レベルに相当するポテンシャルのポイントと
の間において直列に接続された主要な導通路を有し、 該トランジスタは制御用電極を有し、かつ、前記第１の
トランジスタの対に含まれるトランジスタの少なくとも
一つは、前記第２のトランジスタの対に含まれるトラン
ジスタの少なくとも一つに対して、逆の導電型となって
いる３状態論理回路と、 前記第１の２進入力端子を、前記第１および第２のトラ
ンジスタの対における導電型が逆の一方のトランジスタ
の制御用電極にそれぞれ接続すると共に、前記第２の２
進入力端子を、前記第１および第２のトランジスタの対
における導電型が逆の他方のトランジスタの制御用電極
にそれぞれ接続する手段と を具備したことを特徴とする２進減算段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US682014 | 1984-12-14 | ||
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