KR940004325B1 - 이진 감산기단 - Google Patents

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KR940004325B1 KR1019850009387A KR850009387A KR940004325B1 KR 940004325 B1 KR940004325 B1 KR 940004325B1 KR 1019850009387 A KR1019850009387 A KR 1019850009387A KR 850009387 A KR850009387 A KR 850009387A KR 940004325 B1 KR940004325 B1 KR 940004325B1
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Abstract

내용 없음.

Description

이진 감산기단
제1도 및 제3도는 본 발명을 실시한 교번 단일 비트 감산 회로의 부분 논리, 부분 도해도.
제2도는 K+1 비트 이진 감산회로를 형성하기 위한 다수의 제1도 회로의 상호 접속부를 도시한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10, 44 : 자리 내림수 입력단자 16 : 역 변환기
18, 20 : XOR 게이트 22 : 트랜지스터
32, 45 : 자리 내림수 출력단자 40, 41, 42 : 감산기단
본 발명은 전용 이진 감산회로에 사용하기 위한 이진 감산기단에 관한 것이다.
이진 감산기는 통상적으로 이진 가산회로를 이용하여 성취시킬 수 있다. 피감수는 이진 가산기의 한 입력 포트에 인가된다. 감수는 보수되어 이진 가산기의 제2입력 포트에 인가된다. 가산기의 출력의 합은 피감수 및 감수의 차이다. 이러한 장치의 단점으로는 (a) 감수의 보수에 필요한 여분 회로가 있으며, (b) 보수기능은 감산시키는 데에 요구되는 시간을 증가시킨다. 전용 감산회로는 이러한 두가지의 문제점을 해소시킨다.
이진 감산회로 설계는 이진 가산회로 설계와 유사하다. 예를 들면, 두 N비트 이진수를 감산할 시에 최하위 비트 위치로부터 최상위 비트 위치로 전달하기 위하여 “자리 내림수”표시에 시간이 제공되어야만 한다.
그 다음에, 생산량을 최대로 함으로써, 생산 비용을 감소시키기 위하여, 적어도 회로가 집적회로 형태로 될시에, 최소의 회로 소자가 요구되는 것이 바람직하다.
이러한 두가지의 목적은 이진 감산회로와 관련된 리플 자리 내림수를 발생 기술을 이용하는 비교적 신속한 전용 이진 감산기단의 설계로 성취된다. 리플 자리 내림수 발생은 이진 가산기내에 이용된 리플 자리 올림수 발생의 용융이다. 리플 자리 올림수 발생에 대한 일에는 명칭이 “자리 올림수 재생에 따른 리플 자리 올림수 발생회로”인 미합중국 특허원 제4,357,675호에 공지되어 있다.
본 발명은 하위 감산기단으로부터 자리 내림수 Bin을 피감수 X에 인가하여 자리 올림수 출력신호 Bout를 발생시키는 수단을 구비하여 이진수 X에서 이진수 Y를 감산하기 위한 전용 단일 비트 감산기단이다. 이 감산기단은 입력수 X, Y 및 Bin을 배타적 OR 처리하기 위한 결합 논리를 포함하여, 그것의 결과는 자리 내림수 입력을 포함한 X-Y의 차와 같다.
자리 내림수 출력신호 Bout는 세개의 상태 회로의 출력단자에 접속된 자리 내림수 출력 단자에서 발생된다. Y가 X보다 클리에는 제1논리 출력상태를, X가 Y보다 클시에는 제2논리 출력 상태를 발생시키며 그렇지 않으면 높은 임피던스 출력 상태를 발생시키는 세개의 상태 회로에 수 X 및 Y가 인가된다. 게다가, 수 X 및 Y에 응답하는 회로는 제각기 Bin 신호를 Y와 같은 X에 대한 자리 내림수 출력단자에 인가한다.
이하, 첨부된 도면을 참조로 하여 본원을 더욱 상세히 설명하기로 한다.
제1도는 두개의 1비트 이진수 X 및 Y의 차 Z를 결정하기 위한 단일 비트 감산기단이다. 이 단은 하위 비트의 감산기단에 종속 접속시키기 위한 “자리 내림수”입력단자(10)를 포함하며, 그리고 상위 비트의 감산기단에 종속 접속시키기 위한 자리 내림수 출력단자(32)를 포함한다.
이진수는 단지 두개의 값 “1”및“0”을 갖는다. 그러므로, 두 이진수의 차는 단지 1이거나 0이다. 표 1은 모든 X-Y의 결합에 대한 이진 산술차값을 도시한 것이다.
[표 1]
Figure kpo00001
표 1에 도시된 대응은 아래 게이트의 입력 단자에 인가된 값 X 및 Y를 갖는 XOR 게이트에 대한 상태표와 동일하다는 것을 알게 된다.
제1도에서, 감산될 단일 비트 이진수 X 및 Y는 제각기 단자 (14 및 12)에 인가된다. 이러한 수는 배타적OR(XOR) 게이트(18)에 결합된다.
XOR 게이트(18)에서의 출력은(다음 하위 숫자에서의 자리 내림수에 대한 조절없이) X-Y의 차이다.
XOR 게이트(18)의 출력은 제2 XOR(20)의 한 입력단자에 인가된다. 예를 들어 하위 비트 감산기단에서의 자리 내림수 입력은 XOR 게이트(20)의 제2입력단자에 인가된다. XOR 게이트(20)의 출력단자(34)는 다음 하위 숫자로부터 자리 내림수를 포함한 X-Y의 차 X를 발생시킨다.
XOR 게이트(20)에 관하여, 자리 내림수 입력이 0인 경우, XOR 게이트(20)는 불변된 XOR 게이트(18)로 발생된 차를 통과시킨다. 또한, 자리 내림수 입력이 1인 경우, XOR 게이트(18)로 발생된 차를 보수한다. 산술적으로, XOR 게이트(20)의 출력은 자리 내림수 입력 -Y 로 감소된 X에 대응한다. 표 2는 값 X, Y 및 자리 내림수 입력Bin의 모든 가능한 결합을 도시한 것이다.
[표 2]
Figure kpo00002
제1,2 및 3역의 표 2는 X, Y 및 Bin의 값이다. 표지(labelled) 열(X-Bin)은 자리 내림수 입력으로 감소된 X값을 포함한다. 표지 열(Bout)은 연산 X-Bin으로 인한 자리 내림수 출력 상태에 대응한다. 표지열(X-Bin-Y)은 Bin 값으로 감소된 X값으로부터 산술적 감산으로 인한 값을 포함한다. 표지 열(Bout2)은 연산(X-Bin-Y)으로 인한 자리 내림수 출력값을 리스트한다. 표지 열(X
Figure kpo00003
Y)은 기호 +가 배타적 OR함수를 지정하는 논리 함수(X
Figure kpo00004
Y)에 대응하는 XOR 게이트(18)에 의한 출력값을 포함한다. 마지막으로, 표지 열(X
Figure kpo00005
Y)
Figure kpo00006
Bin)은 배타적 OR 처리의 X
Figure kpo00007
Y 및 Bin에 대응하는 XOR 게이트(20)에서의 출력값을 포함한다. X, Y 및 Bin의 배타적 OR 처리로 인한 가장 오른편의 표지 열((X
Figure kpo00008
Y)
Figure kpo00009
Bin)은 표지 열(X-Bin-Y)에 도시된 산술자와 같다. 따라서, XOR 게이트(18 및 20)의 결합으로 내림 자리수 입력을 포함한차 Z=X-Y를 발생시킨다.
제1도의 나머지 회로는 내림 자리수 출력값을 발생시킨다. 표 2의 Bout1값 또는 Bout2값의 어느 하나가 1인 경우에는 내림 자리수 출력이 1이다. 위와같은 동작에 따라 판독기에서 내림 자리수 출력값은, 내림 자리수 입력이 X보다 크고, 감수 Y가 피감수 X보다 클 경우와, Y가 X와 같으며, 그리고 내림 자리수 입력이 존재하는 경우에만 “1”이 된다. 이러한 조건은 Bout1Bout2값의 결합으로 모두 만족된다.
제1도에서, 내림자리수 출력단자(32)는 P형 중진 모드 트랜지스터(22)에 의해 자리 내림수 입력단자(10)에 결합된다. 0레벨 전위가 그 게이트 또는 제어 전극에 인가될 시에 트랜지스터(22)는 단자(32)를 단자(10)에 결합시킨다. XOR 게이트(22)를 제어하여, 입력수 X 및 Y가 같은 값을 가질 경우에만 값 Bin을 단자 (32)로 통과시키게 되어, 표 2의 표지 열(X
Figure kpo00010
Y)의 0값에 대응하게 된다. 이것은 표의 행(1),(4),(5) 행 (8)에서 일어난다. 행(5)에서 주시해 보면, Bin 값 1은 단자(32)에 결합되어 행(5)에서의 열 Bout1의 값 1을 만족시키며, 그리고 Bin 값 1은 단자(32)에 결합되어 행(8)에서의 열 Bout2의 값 1을 또한 만족시킨다. 행(1 및 4)에서, 트랜지스터(22)는 0의 자리 내림수를 단자(32)에 결합하여, Bout1및 Bout2의 값 0을 만족시킨다. 또한, 트랜지스터(22)는 자리 내림수 출력이 1이고 자리 내림수 입력이 0인 경우에 결코 “온”되지 않는다.
단자(32)와 양극 공급 전위 VD사이의 트랜지스터(24 및 26)의 직렬 접속과, 단자(32)와 접지 사이의 트랜지스터(28 및 30)의 직렬 접속으로 잔여 내림 자리수 출력시호가 발생된다. 트랜지스터(24 및 26)는 두개의 P형 장치고, 트랜지스터(28 및 30)는 두개의 n형 장치이다. 보수 트랜지스터(26 및 28)는 모두 결합된 그들의 게이트 전극을 구비하여, 모수 모드로 작동함으로써 양극 공급 VD및 접지 전위 사이에 전도 경로가 형성되지 않는다.
트랜지스터(24 및 26)가 동시에 “온”또는 전도할 경우에만 1공급 전위 VD로 부터 단자(32)에 결합된다. 트랜지스터(26)는 그 게이트를 X 입력단자(14)에 접속하여, X가 0의 값일 경우에 전도한다. 트랜지스터(24)는 그 게이트를 역 변환기(16)로 통한 Y 입력단자(12)에 결합하여, Y가 1의 값일 경우에 전도한다. 예를 들어, 트랜지스터(24 및 26)는
Figure kpo00011
, Y의 논리 AND에 응답하는 경우에만 동시에 전도한다. 이것은 표 2의 행(3 및 7)의 X 및 Y값에서 발생한다. 1의 내림 자리수 출력값은 이러한 두 행에서 요구된다. 패스 트랜지스터(22)는 행(3 및 7)의 X, Y 상태에서 턴 오프된다는 것을 알 수 있다.
트랜지스터(28 및 30)가 모두 전도될 경우에만 0은 접지 전위로 부터 단자(32)에 결합된다. 트랜지스터(28)는 그 게이트 전극을 X 입력 단자(14)에 결합하여, X가 1의 값을 가질 경우에 전도한다. 트랜지스터(30)는 그 게이트 전극을 역 변환기(16)로 통한 입력단자(12)에 결합하여, Y가 0의 값을 가질 경우에 전도한다. 따라서, 트랜지스터(28 및 30)는 논리 AND 함수 X
Figure kpo00012
에 응답하는 경우에만 동시에 전도한다. 이것은 표2의 행(2 및 6)의 X, Y상태에서 발생한다. 두 행에서, 0의 자리 내림수 출력값이 요구된다. 한편, 트랜지스터(28 및 30)가 전도될시에, 패스 트랜지스터(22)는 비전도 상태가 된다는 것을 알 수 있다.
요약하면, 트랜지스터(24 내지 30) 및 역 변환기(16)는 세개의 상태 논리 회로를 형성하되, 상기 회로는 X=0, Y=1에 대한 논리 1및 X=1, Y=0에 대한 논리 0을 출력으로 하고, 그렇지 않으면 고출력 임피던스로 나타낸다. 세개의 상태 회로가 고 임피던스 상태로 있을 경우, XOR 게이트(18)는 단자(10)에서의 자리 내림수 입력신호를 자리 내림수 출력단자(32)에 결합하기 위하여 패스 트랜지스터(22)의 요건이 된다.
제2도는 K+1 비트 이진수Y를 다른 K+1 비트 이진수 X로 부터 감산하기 위한 다수의 제1도의 감산 기단의 상호 접속부를 도시한 것이다. 두개의 이진수 X 및 Y의 최하위 비트(LSB’S) X0및 Y0는 가장 오른편 감사기단(42)에 인가되고, 최상위 비트 XK및 YK는 가장 왼편단(40)에 인가된다. 단(42)의 자리 내림수 입력단자(44)는 논리 0 전위에 결합되고, 자리 내림수 출력단자(46)는 X-Y의 차의 극성을 표시하게 된다.
감산기단(42)의 자리 내림수 출력단자(45)는 이진수 X 및 Y의 다음 최하위 비트 X1및 Y1이 결합되는 감산기단(41)의 자리 내림수 입력단자에 결합된다. K+1 단은 이런식으로 상호 접속된다. 단(40 내지 42)의 출력단자(ZK내지 ZO)는 제각기 MSB 및 LSB의 차 ZK내지 ZO를 이진 출력(X-Y)에 제공한다.
제3도 다른 세개의 상태 자리 내림수 발생 논리 회로와 함께 감산기단을 도시한 것이다. 이러한 실시예에 있어서, P형 트랜지스터(50) 및 n형 트랜지스터(51)는 양극 공급 전위 및 자리 내림수 출력단자(32)사이에 결합된다. P형 트랜지스터(52) 및 n형 트랜지스터(53)는 자리 내림수 출력단자(32) 및 접지 전위 사이에 직렬로 접속된다. 트랜지스터(50 및 53)의 게이트는 입력단자(14)에 접속된다. 트랜지스터(50)는 X의 값이 0일 경우에 전도하고, 트랜지스터(53)는 X의 값이 1일 경우에 전도한다. 트랜지스터(51 및 52)의 게이트는 입력단자(12)에 접속된다. 트랜지스터(51)는 Y의 값이 1일 경우에 전도하고, 트랜지스터(52)는 Y의 값이 0일 경우에 전도한다. 트랜지스터(50 및 51)는 X=0 및 Y=1에서 동시에 전도한다. 따라서, 논리적으로
Figure kpo00013
Y 로 한정된 X, Y 값의 결합을 위해 논리 1은 트랜지스터(50 및 51)에 의해 단자(32)에 인가된다. 트랜지스터(52 및 53)는 동시에 전도되어, X,
Figure kpo00014
로 한정된 논리값의 결합을 위해 논리 0을 단자(32)에 인가한다.
제3도의 세개의 상태 회로는 제1도의 세개의 상태 회로와 같은 논리 함수를 수행한다. 그러나, 소수의 장치에 따른 감산기단을 유발하는 두개의 직렬 접속된 트랜지스터를 제어하기 위해 제3도의 회로는 역 변환기 회로가 요구되지 않는다.

Claims (4)

  1. 제1단일 비트 이진수 Y를 제2단일 비트 이진수 X로 부터 감산하기 위한 이진 감산기단으로서, 이진수 X 및 Y를 제각기 인가하기 위한 제1 및 제2이진 입력단자(12 및 14), 자리 내림수 출력단자, 자리 내림수 입력 신호 Bin을 인가하기 위한 자리 내림수 입력단자를 구비하는 이진 감산기단에 있어서, 배타적 OR 회로(18,20)는 논리함수(X
    Figure kpo00015
    Y
    Figure kpo00016
    Bin)에 응답하는 상기 회로의 출력 단자에서의 차 X-Y의 값을 나타내기 위한 상기 제1 및 2이진 입력단자 및 상기 자리 내림수 입력단자에 결합된 입력단자를 구비하며, 수 X 및 Y가 같을 시에 자리 내림수 출력단자를 자리 내림수 입력단자에 선택적으로 결합하기 위해 상기 제1 및 2이진 입력단자에 결합된 결합수단(22)을 구비하며, 세개의 상태 논리 회로(24 내지 30)는 상기 제1 및 2이진 입력단자에 결합된 제1 및 제2입력단자와, 상기 자리 내림수 출력단자에 결합된 출력단자를 구비하되, 상기 세개의 상태 논리 회로는 X보다 큰 Y값에 대한 제1논리 출력 상태, Y보다 큰 X값에 대한 제2논리 출력 상태와 그렇지 않으면 고임피던스 출력 상태를 발생시키는 것을 특징으로 하는 감산기단.
  2. 제1항에 있어서, 세개의 상태 논리 회로는, 상기 자리 내림수 출력단자 및 상기 제1논리 레벨과 대응한 전위점 사이에 직렬로 결합된 주전도 경로와, 각각의 제어 전극을 갖는 제1형의 제1 및 2트랜지스터, 상기 자리 내림수 출력단자 및 상기 제2논리 레벨과 대응한 전위점 사이에 직렬로 결합된 주 전도 경로와, 각각의 제어 전극을 갖는, 상기 제1형과 보수인 제2형의 제2 및 3트랜지스터, 상기 제1 및 4트랜지스터의 제어 전극을 상기 제1이진 입력단자에 결합하기 위한 수단, 상기 제2이진 입력단자에 접속된 입력 단자와, 상기 제2 및 3트랜지스터의 제어 전극에 접속된 출력단자를 갖는 역 변환 회로를 구비하는 것을 특징으로 하는 이진 감산기단.
  3. 제1항에 있어서, 세개의 상태 논리회로는 상기 자리 내림수 출력단자 및 상기 제1논리 레벨에 대응하는 전위점 사이에 직렬로 결합된 주 전도 경로와, 제2 및 1이진 입력단자에 제각기 결합된 각각의 제어 전극을 갖는 상기 제1 및 2보수형의 각각의 제1 및 2트랜지스터, 상기 자리 내림수 출력단자 및 상기 제2논리 레벨에 대응하는 전위점 사이에 직렬로 결합된 주 전도 경로와, 제2 및 1이진 입력단자에 제각기 결합된 각각의 제어 전극을 갖는 상기 제1 및 2보수형의 각각의 제3 및 4트랜지스터를 구비하는 것을 특징으로 하는 이진 감산기단.
  4. 제1,2 또는 3항에 있어서, 상기 배타적 OR 회로는 상기 제1 및 2이진 입력단자에 제각기 결합된 제1 및 2입력 단자와, 출력단자를 갖는 제1 XOR 게이트와, 상기 제1 XOR 게이트의 출력단자 및 상기 자리 내림수 입력단자에 제각기 결합된 제1 및 2입력 단자와, 차(X-Y)로 되는 출력단자(34)를 갖는 제2XOR 게이트(20)를 구비하되, 상기 결합수단은 상기 자리 내림수 입력 및 자리 내림수 출력단자 사이에 결합된 주 전도 경로와, 상기 제1XOR 게이트의 출력단자에 결합된 제어 전극을 갖는 패스 트랜지스터와, 상기 세개의 상태 논리 회로는 논리 함수
    Figure kpo00017
    Y에 다른 상기 제1논리 출력 레벨에 대한 논리 1, 논리 함수 X
    Figure kpo00018
    에 따른 상기 제2논리 출력 레멜에 대한 논리 0 및 그렇지 않으면 상기 고임피던스 출력 상태를 발생시키되, 여기서, 항
    Figure kpo00019
    및
    Figure kpo00020
    는 제각기 X 및 Y의 이진값에 대한 논리 보수를 의미하는 것을 특징으로 하는 이진 감산기단.
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