RU2621375C1 - Двоичный вычитатель - Google Patents
Двоичный вычитатель Download PDFInfo
- Publication number
- RU2621375C1 RU2621375C1 RU2015152701A RU2015152701A RU2621375C1 RU 2621375 C1 RU2621375 C1 RU 2621375C1 RU 2015152701 A RU2015152701 A RU 2015152701A RU 2015152701 A RU2015152701 A RU 2015152701A RU 2621375 C1 RU2621375 C1 RU 2621375C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- binary
- output
- subtractor
- keys
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
- G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Input From Keyboards Or The Like (AREA)
Abstract
Изобретение относится к вычислительной технике. Технический результат заключается в упрощении двоичного вычитателя. Двоичный вычитатель предназначен для выполнения операции А-В-Bin, где А, В, Bin ∈ {0,1} есть входные двоичные сигналы, и может быть использован в системах цифровой вычислительной техники как средство арифметической обработки дискретной информации. Двоичный вычитатель содержит элемент НЕ (1), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ (2), два замыкающих и два размыкающих ключа (31, 32 и 41, 42). За счет указанного аппаратурного состава достигнуто уменьшение цены по Квайну и устранение мест пересечения соединений. 1 ил., 1 табл.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны двоичные вычитатели (см., например, рис. 9.9б на стр. 219 в книге Токхейм Р. Основы цифровой электроники. М: Мир, 1988 г.), которые выполняют операцию А-В, где А, В ∈ {0,1} есть входные двоичные сигналы.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных двоичных вычитателей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка трех входных сигналов.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип двоичный вычитатель (рис. 9.11 в на стр. 220 в книге Токхейм Р. Основы цифровой электроники. М.: Мир, 1988 г.), который содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ и выполняет операцию А-В-Bin, где A, B, Bin ∈ {0,1} есть входные двоичные сигналы.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложность последнего, обусловленная тем, что цена по Квайну прототипа равна 12 и в нем имеется два места пересечения соединений.
Техническим результатом изобретения является упрощение двоичного вычитателя за счет уменьшения его цены по Квайну и устранения мест пересечения соединений при сохранении функциональных возможностей прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в двоичном вычитателе, содержащем элемент НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, j-й вход которого соединен с j-ым входом двоичного вычитателя, особенность заключается в том, что в него дополнительно введены два замыкающих и два размыкающих ключа, причем вход второго и вход первого замыкающих ключей соединены соответственно с выходом элемента НЕ и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, подсоединенного выходом к управляющему входу всех ключей, а выход j-го замыкающего ключа соединен с выходом j-го размыкающего ключа и j-ым выходом двоичного вычитателя, подсоединенного третьим входом к входу элемента НЕ и входу j-го размыкающего ключа.
На чертеже представлена схема предлагаемого двоичного вычитателя.
Двоичный вычитатель содержит элемент НЕ 1, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 2, замыкающие ключи 31, 32 и размыкающие ключи 41, 42, причем входы ключей 32 и 31 соединены соответственно с выходом элемента 1 и вторым входом элемента 2, подсоединенного выходом к управляющему входу всех ключей, а выход ключа 3j соединен с выходом ключа 4j и j-ым выходом двоичного вычитателя, подсоединенного j-ым и третьим входами соответственно к j-му входу элемента 2 и входу элемента 1, входу ключа 4j.
Работа предлагаемого двоичного вычитателя осуществляется следующим образом. На его первый, второй, третий входы подаются соответственно двоичные сигналы A, B, Bin ∈ {0,1}. Если на управляющем входе ключей 31, 32, 41, 42 присутствует логическая «1» (логический «0»), то ключи 31, 32 замкнуты (разомкнуты), а ключи 41, 42 разомкнуты (замкнуты). В представленной ниже таблице приведены полученные с учетом работы ключей значения действующих на первом, втором выходах предлагаемого вычитателя сигналов Bout, D для всех возможных наборов значений сигналов А, В, Bin.
Представленная таблица совпадает с таблицей (рис. 9.10б на стр. 219 в книге Токхейм Р. Основы цифровой электроники. М.: Мир, 1988 г.), согласно которой реализуется операция A-B-Bin.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый двоичный вычитатель выполняет операцию A-B-Bin, где A, B, Bin ∈ {0,1} есть входные двоичные сигналы, и является по сравнению с прототипом более простым, так как цена по Квайну предлагаемого вычитателя равна 8 и в нем отсутствуют места пересечения соединений.
Claims (1)
- Двоичный вычитатель, содержащий элемент НЕ и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, j-й вход которого соединен с j-ым входом двоичного вычитателя, отличающийся тем, что в него дополнительно введены два замыкающих и два размыкающих ключа, причем вход второго и вход первого замыкающих ключей соединены соответственно с выходом элемента НЕ и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, подсоединенного выходом к управляющему входу всех ключей, а выход j-го замыкающего ключа соединен с выходом j-го размыкающего ключа и j-ым выходом двоичного вычитателя, подсоединенного третьим входом к входу элемента НЕ и входу j-го размыкающего ключа.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2015152701A RU2621375C1 (ru) | 2015-12-08 | 2015-12-08 | Двоичный вычитатель |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2015152701A RU2621375C1 (ru) | 2015-12-08 | 2015-12-08 | Двоичный вычитатель |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2621375C1 true RU2621375C1 (ru) | 2017-06-02 |
Family
ID=59032370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2015152701A RU2621375C1 (ru) | 2015-12-08 | 2015-12-08 | Двоичный вычитатель |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2621375C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2789731C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Двоичный вычитатель |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3424898A (en) * | 1965-11-08 | 1969-01-28 | Gen Electric | Binary subtracter for numerical control |
US3482085A (en) * | 1966-06-23 | 1969-12-02 | Detrex Chem Ind | Binary full adder-subtractor with bypass control |
SU1043639A1 (ru) * | 1982-04-13 | 1983-09-23 | Ордена Октябрьской Революции И Ордена Трудового Красного Знамени Предприятие П/Я В-2969 | Одноразр дный двоичный вычитатель |
SU1124289A1 (ru) * | 1983-05-11 | 1984-11-15 | Предприятие П/Я В-2969 | Одноразр дный двоичный вычитатель |
SU1171781A1 (ru) * | 1984-02-20 | 1985-08-07 | Предприятие П/Я В-2969 | Последовательный двоичный вычитатель |
EP0185504A2 (en) * | 1984-12-14 | 1986-06-25 | RCA Thomson Licensing Corporation | A binary subtraction circuit |
-
2015
- 2015-12-08 RU RU2015152701A patent/RU2621375C1/ru not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3424898A (en) * | 1965-11-08 | 1969-01-28 | Gen Electric | Binary subtracter for numerical control |
US3482085A (en) * | 1966-06-23 | 1969-12-02 | Detrex Chem Ind | Binary full adder-subtractor with bypass control |
SU1043639A1 (ru) * | 1982-04-13 | 1983-09-23 | Ордена Октябрьской Революции И Ордена Трудового Красного Знамени Предприятие П/Я В-2969 | Одноразр дный двоичный вычитатель |
SU1124289A1 (ru) * | 1983-05-11 | 1984-11-15 | Предприятие П/Я В-2969 | Одноразр дный двоичный вычитатель |
SU1171781A1 (ru) * | 1984-02-20 | 1985-08-07 | Предприятие П/Я В-2969 | Последовательный двоичный вычитатель |
EP0185504A2 (en) * | 1984-12-14 | 1986-06-25 | RCA Thomson Licensing Corporation | A binary subtraction circuit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2789731C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Двоичный вычитатель |
RU2789722C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Двоичный вычитатель |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Harrington et al. | Regularity results for on CR-manifolds of hypersurface type | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2602382C1 (ru) | Ранговый фильтр | |
RU2445697C1 (ru) | Реляторный модуль | |
RU2621375C1 (ru) | Двоичный вычитатель | |
US9928674B2 (en) | Operating electronic lock automatically based on user profile | |
Colombo et al. | Sheaves of slice regular functions | |
RU2248034C1 (ru) | Логический преобразователь | |
RU2610678C1 (ru) | Универсальный логический модуль | |
RU2628117C1 (ru) | Мажоритарный модуль "три из пяти" | |
Farina et al. | 1D symmetry for semilinear PDEs from the limit interface of the solution | |
RU2249844C2 (ru) | Логический модуль | |
RU2621376C1 (ru) | Логический модуль | |
RU2284650C1 (ru) | Ранговый фильтр | |
RU2230360C1 (ru) | Ранговый фильтр | |
RU2621280C1 (ru) | Компаратор двоичных чисел | |
RU2634229C1 (ru) | Логический преобразователь | |
RU2446462C1 (ru) | Аналоговый процессор | |
RU2620199C1 (ru) | Ранговый фильтр | |
RU2629453C1 (ru) | Двоичный вычитатель | |
Kumar et al. | Common coupled fixed point theorem for contractive type mappings in closed ball of complex valued metric spaces | |
RU2303283C1 (ru) | Логический модуль | |
RU2504825C1 (ru) | Устройство сравнения двоичных чисел | |
RU2229159C1 (ru) | Ранговый фильтр | |
Buvaneswari et al. | Some New Functions in Soft Topological Space |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20171209 |