RU2629453C1 - Двоичный вычитатель - Google Patents
Двоичный вычитатель Download PDFInfo
- Publication number
- RU2629453C1 RU2629453C1 RU2016115533A RU2016115533A RU2629453C1 RU 2629453 C1 RU2629453 C1 RU 2629453C1 RU 2016115533 A RU2016115533 A RU 2016115533A RU 2016115533 A RU2016115533 A RU 2016115533A RU 2629453 C1 RU2629453 C1 RU 2629453C1
- Authority
- RU
- Russia
- Prior art keywords
- binary
- elements
- inputs
- exclusive
- outputs
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Optimization (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Complex Calculations (AREA)
Abstract
Изобретение относится к двоичныму вычитателю, который формирует двоичный код разности двух двоичных чисел, задаваемых двоичными сигналами, а также формирования бита, определяющего ее знак. Технический результат заключается в обеспечении обработки трехразрядных двоичных чисел. Двоичный вычитатель содержит шесть элементов НЕ (11, …, 16), восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (21, …, 28) и шесть элементов И (31, …, 36). 1 ил., 1 табл.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны двоичные вычитатели (см., например, рис. 9.11в на стр. 220 в книге Токхейм Р. Основы цифровой электроники. М.: Мир, 1988 г.), которые могут быть использованы для формирования двоичного кода разности двух одноразрядных двоичных чисел, задаваемых двоичными сигналами, и формирования бита, определяющего ее знак.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных двоичных вычитателей, относятся элементный базис, образованный логическими элементами четырех типов, и ограниченные функциональные возможности, обусловленные тем, что не допускается обработка трехразрядных двоичных чисел.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип двоичный вычитатель (рис. 9.9б на стр. 219 в книге Токхейм Р. Основы цифровой электроники. М.: Мир, 1988 г.), который содержит элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ и формирует двоичный код разности двух одноразрядных двоичных чисел, задаваемых двоичными сигналами, и бит, определяющий ее знак.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка трехразрядных двоичных чисел.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения формирования двоичного кода разности двух трехразрядных двоичных чисел, задаваемых двоичными сигналами, и формирования бита, определяющего ее знак, при сохранении элементного базиса прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в двоичном вычитателе, содержащем элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ, особенность заключается в том, что в него дополнительно введены семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, пять элементов НЕ и пять элементов И, причем первый, второй входы i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и второй вход i-го элемента И соединены соответственно с первым входом i-го элемента И, входом и выходом i-го элемента НЕ, первый, второй входы j-го (j∈{4,5}) и первый, второй входы k-го (k∈{6,8}) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (j-3)-го элемента И, (j-2)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами (k-2)-го элемента И, (k-1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый, второй входы седьмого и первый, второй входы r-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами пятого, третьего элементов И и r-м, (3+r)-м входами двоичного вычитателя, первый, второй, третий и четвертый выходы которого образованы соответственно выходами первого, четвертого, шестого и восьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.
На чертеже представлена схема предлагаемого двоичного вычитателя.
Двоичный вычитатель содержит элементы НЕ 11, …, 16, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 21, …, 28, элементы И 31, …, 36, причем первый, второй входы элемента 2i и второй вход элемента 3i соединены соответственно с первым входом элемента 3i, входом и выходом элемента 1i, первый, второй входы элемента 2j (j∈{4,5}) и первый, второй входы элемента 2k (k∈{6,8}) соединены соответственно с выходами элементов 3j-3, 2j-2 и 3k-2, 2k-1, а первый, второй входы элемента 27 и первый, второй входы элемента 2r соединены соответственно с выходами элементов 35, 33 и r-м, (3+r)-м входами двоичного вычитателя, первый, второй, третий и четвертый выходы которого образованы соответственно выходами элементов 21, 24, 26 и 28.
Работа предлагаемого двоичного вычитателя осуществляется следующим образом. На его первый, второй, третий и четвертый, пятый, шестой входы подаются соответственно двоичные сигналы b0, b1, b2 ∈ {0,1} и а 0, а 1, а 2 ∈ {0,1}, которые задают трехразрядные двоичные числа B=b2b1b0, А=а 2 а 1 а 0 так, что а 2, b2 и а 0, b0 есть старшие и младшие разряды соответственно. В приведенной ниже таблице указаны значения действующих на выходах предлагаемого вычитателя сигналов d0, d1, d2, s для всех возможных наборов значений сигналов a 0, a 1, a 2, b0, b1, b2.
Таким образом, на выходах предлагаемого вычитателя получим трехразрядное двоичное число D=d2d1d0=А-В и бит s, определяющий его знак, причем если А≥В, то s=0, если А<В, то s=1 и разность D представлена в дополнительном коде.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый двоичный вычитатель построен в элементном базисе прототипа и обладает более широкими по сравнению с прототипом функциональными возможностями, поскольку обеспечивает обработку трехразрядных двоичных чисел.
Claims (1)
- Двоичный вычитатель, содержащий элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ, отличающийся тем, что в него дополнительно введены семь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, пять элементов НЕ и пять элементов И, причем первый, второй входы i-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и второй вход i-го элемента И соединены соответственно с первым входом i-го элемента И, входом и выходом i-го элемента НЕ, первый, второй входы j-го (j∈{4,5}) и первый, второй входы k-го (k∈{6,8}) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами (j-3)-го элемента И, (j-2)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами (k-2)-го элемента И, (k-1)-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый, второй входы седьмого и первый, второй входы r-го элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходами пятого, третьего элементов И и r-м, (3+r)-м входами двоичного вычитателя, первый, второй, третий и четвертый выходы которого образованы соответственно выходами первого, четвертого, шестого и восьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2016115533A RU2629453C1 (ru) | 2016-04-19 | 2016-04-19 | Двоичный вычитатель |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2016115533A RU2629453C1 (ru) | 2016-04-19 | 2016-04-19 | Двоичный вычитатель |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2629453C1 true RU2629453C1 (ru) | 2017-08-29 |
Family
ID=59797610
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2016115533A RU2629453C1 (ru) | 2016-04-19 | 2016-04-19 | Двоичный вычитатель |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2629453C1 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2709653C1 (ru) * | 2019-03-11 | 2019-12-19 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Двоичный вычитатель |
RU2789731C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Двоичный вычитатель |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1043639A1 (ru) * | 1982-04-13 | 1983-09-23 | Ордена Октябрьской Революции И Ордена Трудового Красного Знамени Предприятие П/Я В-2969 | Одноразр дный двоичный вычитатель |
SU1171781A1 (ru) * | 1984-02-20 | 1985-08-07 | Предприятие П/Я В-2969 | Последовательный двоичный вычитатель |
SU1228276A1 (ru) * | 1984-01-26 | 1986-04-30 | Ордена Ленина Институт Кибернетики Им.В.М.Глушкова | Счетчик дл вычитани |
CN101201731A (zh) * | 2008-02-15 | 2008-06-18 | 刘杰 | 二进制数字减法器 |
-
2016
- 2016-04-19 RU RU2016115533A patent/RU2629453C1/ru not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1043639A1 (ru) * | 1982-04-13 | 1983-09-23 | Ордена Октябрьской Революции И Ордена Трудового Красного Знамени Предприятие П/Я В-2969 | Одноразр дный двоичный вычитатель |
SU1228276A1 (ru) * | 1984-01-26 | 1986-04-30 | Ордена Ленина Институт Кибернетики Им.В.М.Глушкова | Счетчик дл вычитани |
SU1171781A1 (ru) * | 1984-02-20 | 1985-08-07 | Предприятие П/Я В-2969 | Последовательный двоичный вычитатель |
CN101201731A (zh) * | 2008-02-15 | 2008-06-18 | 刘杰 | 二进制数字减法器 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2709653C1 (ru) * | 2019-03-11 | 2019-12-19 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Двоичный вычитатель |
RU2789731C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Двоичный вычитатель |
RU2789722C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Двоичный вычитатель |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Wagh et al. | A class of translation invariant transforms | |
US20180041224A1 (en) | Data value suffix bit level compression | |
RU2629453C1 (ru) | Двоичный вычитатель | |
RU2621281C1 (ru) | Логический преобразователь | |
RU2363037C1 (ru) | Устройство сравнения двоичных чисел | |
RU2649296C1 (ru) | Компаратор двоичных чисел | |
RU2248034C1 (ru) | Логический преобразователь | |
RU2713862C1 (ru) | УМНОЖИТЕЛЬ ПО МОДУЛЮ q | |
RU2629451C1 (ru) | Логический преобразователь | |
RU2300137C1 (ru) | Мажоритарный модуль | |
RU2621280C1 (ru) | Компаратор двоичных чисел | |
RU2697727C2 (ru) | Мажоритарный модуль | |
RU2543307C2 (ru) | Ранговый фильтр | |
RU2420789C1 (ru) | Устройство сравнения двоичных чисел | |
RU2709653C1 (ru) | Двоичный вычитатель | |
RU2361266C1 (ru) | Компаратор двоичных чисел | |
RU2702970C1 (ru) | СУММАТОР ПО МОДУЛЮ q | |
RU2621376C1 (ru) | Логический модуль | |
RU2634229C1 (ru) | Логический преобразователь | |
RU2629452C1 (ru) | Логический преобразователь | |
RU2761103C1 (ru) | Параллельный счетчик единиц | |
RU2324971C1 (ru) | Устройство сравнения двоичных чисел | |
RU2702968C1 (ru) | Ранговый фильтр | |
US10614260B2 (en) | Model-building method for building top interface logic model | |
RU2758184C1 (ru) | Двоичный сумматор |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20180420 |