JPH01279317A - 多ビットのディジタル閾値比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、簡単な回路、構成の多ビット・デイ・フタル
信号用閾値比較回路に関する。

発明の背景 ディジタル信号の適応処理を制御するために、ディジタ
ル信号の大きさを閾値と比較することがしばしば必要で
ある。例えば、適応型メソアン・フィルタにおいて、所
定のサンプルおよび該所定のサンプルを囲む複数個のサ
ンプルは、これらのサンプルの中央値を決めるために処
理される。中央値のサンプルと所定のサンプルとの間の
差の値の大きさが予め定められる閾値より大きいと、中
央値のサンプルは適応型メジアン・フィルタの出力にお
いて所定のサンプルの代りに用いられる。

そうでなければ、所定のサンプルが適応型メツアン・フ
ィルタの出力九発生される。この場合、所定のサンプル
と中央値のサンプルとの間の差の大きさが１圀イ直と比
較される。

最小限の回路で閾値比較回路を実現することが望ましい
。これは信頼性を増大させ、また比較回路か集積回路で
チノゾ上に形成されるとすれば、閾値比較機能に必要な
チッグ面積を最小にする。

発明の概要 本発明は、符号の付いた算術値を表わす多ビットのディ
ジタル入力信号源および閾値信号源を含んでいる多ビッ
トのディジタル閾値比較回路に関する。大きさを表わす
信号を発生する手段が設けられる。この大きさを表わす
信号は、入力信号の値の符号に依存して入力信号の値も
しくは入力信号の１の補数の値の何れかの値をとる。比
較回路は、この大きさを表わす信号と閾値信号とを比較
する。２つの比較の中の１つは、入力信号の値の符号に
依存して実行される。第１に、入力信号の値が第１の符
号であって、大きさを表わす信号が閾値信号の値より大
きければ、比較回路ｒｆｉ第１の状態をとる信号を発生
する。第２Ｋ、入力信号の値が反対の符号であって、大
きさを表わす信号の値が閾値の値より大きいかもしくは
等しければ、比較回路は第１の状態をとる信号を発生す
る。そうでなければ、比較回路は第２の状態をとる信号
を発生する。

実施例 第１図〜第５図において、太い矢印は多ビットのディジ
タル信号路を表わし、細い矢印は単一ビットのｒイノタ
ル信号路を表わす。また、各図において各要素間に必要
とされる整合用遅延要素は、簡単化のために省略されて
いる。ディジタル回路の設計分野の当業者は、この種の
遅延要素がどこで必要であシ、またそれらをどのように
実現するかを知っている。

第１図は、従来技術による閾値比較回路を示す。

第１図において、入力端子５は、例えば、先に説明した
ように、所定のサンプルおよびメジアン・フィルタにお
いて発生される中央値のサンプル間の差を表わす入力サ
ングルＸを受は取るように結合される。入力端子５＃′
ｉ、絶対値発生回路２０の入力端子２１に結合される。

絶対値発生回路２０の出力端子２９は比較回路３０の第
１の入力端子（＋）に結合される。比較回路３０の出力
端子３９は、利用回路（図示せず）に結合される出力端
子３５に結合される。例えば、出力端子３５は、先に説
明した例の場合のように、制御入力端子における信号に
応答して、メジアン・フィルタの出力に所定のサンプル
もしくは中央値のサンプルのいずれかを発生するマルチ
プレクサの制御入力端子に結合される。入力１子２５は
閾値Ｔをとる信号源（図示せず）に結合される。入力端
子２５＃′ｉ比較回路３０の第２の入力端子（−）Ｋ結
合される。

絶対値発生回路２０の入力端子２１　ｉｊ：、反転回路
２２の入力端子およびマルチプレクサ（■■）２４の第
１の入力端子（Ｂ）に結合される。反転回路２２は、例
えば、多ビットのディジタル信号の各ビットについて単
一の論理反転回路で構成される。

反転回路２２の出力端子は加算器２６の第１の入力端子
に結合される。加算器２６の出力端子はマルチプレク？
２４の第２の入力端子ｃＡＪＫ、結合される。マルチプ
レクサ２４の出力端子は絶対値発生回路２０の出力端子
２９に結合される。＠０”値のす／グルを表わす信号は
加算器２６の第２の入力端子に結合され、論理”１“の
信号は加算器２６の桁上げ入力端子に結合される。絶対
値発生回路２０の入力端子２１における信号の符号ビッ
トは、マルチプレクサ２４の制御入力端子（Ｃ）　Ｋ結
合される。

第１図に示される閾値比較回路は、２の補数の多ビット
・ディジタル・サングルを処理するよう釦構成されてい
る。２の補数のディジタル回路において、サンプルの最
上位ビットは、そのサンプルの値が正もしくは零ならば
論理”０”の信号であり、そのサンプルの値が負ならば
論理”ｌ＃の信号である符号ビットである。２の補数に
よるサンプルの算術的負数を発生するために、ディジタ
ル・サンプルの各ビットは論理的建反転されなければな
らず、論理的に反転されたビットにより形成されるサン
プルに１が加えられる。

第１図に示す絶対値発生回路２ｏの上側の信号路におい
て、入力サンプルは最初に反転回路２２に結合される。

反転回路２２は、入力サンプルの各ビットの論理的反転
を発生する。加算器２６は、一方の入力端子に“０″値
のサンプルを供給し、他方の入力端子に論理的に反転さ
れたサンプルを与え、桁上げ入力端子に論理１１″の信
号を供給することにより、この論理的に反転されたサン
プルに′″１″を加える。従って、加算器２６の出力は
、絶対値発生回路２０の入力端子２１におけるサンダル
の２の補数、すなわち算術的負数のサンプルである。

絶対値発生回路２０の入力・端子２１におけるサンプル
の符号ピッ）ｄ、マルチプレクサ２４の制御入力端子に
結合される。制御入力端子ＣＫおける信号が論理＠″１
＃の信号（入力サンプルの値が負であることを示す）の
とき、マルチプレクサ２４は入力端子Ａをその出力・端
子に結合させるように条件づけられる。入力端子Ａのサ
ンプルが入力サンプル（負の値）の算術的負数であるの
で、マルチプレクサ２４からの出力サンプルは入力端子
２１におけるサンプルの値の絶対値（正の値）である。

マルチプレクサ２４の制御入力端子Ｃの信号が論理＠０
″の信号（入力サンダルの値が正であることを示す）な
らば、マルチプレクサ２４は入力端子Ｂをその出力端子
に結合させるように条件づけられる。この場合、絶対値
発生回路２０は、すでに正の数である入力端子２１から
の信号を出力端子２９に発生する。

この絶対値のサンプルは比較回路３０において閾値Ｔと
比較される。比較回路３０の出力は、例えば、サンダル
の絶対値の値が閾値より大きいと″１＃であり、そうで
なければ１０＃である。

第２図は、第１図の閾値比較回路で使われる比較回路３
０を示す。第２図において、比較回路３０の第１の入力
端子（＋）は多ビットのデイ・ノタル減算器３２の減数
入力端子（−）Ｋ結合される。

比較回路３０の第２の入力端子（−）は減算器３２の被
減数入力端子（＋）に結合される。減算器３２の差（す
なわち、被減数−減数）の出力端子の符号ピッ）　（５
ＩＧＮ　）は比較回路３０の出力端子３９に結合される
。

動作において、比較回路３０の第１の入力端子（＋）に
おけるサンプルの値が第２の入力端子（−）より大きい
ならば、差の値は負である。符号ビット、すなわち、比
較回路３０からの出力信号は論理″１＃の信号である。

比較回路３０の第１の入力端子（＋）におけるサンプル
の値が第２の入力端子（−）における値より小さいか等
しければ、差の値は正もしくは零である。これらの場合
、符号ビット、すなわち、比較回路３０からの出力信号
は論理＠０”の信号である。

第１図の絶対値回路２０は、反転回路、多ビットのディ
ジタル加算器および多ビットのディジタル・マルチプレ
クサを必要とする。これらは比較的複雑な回路であり、
集積回路でチップ上に作るとなると相当な面積が必要と
なる。

第３図は、本発明の原理による閾値比較回路であって、
第１図の比較回路に比べて回路数が少ない。第３図にお
いて、第１図に示される要素と同様な要素には同じ番号
が付され、詳則には説明されない。第３図において、入
力１子５からの入力サンダルＸは、多ピットのディジタ
ル信号路に付されたスラッシュおよびその近くの数字９
で示されるように、９ピツトのサンプルである。入力サ
ンプルＸは、例えば最上位の９番目のビットに繰り返え
された符号ビットを有する８ビツトの２の補数形式のサ
ンプルである。入力端子５からの最上位の（符号）ビッ
トハ、排他的オアｆ−）４０の第１の入力端子および比
較回路３０′の制御入力端子（ＧＥ／ＧＴ　）に結合さ
れる。入力端子５からの残シの８ビツトは排他的オアｒ
　−）　４０の第２の入力端子に結合される。排他的オ
アｆ−ト４０は、例えば、８個の２人力排他的オアゲー
ト、すなわち、入力サンプルＸの下位ビットの各々につ
いて１個の排他的オアゲートを含んでいる。各排他的オ
アｒ−）の第１の入力端子は、入力サンプルＸの符号ビ
ットを受は取るように結合される。

各排他的オアｒ−）の第２の入力端子は、入力サンプル
Ｘの残シの８ビツトの互いに異なる１ビツトを受は取る
よって結合される。８個の排他的オアゲートの出力端子
は、組み合わさって排他的オアケ°−ト４０の多ピット
のディジタル出力端子を形成する。排他的オアゲート４
０の出力端子は、比較回路３０’の第１の入力Ｊｉに子
（＋）に結合される。

動作において、入力端子５の符号ビットは、入力サンプ
ル値が正ならば論理“０＃の信号であり、入力サンプル
値が負ならば論理“１＃の信号である。

符号ピットが論理“０＃の信号ならば（入力サンプルＸ
の値が正であることを示す）、排他的オアケ゛−ト４０
は、その第２の入力端子における正の直の８ビツトの入
力サンダルを変更しないままその出力端子に通過させる
。

符号ピットが論理“１″の信号ならば（入力サンゾルＸ
の値が負であることを示す）、排他的オアゲート４０は
、その第２の入力端子における信号についてのビット毎
の論理反転であるサンプルを発生する。この結果得られ
るサンプルは、負の入力信号の大きさを表わし、入力サ
ンプルＸの１の補数と呼ばれる。（２の補数を発生する
ためには、この信号にｌ＃が加えられなければならない
。）従って、入力信号の符号ピットが論理”１＃の信号
ならば、排他的オアゲート４０の出力における大きさを
表わす信号の値は入力サンプルＸの絶対値−１（ＩＸＩ
−１）である。

例えば、入力サンプルＸの値が４であるならば、排他的
オアダート４０の出力における大きさを表わすサンプル
は値４である（ＩＸＩ）。一方、入力サンプルＸの値が
−４であるならば、排他的オアケ゛−ト４０の出力端子
における大きさを表わすサンプルは１直３　（ＩＸＩ−
１）である。

比較回路３０′の制御入力端子（ＧＥ／ＧＴ　）におけ
る信号は、２つの比較の中の１つを選択的に実行するよ
うに比較回路３０′を条件づける。制御入力端子（ＧＥ
／ＧＴ　）の信号が、排他的オアゲート４０からの大き
さを表わすサンプルがｌＸｌ−１の値をとることを示す
論理”１＃の信号のとき、比較回路３０′は、例えば、
第１の入力端子（＋）における大きさを表わすサンプル
の値が第２の入力端子における閾値より大きいかもしく
は等しいとき論理”ｌ＃の出力信号を発生し、そうでな
ければ論理＠０１の出力信号を発生する。制御入力端子
（ＧＥ／ＧＴ　）の信号が、排他的オアケ”　−）　４
０からの大きさを表わすサンプルがＩＸＩの値をとるこ
とを示す論理“０″の信号のとき、比較回路３０′は、
その第１の入力端子（＋）における大きさを表わすサン
ダルの値が第２の入力端子（−）における閾値より大き
いならば論理“１＃の出力信号を発生し、さもなければ
論理”０＃の信号を発生する。

再び第３図を参照すると、入力サンプルＸの符号ビット
が論理“０＃の信号のとき（Ｘは正もしくは零）、排他
的オアケ”　−）　４０からの大きさを表わす信号の値
はＩＸＩである。比較回路３０′は”〜より大きい″比
較を実行するように条件づけられる。この比較は数学的
には次式で表わされる。

Ｉ　Ｘ　ｌ　＞　Ｔ　　　　　　　　　　　　（１）入
力サンプルＸの符号ビットが論理“１”の信号のとき（
Ｘは負である）、大きさを表わす信号の値はＩＸＩ−１
である。比較回路３０′は、“〜より大きいか〜に等し
い“という比較を実行するように条件づけられる。この
比較は数学上次式で表わされる。

ｌＸｌ−１≧Ｔ（２） 入力サンプルＸのような多ビットのディジタル信号は整
数値のみを取シうる。このような整数だけのシステムに
おいて、ある数が予め定められる閾値より大きいと、そ
の数よ＃）１引いた数は、その予め定められる閾値より
大きいかもしくは等しい。

逆に、ある数が予め定められる閾値より大きくなければ
、その数より１引いた数は、その予め定められる閾値よ
り大きくないかもしくは等しくない。

例えば、４の数は閾値３より太き（，４−１（＝３）は
閾値３より大きいかもしくは等しい。数値３は閾値３よ
り大きくなく、３−１（＝２）は閾値３より大きくない
かもしくは等しくない。従って、（１）式および（２）
式における比較は等価な比較である。

第２図に示すような比較回路において、減算器３２のよ
うな全減算器を含む必要はない。その代り、比較の結果
を示す信号を発生するために必要な回路だけを含ませる
必要がある。

第４図は、最小限の回路で構成される比較回路のブロッ
ク図である。この実施例において、閾値入力信号（〒）
は、所望の閾値についてのピット毎の論理反転もしくは
１の補数である。一定の閾値が使われるならば、第一に
所望の１澗確の各ビットの論理値が決定されなければな
らず、第二に閾値の各ビットが論理的に反転されなけれ
ばならず（信号〒を発生する）、第三に信号（〒）の各
ビット（〒）は必要に応じて論理“１″もしくは論理”
０″の信号源に結合される。可変の閾値が使われるなら
ば、閾値信号の各ピッ）Ｋついて１個、すなわち複数の
反転回路が第４図の破線で示す反転回路３６として可変
閾値信号源および比較回路３０′の閾値信号（〒）入力
端子（−）間に結合される。

第４図において、比較回路の複数個のビット・スライス
３４．　（０≦ｉ≦７）は制御入力端子（ＧＥ／ＧＴ）
および出力端子３９間に直列に結合される。

各ビット・スライスは、借り入力・端子（ＢＩＮ　）お
よび借り出力端子（ＢＯＵＴ　）を有する。制御入力端
子（ＧＥ／ＧＴ　）は、ビット・スライス３４ｏの借シ
入力端子に結合される。ビット・スライス３４゜の借り
出力Ｃ部子（ＢＯＵＴ　）　ｕ、ビット・スライス３４
１の借り入力端子（ＢＩＮ　）に結合される。残シのビ
ット・スライスは同様に上ナイフの花輪形式で結合され
る。ビット・スライス３４７の借シ出力端子（ＢＯＵＴ
　）は出力端子３９に結合される。

各ビット・スライス３４ｉは、第１および第２のビット
入力端子ｍおよびｔもそれぞれ含んでいる。

大きさを表わす信号Ｍの最下位ビットは、比較回路３０
′の第１の入力端子（＋）からビット・スライス３４ｏ
のｍ入力端子に結合され、次に下位のビットはビット・
スライス３４．のｍ入力端子に結合され、以下同様であ
る。大きさを表わすＭ信号の最上位ピッ）Ｈ、ビット・
スライス３４７のｍ入力端子に結合される。（反転され
た）閾値信号Ｔの最下位ビットは、比較回路３０′の第
２の入力端子（−）からビット・スライス３４ｏの７入
力端子に結合され、次に下位のビットはビット・スライ
ス３４．のｒ入力端子に結合され、以下同様である。Ｔ
信号の最上位ビットはビット・スライス３４７のｒ入力
端子に結合される。

動作において、第４図の比較回路３０′の各ビット・ス
ライス３４ｉは次のような動作を実行する。

ｍ入力信号が論理“１″の信号であり、ｉ入力信号が論
理“０″の信号（ｍ＞ｔ）のｔ信号を表わす論理“１″
の信号であるならば、論理”１″の借シ出力信号（ＢＯ
ＵＴ　）が発生される。ｍ入力信号が論理”０″の信号
であシ、７入力信号が論理”１″の信号のｔ信号（ｍ＜
１）を表わす論理“０″の信号ならば、論理”０″の借
シ出力信号（ＢＯＵＴ　）が発生される。

ｍ入力信号が論理″″０″の信号であシ、ｒ入力信号が
論理”０＃の信号のむ信号を表わす論理“１″の信号で
あるか、あるいは論理ｍ入力信号が論理”１−の信号で
あ）、１人力信号が論理”１”の信号のむ信号（ｍ＝１
）を表わす論理“０＃の信号であれば、借り入力信号（
ＢＩＮ　）と同じ値の借り出力信号（ＢＯＵＴ　）が発
生される。

借り信号は、Ｍ信号なよび〒信号の最下位ビット位置か
ら最上位ビット位置の順序で発生される。

あるビット位置においてｍ）ｔであり、さらに上位の各
ビット位置においてｍ　＝　ｔであるならば、Ｍ）Ｔで
あり、論理”ｌ“の信号が出力端子３９Ｖｃ発生される
。あるビット位置においてｍ（ｔであり、より上位の各
ビット位置においてｍ　＝　ｔならば、Ｍ（Ｔであり、
論理”Ｏ”の信号が出力端子３９に発生される。

すべてのビット位置においてｍ　＝　ｔならばＭ−Ｔで
ある。出力端子３９に発生される出力信号は制御入力端
子（ＧＥ／ＧＴ　）における信号と同じ値をとる。制御
入力４子（ＧＥ／ＧＴ　）における信号が論理“Ｏｍの
信号ならば、Ｍ＝Ｔのとき論理”０″゛の出力信号が発
生され、比較回路３０′は比較以上のことを実行する。

制御入力端子（ＧＥ／Ｃ，Ｔ　）における信号が論理”
１″の信号ならば、Ｍ＝Ｔのとき論理“ｌ＃の出力信号
が発生され、比較回路３０′は比較よりも大きいか比較
に等しいことを実行する。

第５図は、第４図に示す比較回路３０′の１つのビット
・スライス３４ｉを示す図である。第５図において、Ｐ
型のＭＯＳ　）ランジスタは、そのダート電極上に小さ
な丸が付けられておシ、このトランジスタのソース・ド
レイン路は、そのダート電極における論理“０″の信号
（接地電位）に応答して導通状態となるように条件づけ
られる。Ｎ型のＭＯＳ　）ランジスタは、そのケ゛−ト
電極上に小さな丸がついておらず、このトランジスタの
ソース・ドレイン路は、そのｒ−）電極における論理″
′１＃の信号（電源電位）に応答して導通状態となるよ
うに条件づけられる。

第５図におじで、Ｐ型のＭＯＳ　）ランノスタＱ１とＱ
２およびＮ型のＭＯＳトランジスタＱ３とＱ４は、供給
電位源（ＶＤＤ　）および基準電位源（大地）間に順序
正しく直列に結合される。別のＰ型ＭＯＳトランノスタ
のソース・ドレイン路がＭＯＳ　）ランジスタＱｌのソ
ース・ドレイン路に並列に結合され、別のＮ型のＭＯＳ
　）ランジスタＱ６のソース・ドレイン路がＭＯＳ　）
ランノスタＱ４のソース・ドレイン路と並列に結合され
る。Ｐ型のＭＯＳ　）ランノスタＱ７とＱ８およびＮ型
のＭＯＳ　）ランジスタＱ９とＱＩＯのソース・ドレイ
ン路が供給電位源（ＶＤＤ）および基準電位源（大地）
間に順序正しく直列に結合される。Ｐ型ＭＯ８）ランジ
スタＱｌｌとＮ型ＭＯＳトランジスタＱ１２のソース・
ドレイン路は、供給電位源（ｖａｎ）および基準電位源
（大地）間に直列１（結合される。

第１の入力端子３１は借９入力信号（ＢＩＮ　）を受は
取る。入力端子３１Ｆｉ、ＭＯＳトランジスタＱ２およ
びＱ３の各ダート電極に結合される。第２の入力端子（
ｍ）は、第４図に示されるように比較回路３０’の第１
の入力端子（＋）から大きさを表わす信号（Ｍ）の予め
定められるピットを受は取る。入力端子（ｍ）はＭＯＳ
トランジスタＱｌ、Ｑ４．Ｑ７およびＱＩＯの各ｆ−）
電極に結合される。第３の入力端子（１）は第４図に示
されるように比較回路３０′の第２の入力端子（−）か
ら閾値信号（Ｔ）の所定ピットを受は取る。入力端子（
１）はＭＯＳ　）ランゾスタＱ５．Ｑ６．Ｑ８およびＱ
９の各ダート電極に結合される。入力端子ｍおよびｒに
おける信号の所定ピットは、各々の多ビット信号の同じ
桁のピットである。

ＭＯＳトランジスタＱ２およびＱ３のソース・ドレイン
路の結合点は、ＭＯＳトランジスタＱ８およびＱ９のソ
ース・ドレイン路の結合点に結合され、またＭＯＳトラ
ンジスタＱｌｌおよびＱ１０の各ケ０−ト電極に信号路
３３を介して結合される。ＭＯＳトランジスタＱｌｌお
よびＱ１２のソース・ドレイン路の結合点は、比較回路
３０′のピット・スライスの出力端子３７に結合され、
借シ出力信号（ＢＯＵＴ　）を発生する。

動作を説明すると、第５図に示す比較回路３０′の各ピ
ット・スライス３４ｉ　Ｈ１第４図を参照して先に説明
した動作を実行する。第５図において、ＭＯＳトランジ
スタＱ２とＱ３？′ｉ、２進の入力端子３１からの借少
入力信号（ＢＩＮ　）″ｆ、処理する反転回路を構成す
る。ＭＯＳ　）ランノスタＱ１．Ｑ４゜Ｑ５およびＱ６
は、ＭＯＳ　）ランジスタＱ２とＱ３で形成される反転
回路を作動化もしくは非作動化する。ＭＯＳトランジス
タＱ１とＱ５は反転回路に電源電位を供給する。電源電
位が反転回路に供給されるためＫは、入カビッ）ｍもし
くは７の中の少なくとも１つが論理′０″の信号でなけ
ればならない。両方のピットか論理“１＃の信号ならば
、反転回路は供給電位を受は取らず、信号路３３Ｆｉ入
力地子３１から分離される。ＭＯＳ　）ランジスタＱ４
およびＱ６ｔｒ１基準電位を反転回路に供給する。

基準電位が反転回路に供給されるためには、入力ピッ）
ｍもしくｔｉｔの中の少なくとも１つが論理″″ｌ”の
信号でなければならなり０両方の信号か論理”０′の信
号ならば、反転回路は基準電位を受は取らず、信号路３
３は入力端子３１から分離される。従って、ｍ（！：ｔ
が等し込ならば、信号路３３は入力端子３１から分離さ
れ、ｍとｔが異なれば、信号路３３は借シ入力端子３１
に借り入力信号（ＢＩＮ　）の論理反転である信号を送
る。

先に説明したように、ｍと１が等しいならば、信号路３
３は借り入力端子３１から分離される。

ｍおよびｉの両方が論理”Ｏ″の信号であるならば、Ｍ
ＯＳトランジスタＱ７およびＱ８は両方とも導通するよ
うに条件づけられ、ＭＯＳ　）ランノスタＱ９およびＱ
ＩＯは両方とも非導通となるように条件づけられる。信
号路３３が供給電位源Ｖ。０に結合され、従って論理＠
１”の信号を発生する。ｍとＴの両方力；論理”１＃の
信号であるならば、ＭＯＳ　）ランジスタＱ７およびＱ
８の両方が非導通となるように条件づけられ、ＭＯＳ　
）う／ラスタＱ９おヨヒＱＩＯは導通となるように条件
づけられる。信号路３３が基準電位源（大地）に結合さ
れ、従って論理“０″の信号を発生する。

ＭＯＳ　）ランジスタＱｌｌおよびＱ１２は、組み合わ
さって反転回路を形成する。信号路３３は反転回路の入
力端子に信号を供給し、出力端子は、比較回路のビット
・スライスの出力端子３５に借り出力信号（ＢＯＵＴ　
）を供給する。

要約すると、３つの状態が起シ得る。第一け、ｍとｔの
両方が論理゛０″の信号であるならば（すなわち、ｍが
論理“０″の信号であシ、ｔが論理°１″の信号、すな
わちｍ＜１）、２進の出力信号（ＢＯＵＴ　）は論理“
０＃の信号である。第二に、ｍとｒの両方か論理°１＃
の信号である（これはｍが論理”ｌ″の信号であシ、ｔ
が論理“０″の信号であって、ｍ）ｔ）ならば、２進の
出力信号（ＢＯＵＴ　）は論理“１”の信号である。第
三に、ｍがｔに等しくな−（これはｍがｔに等しく、す
なわちｍ　＝　ｔ　）ならば、２進出方言号（ＢＯＵＴ
　）は２進の入力信号（ＢＩＮ　）に等しい。

【図面の簡単な説明】

第１図は、従来技術による多ビットのディジタル閾値比
較回路のブロック図である。 第２図は、第１図の閾値比較回路に使われる比較回路の
ブロック図である。 第３図は、本発明の原理による多ビットのディジタル閾
値比較回路のブロック図である。 第４図は、第３図の閾値比較回路に使われる比較回路の
ブロック図である。 第５図は、第４図に示す比較回路に使われる比較回路の
ビット・スライスの図である。 Ｘ・・・多ビットのディジタル入力信号源、Ｔ・・・閾
値信号源、３０′・・・比較回路、４０・・・排他的オ
アゲート。

Claims (1)

【特許請求の範囲】
1. （１）符号のついた算術値を表わす多ビットのディジタ
   ル入力信号源と、 閾値信号源と、 前記入力信号の算術値の符号に応答して前記入力信号の
   値もしくは前記入力信号の１の補数の値を選択的にとる
   、大きさを表わす信号を発生する手段と、 ａ）前記入力信号の値が第１の符号であって前記大きさ
   を表わす信号の値が前記閾値信号の値より大きいとき、
   あるいは ｂ）前記入力・信号の値が第２の符号であって、前記大
   きさを表わす信号の値が前記閾値信号より大きいかもし
   くは等しいとき第１の状態の出力信号を発生し、そうで
   なければ第２の状態の出力信号を発生する比較手段とを
   含んでいる、多ビットのディジタル閾値比較回路。