PT87379B - Comparador digital multibit de limiar - Google Patents

Comparador digital multibit de limiar Download PDF

Info

Publication number
PT87379B
PT87379B PT87379A PT8737988A PT87379B PT 87379 B PT87379 B PT 87379B PT 87379 A PT87379 A PT 87379A PT 8737988 A PT8737988 A PT 8737988A PT 87379 B PT87379 B PT 87379B
Authority
PT
Portugal
Prior art keywords
signal
input terminal
bit
value
comparator
Prior art date
Application number
PT87379A
Other languages
English (en)
Other versions
PT87379A (pt
Inventor
William Taylor Mayweather Iii
Original Assignee
Rca Licensing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rca Licensing Corp filed Critical Rca Licensing Corp
Publication of PT87379A publication Critical patent/PT87379A/pt
Publication of PT87379B publication Critical patent/PT87379B/pt

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • G06F7/026—Magnitude comparison, i.e. determining the relative order of operands based on their numerical value, e.g. window comparator

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Logic Circuits (AREA)

Description

MEMÓRIA DESCRITIVA presente invento refere-se a um comparador digital multibit de limiar com uma estrutura de circuito simplificada, des tinado a um sinal digital multibit.
Erequentemente é necessário comparar a grandeza de um sinal digital com um valor de limiar a fim de controlar o proces. sarnento de adaptação do sinal digital. Por exemplo num filtro de adaptação de um valor médio, uma dada amostra e várias amos, tras em seu redor são processadas para determinação do valor médio dessas amostras. Se a grandeza da diferença de valor en tre a amostra de valor médio e uma dada amostra é maior que o valor limiar predeterminado então a amostra de valor médio vai substituir essa dada amostra na saída do filtro de adaptação de valor médio. Por outro lado, a amostra dada é produzida na saída do filtro de adaptação de valor médio. Neste caso é a grandeza da diferença entre essa dada amostra e as amostras de valor médio que é comparada com o valor de limiar.
É desejável conseguir-se um comparador de valor de limiar com um mínimo de circuitos. Tal aumentaria a fiabilidade e, se o circuito é produzido numa pastilha de circuito integrado, a área da pastilha necessária para a função do comparador de valor limiar reduzir-se-á ao mínimo.
presente invento refere-se a um comparador digital multibit de valor de limiar, que incluí uma fonte de sinais digitais multibit de entrada representando um valor aritmético com sinal algébrico e uma fonte de sinal de limiar. Estão previstos meios para produzir um sinal representativo de grandeza. 0 sinal representativo de grandeza produzido, ou tem o valor do sinal de entrada ou o do complemento dos uns do sinal de en trada, conforme o sinal algébrico do valor do sinal de entrada. Um comparador compara o sinal representativo de grandeza com o sinal de limiar. Efectua-se uma de duas comparações conforme o sinal algébrico do valor do sinal de entrada. Em primeiro lugar se o valor do sinal de entrada tem um primeiro sinal algébrico, o comparador produz um sinal com um primeiro estado,
565
ROA 84 242 se o valor do sinal representativo de grandeza é maior cue o valor do sinal de limiar. Em segundo lugar se o valor do sinal de entrada é de sinal algébrico contrário ao anterior o comparador produz um sinal com um primeiro estado, se o valor do si nal representativo de grandeza é maior ou igual ao valor do si nal de limiar. Assim não sendo o comparador produz um sinal com um segundo estado.
Nos desenhos:
a Fig. 1 -é um diagrama de blocos de um comparador digital multibit de limiar, segundo a técnica anterior;
a Fig. 2 -é um diagrama de blocos de um comparador que se pode utilizar no comparador de limiar da Fig. 1;
a Fig. 5 -é um diagrama de blocos de um comparador digital multibit de limiar de acordo com os princípios do presente invento ;
a Fig. 4 -é um diagrama de blocos de um comparador que po de ser utilizado no comparador de limiar da Fig. 3; e
Fig. 5 -um diagrama esquemático de uma lamina de bit de comparador que pode ser utilizada no comparador representado na Fig. 4.
Nas Figs. 1 a 5 as linhas grossas representam os percursos de sinais digitais multibit e as linhas finas representam os percursos dos sinais digitais de um único bit. Além disso, para simplicidade, os retardamentos de ajustamento, que podem tornar-se necessários, entre os elementos das Figs., foram omitidos. Os especialistas em projecto de circuitos digitais saberão onde são necessários estes retardamentos e como realizá-los.
A Fig. 1 mostra um comparador de limiar de acordo com a técnica anterior. Na Fig. 1, um terminal de entrada 5 recebe uma amostra de entrada X que representa, por exemplo, a diferença entre uma dada amostra e a amostra representativa do va lor médio produzida por um filtro de valor médio conforme se descreveu anteriormente. 0 terminal de entrada 5 está ligado a um terminal de entrada 21 de um circuito produtor de valor
6>Ί 5 65
ROA 84 242
-4-absoluto 20. Um terminal de saída 29 do circuito produtor de valor absoluto 20, encontra-se ligado a um primeiro terminal de entrada (+) de um comparador (COEP) 50. Um terminal de saí da 59 do comparador 30 encontra-se ligado a um terminal de saí. da 35 que por sua vez está ligado aos circuitos utilizadores (não representados). Por exemplo, o terminal de saída 35 pode estar ligado a um terminal de entrada de controlo de um rnultiplexador que produz quer a amostra dada quer a amostra representativa do valor médio na saída do filtro de valor médio, em resposta ao sinal no terminal de entrada de controlo como se descreveu no exemplo anterior. Um terminal de entrada 25 encontra-se ligado a uma fonte (não representada) de um sinal com um valor de limiar T. 0 terminal de entrada 25 encontra-se ligado a um segundo terminal de entrada (-) do comparador 30.
terminal de entrada 21 do circuito produtor de valor abs£ luto 20 encontra-se ligado a um terminal de entrada de um inver sor 22 e a um primeiro terminal (B) de um multiplexador (KUX) 24. 0 inversor 22 pode, por exemplo, ser constituído por um único inversor lógico para cada bit do sinal digital multibit. Um terminal de saída do inversor 22 encontra-se ligado a um pri meiro terminal de entrada de um adicionador 26. Um terminal de saída do adicionador 26 encontra-se ligado a um segundo terminal de entrada (A) do MUX 24. Um terminal de saída do MUX 24 encontra-se ligado ao terminal de saída 29 do circuito produtor de valor absoluto 20. Um sinal representando uma amostra de valor ”0 passa para um segundo terminal de entrada do adicionador 26 e um sinal lógico 1H passa para o terminal transmissor de entrada do adicionador 26. 0 bit de sinal algébrico do sinal no terminal de entrada 21 do circuito produtor de valor absoluto 20 é passado para o terminal de entrada de controlo (C) do MUX 24.
comparador de valor de limiar representado na Fig. 1 e_s tá concebido para processar amostras digitais multibit de complemento de dois. Nos circuitos de complemento de dois, o bit mais significativo de uma amostra é o bit de sinal algébrico
565
RCA 84 242
-5que é um sinal lógico 0 se o valor da amostra é positivo ou nulo e um sinal lógico 1” se o valor da amostra é negativo. Para gerar o negativo aritmético da amostra complemento de dois, cada bit da amostra digital tem que ser invertido e adicionado un Um à amostra formada pelos bits invertidos logicamente.
No percurso superior dos sinais do circuito produtor de valor absoluto 20 mostrado na Fig. 1 a amostra de entrada é pas sada para o inversor 22. 0 inversor 22 gera o inverso lógico de cada bit da amostra de entrada. 0 adicionador 26 adiciona 1 à amostra invertida logicamente apresentando uma amostra de valor 0 num terminal de entrada, a amostra invertida logicamente no outro terminal de entrada e um sinal lógico 1 no ter minai de entrada de transferencia. A saída do adicionador 26 é assim uma amostra que é complemento de dois, ou o negativo arit mético da amostra recebida no terminal de entrada 21 do circuito produtor de valor absoluto 20.
bit de sinal algébrico no terminal de entrada 21 do circuito produtor de valor absoluto 20 é passado para o terminal de entrada de controlo do MUX 24. Quando o sinal recebido no terminal de entrada de controlo C é um sinal lógico 1 (indicando que o valor da amostra de entrada é negativo) o MUX 24 fica condicionado de forma a ligar o terminal de entrada A com o seu terminal de saída. Dado que a amostra apresentada no terminal de entrada A é o negativo aritmético (valor negativo) da amostra de entrada a amostra de saída do MUX 24 tem o valor absoluto (valor positivo) do valor da amostra apresentado no terminal de entrada 21. Se o sinal no terminal de entrada de controlo C do MUX 24 é um sinal lógico 0 (indicando que o va lor da amostra de entrada é positivo) o MUX 24 fica condiciona do de forma a ligar o terminal de entrada B com o seu terminal de saída. Neste caso o circuito produtor de valor absoluto 20 produz no seu terminal de saída 29 o sinal a partir do seu ter minai de entrada 21, que é já um número positivo.
A amostra representativa de valor absoluto é comparada com o valor de limiar T no comparador 30. A saída do comparador 30
565
RCA 84 242
-6é por exemplo, um 1 quando a amostra representativa de valor absoluto é maior que o valor de limiar e 0 se tal não aconte cer.
A Fig, 2 mostra um comparador 30 que se pode utilizar no comparador de valor de limiar da Fig. 1. Na Fig. 2 o primeiro terminal de entrada ( + ) do comparador 30 encontra-se ligado a um terminal de entrada de subtractor (-) de um subtractor digi tal multibit 32. 0 segundo terminal de entrada (-) do compara dor 30 encontra-se ligado a um terminal de entrada diminuendo (+) do subtractor32. 0 bit de sinal algébrico (SIGN) de uma diferença (quer dizer diminuendo-subtractor) proveniente do terminal de saída do subtractor 32 é passado para o terminal de saída 39 do comparador 30.
Em operação, se o valor da amostra no primeiro terminal de entrada (+) do comparador 30 é maior que no segundo terminal de entrada (-), então o valor da diferença é negativo. 0 bit de sinal algébrico e, portanto, o sinal de saída proveniente do comparador 30 é um sinal lógico 1. Se o valor da amostra no primeiro terminal de entrada (+) do comparador 30 é menor ou igual ao do registado no segundo terminal de entrada, então o valor da diferença ou é positivo ou zero. Em ambos os casos o bit de sinal algébrico e portanto o sinal de saída do comparador 30 será um sinal lógico 'O1'.
circuito de valor absoluto 20 da Fig. 1 tem que conter inversores, um adicionador multibit e um multiplexador digital multibit. Estes circuitos são relativamente complicados e absor vem uma área considerável quando produzidos numa pastilha de circuito integrado.
A Fig. 3 representa um comparador de valor de limiar de acordo com os princípios do presente invento, que apresenta cir cuitos reduzidos em comparação com os da Fig. 1. Na Fig. 3 os elementos semelhantes aos da Fig. 1 estão referenciados pelos mesmos números e não serão tratados em pormenor. Na Fig. 3 a amostra de entrada X proveniente do terminal de entrada 5 é uma amostra de 9 bits como se indica pela barra que corta o percur
6Ί 565
RCA 84 242
-ΙΞΟ do sinal digital multibit e pelo número 9 próximo da barra. A amostra de entrada X pode, por exemplo, ser uma amostra de complemento de dois de 8 bits com o bit de sinal algébrico replicado no mais significativo dos nove bits. 0 bit mais signi ficativo (SIGN) do terminal de entrada 5 é passado para um pri meiro terrai nal de entrada de uma porta OU (OR) exclusivo 40 e para um terminal de entrada de controlo (GE/GT) de um comparador 50'. Os restantes 8 bits provenientes do terminal de entrada 5 são passados a um segundo terminal de entrada da porta OU (OR) exclusivo 40. A porta OU (OR) exclusivo 40 pode, por exemplo ter 8 portas OU (OR) exclusivo de 2 entradas, uma por cada bit de menor importância da amostra de entrada X. Um pri. meiro terminal de entrada de cada porta OU (OR) exclusivo encon tra-se ligado de modo a receber o bit de sinal algébrico da arnoss tra de entrada X. Um segundo terminal de entrada de cada porta OU (OR) exclusivo encontra-se ligado de modo a receber um bit diferente de todos os outros 8 bits da amostra de entrada X.
Os terminais de saída das oito portas OU (OR) exclusivo em com binação formam um terminal de saída digital multibit da porta OU (OR) exclusivo 40. 0 terminal de saída da porta OU (OR) ex clusivo 40 encontra-se ligado a um primeiro terminal de entrada ( + ) do comparador 30’.
Em operação o bit de sinal algébrico no terminal de entra da 5 é um sinal lógico ”0 se o valor da amostra de entrada é positivo e um sinal lógico ”1 se o valor da amostra de entrada é negativo. Se o bit de sinal algébrico for um sinal lógico 0 (indicando que o valor da amostra de entrada X é positi vo) a porta OU (OR) exclusivo 40 deixa passar a amostra de entrada de valor positivo composta por 8 bits, recebida no seu segundo terminal de entrada, sem modificações, para o seu terminal de saída.
Se o bit de sinal algébrico é um sinal lógico 1 (indicando que o valor da amostra de entrada X é negativo) a porta OU (OR) exclusivo 40 gera uma amostra que é, bit por bit, o in verso lógico do sinal recebido no seu segundo terminal de en
565
RCA 34 242
-8trada. A amostra resultante representa a grandeza do sinal de entrada negativo e é designada por o complemento dos uns da amos tra de entrada X. (Para gerar o complemento de dois, a este si nal tem que se adicionar um 1). Assim o bit de sinal algébrico do sinal de entrada é um sinal lógico 1, o valor do sinal representativo da grandeza na saída da porta OU (OR) exclusivo 40 é o valor absoluto da amostra de entrada X menos um (1X1 - 1).
Por exemplo, se o valor da amostra de entrada X é 4 então a amostra representativa da grandeza no terminal de saída da porta OU (OR) exclusivo 40 tem o valor 4 (IXI). Se por outro lado, o valor da amostra de entrada X é -4 então a amostra representativa da grandeza no terminal de saída da porta OU (OR) exclusivo 40 tem o valor 3, ( IXI - 1).
sinal no terminal de entrada de controlo (GE/GT) do com parador 30' dá ao comparador 30' condições para efectuar de forma selectiva uma de duas comparações. Quando o sinal no ter minai de entrada de controlo (GE/GT) é um sinal lógico 1, indicando que a amostra representativa da grandeza, proveniente da porta 0TJ (OR) exclusivo 40 tem o valor 1X1- 1, o comparador 30' gera, por exemplo, um sinal de saída 1 lógico quando o valor da amostra representativa da grandeza no seu primeiro ter minai de entrada (+) é maior que ou igual ao valor de limiar no seu segundo terminal de entrada (-), e um sinal lógico 0 se tal não se verificar. Quando o sinal no terminal de entrada de controlo (GE/GT) é um sinal lógico 0, indicando que a amostra representativa da grandeza proveniente da porta OU (OR) exclusivo 40 tem o valor |X|, o comparador 30' gera um sinal de saída lógico 1 quando o valor da amostra representativa da grandeza no primeiro terminal de entrada (+) é maior que o valor de limiar no segundo terminal de saída (-), e um sinal lógico 0 se tal não se verificar.
Com referência, novamente à Fig. 3, quando o bit de sinal algébrico da amostra X é um sinal lógico 0 (X é positivo ou zero), o valor do sinal representativo da grandeza proveniente da porta OU (OR) exclusivo 40 é |X|. 0 comparador 30' recebe
565
RCA 84 242
-9condições para efectuar uma comparação maior que. Esta comparação pode ser expressa matematicamente por:
I XI > τ (I)
Quando o bit de sinal algébrico da amostra de entrada X é um sinal lógico 1 (X é negativo) o valor do sinal representativo de grandeza é |XI - 1. 0 comparador recebe condições para efectuar uma comparação maior ou igual a. Esta comparação pode ser expressa matematicamente por:
IXI - 1 = T (2)
Um sinal digital multibit como a amostra de entrada X só pode ter valores inteiros. Num sistema apenas de inteiros, se um número é maior que um limiar predeterminado então esse número menos um é igual ou maior que esse mesmo limiar predeterminado. Inversamente se um número não é maior que o limiar pred_e terminado então esse número menos um não é maior nem igual ao limiar predeterminado.
Por exemplo, o número 4 é maior que um valor de limiar de 3 e 4-1 (=3) é maior ou igual ao valor de limiar de 3. 0 número 3 não é maior que o valor de limiar de 3 e 3-1 (=2) não é maior nem igual ao valor de limiar de 3. As comparações das equações (1) e (2) são portanto comparações equivalentes.
Num comparador como o representado na Fig. 2 não é necessário um subtractor completo como o subtractor 32. Pelo contrário, basta introduzir os circuitos necessários para gerar um sinal que indique os resultados da comparação.
A Fig. 4 é um diagrama de blocos de um comparador com um mínimo de circuitos. Nesta concretização o sinal de entrada (t) do valor de limiar é o inverso bit por bit ou o complemento de uns do valor de limiar desejado. Se se usar um valor li miar fixo então: primeiro o valor lógico de cada bit desse valor de limiar desejado tem que ser determinado; segundo, cada bit do valor de limiar tem que ser invertido logicamente (gerando o sinal T); terceiro, cada bit (t) do sinal (T) è passa do a uma fonte de um sinal lógico 1 ou de um sinal lógico 0
565
RCA 84 242
-10conforme o caso. Se se usar um valor de limiar variável então podem ligar-se múltiplos inversores, um por cada bit do sinal do valor de limiar, entre a fonte do sinal de valor de limiar variável e o terminal de entrada (-) de sinal de valor de limiar (T) do comparador 30' representado a tracejado na Fig. 4 como um inversor 36.
Na Fig. 4, várias lâminas de bit de comparador 34^ (0<i^7) estão ligadas em série entre o terminal de entrada de controlo (GE/GT) e o terminal de saída 39. Cada lâmina de bit 34i tem um terminal de entrada de empréstimo (borrow) (bin) e um terminal de saída de empréstimo (borrow) (bout). 0 terminal de entrada de controlo (GE/GT) está ligado ao terminal de entrada de empréstimo (bin) da lâmina de bit 34θ· 0 terminal de saída de empréstimo (bout) da lâmina de bit 34θ está ligada ao terminal de entrada de empréstimo (bin) da lâmina de bit 34^As restantes lâminas de bit encontram-se ligadas de forma semelhante em cadeia. 0 terminal de saída de empréstimo (bout) da lâmina de bit 34γ está ligado ao terminal de saída 39.
Cada lâmina de bit 34^ tem ainda um primeiro e um segundo terminal de entrada de bit m e t respectivamente. 0 BSB do sinal M representativo de grandeza é passado do primeiro terminal de entrada (+) do comparador 30' para o terminal de entrada m da lâmina de bit 34θ; o bit seguinte de menor signifi. cado é passado ao terminal de entrada m da lâmina de bit 34^ e assim por diante. 0 MSB1· do sinal M é passado ao terminal de entrada m da lâmina de bit 34y 0 LSB do sinal de valor de referencia T (invertido) proveniente do segundo terminal de en trada (-) do comparador é passado ao terminal de entrada t da lâmina de bit 34 . Em operação cada lâmina de bit 34^ do comparador 30' da Fig. 4 executa a seguinte operação. Se o sinal de entrada m é um sinal lógico ”1 e o sinal de saída t é um sinal lógico 1 representando um sinal t de um sinal lógico ”0 (m>t) então gera-se um sinal de saída de empréstimo (bout). Se o sinal de entrada m é um sinal lógico n0 e o sinal de entrada t é um sinal lógico ”0” representando um sinal t de um si nal lógico 1 (m<t), então gera-se um sinal de saída de em
565
RCA 84 242
-11préstimo (bout) lógico 0. Se o sinal de entrada m é um sinal lógico 0 e o sinal de entrada t é um sinal lógico ”1” representando um sinal t de um sinal lógico ”0, ou se o sinal c? en trada lógico m é um sinal lógico ”1 e o sinal de entrada t é um sinal lógico 0 representando um sinal t de um sinal lógico 1 (m = t) então gera-se o sinal de saída de empréstimo (bout) com o mesmo valor do sinal de entrada de empréstimo (bin).
Os sinais de empréstimo são gerados por ordem da posição do bit de menor significado para a posição do bit de maior significado dos sinais M e T. Se m>t numa posição de bit e m=t em cada posição de bit de maior significado então M>T e gera-se um sinal lógico 1 no terminal de saída 39. Se m<t numa dada posição de bit e m = t em cada posição de bit de maior si gnifiçado, então M< T e gera-se um sinal lógico 0 no terminal de saída 39.
Se m = t em cada posição de bit, então Μ = T. 0 sinal de saída gerado no terminal de saída 39 tem o mesmo valor do sinal no terminal de entrada de controlo (GE/GT). Se o sinal no terminal de entrada de controlo (GE/GT) é um sinal lógico 0 então gera-se um sinal de saída lógico 0 quando Μ = T, e o com parador 30' efectua uma comparação maior que. Se o sinal no terminal de entrada de controlo (GE/GT) é um sinal lógico 1, então gera-se um sinal de saída lógico 1 quando Μ = T, e o com parador 30' efectua uma comparação maior ou igual a.
A Fig. 5 é um diagrama esquemático que mostra uma lamina de bit 34^ do comparador 30’ representado na Fig. 4. Na Fig. 5 os transístores MOS tipo P estão representados com pequenos círculos nos eléctrodos de porta para indicar que o circuito de drenagem de fonte do transístor se encontra condicionado de modo a oferecer condutibilidade em resposta a um sinal lógico 0 (potencial terra) no seu eléctrodo de porta. Os transistors MOS tipo N estão representados sem pequenos círculos nos eléctrodos de porta para indicar que o circuito de drenagem de fonte do transístor se encontra condicionado de modo a oferecer condutibilidade em resposta a um sinal lógico 1 (poten6Ί 565
RCA 84 242
-12cial de alimentação) no seu eléctrodo de porta.
Na Fig. 5 os circuitos de drenagem de fonte dos transístores 1-103 tipo ?, Ql e Q2 e os transístores KOS tipo N, Q3 e Q4 estão ligados em série e por essa ordem entre a fonte de potencial de alimentação (V^) é uma fonte de potencial referencia (terra). Um circuito de drenagem de fonte de um outro transístor MOS tipo P, Q5 encontra-se ligada em paralelo com o circuito de drenagem de fonte do transístor MOS, Ql, e um circuito de drenagem de fonte de um outro transístor MOS tipo N, Q6, encontra-se ligado em paralelo com o circuito de drenagem de fonte do transístor NOS, Q4. Os circuitos de drenagem de fonte dos transístores MOS tipo P, Q7 e Q8 e dos transístores tipo N, Q9 e Q10 estão ligados em série e por essa ordem entre a fonte de potencial de alimentação (vdd) e a fonte de potencial de referencia (terra). Os circuitos de drenagem de fonte de um transístor KOS tipo P, Qll, e de um transístor MOS tipo N, Q12, en contram-se ligados em série entre a fonte de potencial de alimentação (VDD) e a fonte de potencial de referência (terra).
Um primeiro terminal de entrada 51 recebe um sinal de empréstimo (bin). 0 terminal de entrada 31 está ligado aos respectivos eléctrodos de porta dos transístores Q2 e Q3. Um segundo terminal de entrada (m) recebe um determinado bit do sinal (M) representativo de grandeza, proveniente do primeiro ter minai de entrada (+) do comparador 30’, como se mostrou na Fig.
4. 0 terminal de entrada (m) encontra-se ligado aos eléctrodos de porta correspondentes aos transístores MOS, Ql, Q4, Q7, θ Q10. Um terceiro terminal de entrada (t) recebe um bit predeterminado do sinal de valor de limiar (T) proveniente do segun do terminal de entrada (-) do comparador 30', como se mostra na Fig. 4. 0 terminal de entrada (t) está ligado aos eléctrodos de porta respectivos dos transístores MOS, Q5, Q6, Q8 e Q9. Os bits predeterminados dos sinais chegados aos terminais de entrada m e t são bits com a mesma importância de significado dos respectivos sinais multibit.
A junção dos circuitos de drenagem de fonte dos transis
565
RCA 84 242
-13tores MOS, Q2 e Q3 encontra-se ligada à junção dos circuitos de drenagem de fonte dos transístores MOS, Q8 e Q9, e aos eléctrodos de norta correspondentes dos transístores MOS, Qll e Q12, através da passagem de sinal 55. A junção dos circuitos de dre nagem de fonte dos transístores MOS, Qll e Q12 encontra-se liga da a um terminal de saída 57 da lâmina de bit do comparador 50’ e produz o sinal de saída de empréstimo (bout)
Em operação cada lâmina de bit 54^ do comparador 50’, representada na Fig. 5, efectua a operação descrita anteriormente em correlação com a Fig. 4. Na Fig. 5 os transístores MOS, Q2 e Q5 formam um inversor que processa o sinal de entrada de empréstimo (bin) proveniente do terminal binário de entrada 31. Os transístores MOS, Ql, Q4, Q5 e Q6 activam ou desactivam o inversor formado pelos transístores MOS Q2 e Q5. Os transístores Ql e Q5 fornecem potencial de alimentação ao inversor. Pelo menos um dos bits de entrada m ou t tem que ser o sinal lógico 0 para que o inversor receba potencial de alimentação. Se ambos os bits forem sinais lógicos 1 então o inversor não recebe potencial de alimentação e a passagem de sinal 55 fica isolada do terminal de entrada 51. Os transístores MOS, Q4 e Q6 fornecem o potencial de referencia ao inversor. Pelo menos um dos bits de entrada m ou t tem que ser um sinal lógico 1 para que o inversor receba o potencial de referencia. Se ambos os bits forem sinais lógicos ”0 então o inversor não recebe o potencial de referencia e a passagem de sinal 55 fica isolada do terminal de entrada 51. Assim se m e t forem iguais a passagem de sinal 55 fica isolada do terminal de entrada 51 e se forem diferentes a passagem de sinal 35 transporta um sinal que é o inverso lógico do sinal de entrada de empréstimo (bin) recebido no terminal de entrada de empréstimo 51.
Como anteriormente se descreveu se m e t forem iguais então a passagem de sinal 35 fica isolada do terminal de entrada de empréstimo 31. Se m e t forem ambos sinais lógicos ”0 então os transístores MOS, Q7 e Q8 recebem os dois condições para se tornarem condutivos e os transístores MOS, Q7 e Q8, rece
565
RCA 84 242
-14bem condições para se tornarem não condutivos. A passagem de sinal 35 encontra-se ligada à fonte de potencial de alimentação e oroduz nortanto um sinal lógico 1. Se m e t forem
PO ambos sinais lógicos 1 então os transistores I-OS, Q7 e Q8 re cebem os dois condições para se tornarem não condutivos e os transístores MOS, Q9 e Q10, recebem condições para se tornarem condutivos. A passagem de sinal 33 encontra-se ligada à fonte de potencial de referência (terra) e produz portanto um sinal lógico 0.
Os transistores Qll e Q12, em combinação, formam um inver sor. A passagem de sinal 35 fornece um sinal ao terminal de entrada do inversor e o terminal de saída fornece um sinal de saída de empréstimo (bout) ao terminal de saída 55 da lâmina de bit do comparador.
Em resumo três situações são possíveis. Primeira; se m e t são ambos sinais lógicos 0 (ou seja m é um sinal lógico 0 e t é um sinal lógico 1 o que quer dizer m < t) então o sinal de saída binário (bout) é um sinal lógico 0. Segunda; se m e t são ambos sinais lógicos 1 (ou seja m é um sinal lógico 1 e t é um sinal lógico O” o que quer dizer m>t) então o sinal de saída binário (bout) é um sinal lógico nl. Terceira; se m não é igual a t (ou seja m é igual ato que quer dizer m = t) então o sinal de saída binário (bout) é igual ao sinal de entrada binário (bin).

Claims (8)

  1. REIVINDICAÇÕES
    1§. - Comparador digital multibit de limiar, caracterizado poi' compreender;
    uma fonte (X) de um sinal de entrada digital multibit representando um valor aritmético afectado de um sinal algébrico;
    uma fonte (T) de um sinal de limiar;
    meios (40) para a produção de um sinal representativo de grandeza que selectivamente tem o valor do referido sinal de entrada ou o valor do complemento dos uns do referido sinal de entrada em resposta ao sinal algébrico do valor aritmético do referido sinal de entrada; e meios comparadores (30*) para gerar um sinal de saída com um primeiro estado quando:
    a) o valor do referido sinal de entrada tem um primeiro sinal algébrico e o valor do referido sinal representativo de grandeza é maior que o valor do referido sinal de limiar, ou
    b) o valor do referido sinal de entrada tem um segundo sinal algébrico e o valor do referido sinal representativo de grandeza é maior ou igual ao valor do referido sinal de limiar, e gerar um segundo estado quando não se verifiquem as condições anteriores.
  2. 2-. - Comparador de acordo com a reivindicação 1, caracterizado por:
    o referido sinal de entrada ser representado na forma de complemento de dois e incluir um bit de sinal algébrico indicando o sinal algébrico do valor do referido sinal de entrada; e o referido produtor de sinal representativo de grandeza compreender uma pluralidade de portas OU (0R) exclusivo respon dendo os respectivos primeiros terminais de entrada todos ao referido bit de sinal algébrico, respondendo os respectivos s.e gundos terminais de entrada a bits mutuamente diferentes do re ferido sinal de entrada, e produzindo os respectivos terminais
    67 565
    RCA 84 242
    -16de saída, em combinação, o referido sinal representativo de grandeza.
    y-. - Comparador de acordo com a reivindicação 1, caracterizado por os referidos meios comparadores compreenderem um subtractor com um terminal de entrada diminuendo ligado à referida fonte de sinal de limiar, um terminal de entrada diminuidor ligado ao referido produtor de sinal representativo de grandeza e um terminal de saída que produz o referido sinal de saída dos referidos meios comparadores.
  3. 4â. - Comparador de acordo com a reivindicação 1, caracterizado por os referidos meios comparadores compreenderem:
    uma pluralidade de circuitos individuais de bit do compa rador cada um com um terminal de entrada de empréstimo (borrow), um terminal de saída de empréstimo e primeiro e segundo terminais de entrada de bit, cada um para gerar um sinal no referido terminal de saída de empréstimo com um primeiro estado auan do o sinal no referido primeiro terminal de entrada de bit é maior do que o sinal no referido segundo terminal de entrada de bit, e com um segundo estado quando o sinal no referido pri meiro terminal de entrada de bit é menor do que o sinal no referido segundo terminal de entrada de bit e com o estado do s_i nal no referido terminal de entrada de empréstimo quando o sinal no referido primeiro terminal de entrada de bit é igual ao sinal no referido segundo terminal de entrada de bit.
  4. 5ã. - Comparador de acordo com a reivindicação 4, caracterizado por um primeiro circuito da referida pluralidade de circuitos individuais de bit ter o referido terminal de entrada de empré_s timo ligado a um terminal de entrada de controlo dos referidos meios comparadores;
    um último circuito da referida pluralidade de circuitos individuais de bit ter o referido terminal de saída de empréstimo que produz o referido sinal saída dos referidos meios com paradores; e os restantes circuitos da referida pluralidade de circuitos
    67 565 xRCA 84 242
    -17individuais de bit terem os respectivos terminais de entrada de empréstimo e de saída de empréstimo ligados em série entre o referido terminal de saída de empréstimo do referido circuito individual de bit e o referido terminal de saída de empréstimo do referido último circuito individual de bit.
  5. 6§. - Comparador de acordo com a reivindicação 5, caracterizado por:
    os respectivos primeiros terminais de entrada de bit da referida pluralidade de circuitos individuais de bit responderem a bits mutuamente diferentes do referido sinal represen tativo de grandeza; e os respectivos segundos terminais de entrada de bit da re ferida pluralidade de circuitos individuais de bit responderem a sinais mutuamente diferentes do referido sinal de limiar.
  6. 7-. - Comparador de acordo com a reivindicação 4, caracterizado por pelo menos um dos referidos circuitos individuais de bit do comparador compreender:
    um interruptor controlado ligado entre o referido terminal de entrada de empréstimo e o referido terminal de saída de empréstimo para ligar selectivamente o referido terminal de en trada de empréstimo ao referido terminal de saída de empréstimo em resposta a uma condição de igualdade dos sinais recebidos nos referidos primeiro e segundo terminais de entrada de bits, isolando o referido terminal de entrada de empréstimo do referido terminal de saída de empréstimo quando aquelas condições não se verifiquem;
    primeiros meios para ligar o referido terminal de saída de empréstimo a uma fonte de um sinal com um primeiro estado em resposta ao facto do sinal no referido primeiro terminal de entrada de bit ser maior do que o sinal no segundo terminal de entrada de bit e segundos meios para ligar o referido terminal de saída de empréstimo a uma fonte de um sinal com o referido segundo esta do em resposta ao facto do sinal no referido primeiro terminal de entrada de bit ser menor do que o sinal no referido segundo terminal de entrada de bit.
    67 56g
    ROA 84 242
    -188—. - Comparador de acordo com a reivindicação 7, caracterizado por o referido interruptor controlado compreender:
    um primeiro e um segundo transístores MOS de um primeiro tino de condutividade e um terceiro e quarto transístores MOS de um segundo tipo de condutividade com os respectivos circuitos de drenagem de fonte ligados em série entre a referida fon te de um sinal com o referido primeiro estado e a referida fon te de um sinal com o referido segundo estado e tendo os respec tivos eléctrodos de porta;
    um quinto transístor MOS com uma conductividade do primei ro tipo com um circuito de drenagem de fonte ligado em paralelo com o referido circuito de drenagem de fonte do referido pri meiro transístor MOS e tendo um eléctrodo de porta;
    um sexto transístor MOS com uma condutividade do segundo tipo com um circuito de drenagem de fonte ligado em paralelo com o referido circuito de drenagem de fonte do referido quarto transístor MOS e apresentando um eléctrodo de porta;
    primeiros meios para ligar o referido primeiro terminal de entrada de bit aos referidos eléctrodos de porta dos referidos primeiro e quarto transístores MOS;
    segundos meios para ligar o referido segundo terminal de entrada de bit aos referidos eléctrodos de porta dos referidos quinto e sexto transístores MOS;
    terceiros meios para ligar o referido terminal de entrada de empréstimo aos referidos eléctrodos de porta dos referidos segundo e terceiro transístores MOS; e quartos meios para ligar a junção dos referidos circuitos de drenagem de fonte dos segundo e terceiro transístores MOS ao referido terminal de saída de transmissão.
  7. 9â. - Comparador de acordo com a reivindicação 8, caracterizado por os primeiros meios de ligação compreenderem:
    um sétimo e um oitavo transístores MOS com uma conductividade do primeiro tipo com os respectivos circuitos de drenagem de fonte ligados entre a referida fonte de um sinal com o referido primeiro estado e o referido terminal de saída de empréstimo e apresentando os respectivos eléctrodos de porta;
    67 ç65
    RCA 84 242
    -19meios para ligar o referido primeiro terminal de entrada de bit ao referido eléctrodo de porta do referido sétimo transístor MOS; e meios para ligar o referido segundo terminal de entrada de bit ao referido eléctrodo de porta do referido oitavo transístor MOS.
  8. 10&. - Comparador de acordo com a reivindicação 9, caracterizado por os segundos meios de ligação compreenderem:
    um nono e um décimo transístores MOS com uma conductivida de do segundo tipo com os respectivos circuitos de drenagem de fonte ligados entre a referida fonte de um sinal com o referido segundo estado e o referido segundo terminal de saída de em préstimo e apresentando os respectivos eléctrodos de porta;
    meios para ligar o referido terminal de entrada de bit ao referido eléctrodo de porta do referido décimo transístor MOS; e meios para ligar o referido segundo terminal de entrada de bit ao referido eléctrodo de porta do referido nono transístor MOS.
PT87379A 1987-05-01 1988-04-29 Comparador digital multibit de limiar PT87379B (pt)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/044,611 US4767949A (en) 1987-05-01 1987-05-01 Multibit digital threshold comparator

Publications (2)

Publication Number Publication Date
PT87379A PT87379A (pt) 1989-05-31
PT87379B true PT87379B (pt) 1993-09-30

Family

ID=21933324

Family Applications (1)

Application Number Title Priority Date Filing Date
PT87379A PT87379B (pt) 1987-05-01 1988-04-29 Comparador digital multibit de limiar

Country Status (11)

Country Link
US (1) US4767949A (pt)
EP (1) EP0289359B1 (pt)
JP (1) JPH01279317A (pt)
KR (1) KR0137281B1 (pt)
CN (1) CN1013315B (pt)
CA (1) CA1258888A (pt)
DE (1) DE3854610T2 (pt)
ES (1) ES2078896T3 (pt)
FI (1) FI96369C (pt)
MY (1) MY100614A (pt)
PT (1) PT87379B (pt)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07118654B2 (ja) * 1986-12-10 1995-12-18 三菱電機株式会社 算術演算装置
JPH0797308B2 (ja) * 1987-11-04 1995-10-18 三菱電機株式会社 比較回路
US5272657A (en) * 1991-07-26 1993-12-21 American Neuralogix, Inc. Fuzzy pattern comparator having automatic update threshold function
JP3185622B2 (ja) * 1995-08-24 2001-07-11 松下電器産業株式会社 全減算器
US5592142A (en) * 1995-09-15 1997-01-07 International Business Machines Corporation High speed greater than or equal to compare circuit
CN1042210C (zh) * 1996-10-31 1999-02-24 何俊秀 内复合聚丙烯圆织筒的制造方法
US6597225B1 (en) 2002-03-22 2003-07-22 Agere Systems Inc. Data capture circuit with series channel sampling structure
TWI423121B (zh) * 2009-10-26 2014-01-11 Via Tech Inc 判斷系統及方法
CN107340992B (zh) * 2017-06-15 2020-07-28 西安微电子技术研究所 一种定点数据筛选电路

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3755660A (en) * 1972-02-11 1973-08-28 Collins Radio Co Digital word magnitude selection circuit apparatus
US3921134A (en) * 1974-02-13 1975-11-18 Alexei Andreevich Myagkov Digital comparator with multiple references
GB1599157A (en) * 1976-12-24 1981-09-30 Indep Broadcasting Authority Digital recognition circuits
US4155071A (en) * 1977-08-30 1979-05-15 The Singer Company Digital data change-of-state detector
JPS59211139A (ja) * 1983-05-16 1984-11-29 Matsushita Electric Ind Co Ltd 全加算器
JPS6081918A (ja) * 1983-10-12 1985-05-10 Hanshin Electric Co Ltd プログラマブル・デジタル・コンパレ−タ
JPS61211735A (ja) * 1985-03-18 1986-09-19 Nec Corp 比較回路
JPS61214025A (ja) * 1985-03-20 1986-09-22 Mitsubishi Electric Corp 差の絶対値比較回路
JPS62128331A (ja) * 1985-11-29 1987-06-10 Nec Corp 情報処理装置

Also Published As

Publication number Publication date
EP0289359A3 (en) 1991-01-30
DE3854610T2 (de) 1996-05-30
FI881931A (fi) 1988-11-02
FI881931A0 (fi) 1988-04-25
DE3854610D1 (de) 1995-11-30
CN1013315B (zh) 1991-07-24
FI96369B (fi) 1996-02-29
ES2078896T3 (es) 1996-01-01
KR0137281B1 (ko) 1998-06-15
EP0289359B1 (en) 1995-10-25
CN88103316A (zh) 1988-11-16
MY100614A (en) 1990-12-15
KR880014738A (ko) 1988-12-24
PT87379A (pt) 1989-05-31
US4767949A (en) 1988-08-30
CA1258888A (en) 1989-08-29
JPH01279317A (ja) 1989-11-09
FI96369C (fi) 1996-06-10
EP0289359A2 (en) 1988-11-02

Similar Documents

Publication Publication Date Title
US4807172A (en) Variable shift-count bidirectional shift control circuit
PT87379B (pt) Comparador digital multibit de limiar
EP0209308B1 (en) Circuitry for complementing binary numbers
KR940004325B1 (ko) 이진 감산기단
JPS60243739A (ja) 比較器として構成されたｍｏｓ論理回路
US4157589A (en) Arithmetic logic apparatus
EP0270219A2 (en) Reduced parallel EXCLUSIVE OR and EXCLUSIVE NOR gate
US6014074A (en) Binary comparator
KR900013720A (ko) 프로그래머블 논리회로
JPH0225537B2 (pt)
US4739503A (en) Carry/borrow propagate adder/subtractor
DE68924479T2 (de) Gerät um festzustellen, ob während einer Verschiebungsoperation Daten in Verlust geraten.
US4695971A (en) Circuit for rapidly determining the greatest difference among three binary numerical values
US4803649A (en) Modulo-2-adder for the logic-linking of three input signals
JP2726529B2 (ja) プログラマブル論理素子
US5812437A (en) Programmable logic unit for arithmetic, logic and equality functions
US4888499A (en) Three input exclusive OR-NOR gate circuit
KR900005895Y1 (ko) 실시간 데이터 인식회로
Sawin et al. Fail-safe asynchronous sequential machines
US3480768A (en) Digital adder with expedited intrastage carry
JPS61157936A (ja) デ−タシフト回路
SU1631715A1 (ru) Логический элемент
US4334213A (en) Circuit for addressing binarily addressable memories with BCD addresses
KR19980032107A (ko) 합과 합+1을 병렬로 생성하는 가산기
KR940004180Y1 (ko) 이진영상 데이타의 잡음 판별회로

Legal Events

Date Code Title Description
FG3A Patent granted, date of granting

Effective date: 19930303

MM3A Annulment or lapse

Free format text: LAPSE DUE TO NON-PAYMENT OF FEES

Effective date: 20000930