JPS60243739A - 比較器として構成されたｍｏｓ論理回路 - Google Patents

比較器として構成されたｍｏｓ論理回路

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JPS60243739A
JPS60243739A JP60089869A JP8986985A JPS60243739A JP S60243739 A JPS60243739 A JP S60243739A JP 60089869 A JP60089869 A JP 60089869A JP 8986985 A JP8986985 A JP 8986985A JP S60243739 A JPS60243739 A JP S60243739A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は比較器として構成されたＭＯＳ集積回路技術
による多段論理回路に関する。
２進式信号伝送のための集積ＭＯＳ技術における論理回
路の公知の構成はスタチックゲートであり、之において
負荷抵抗として結線されたＭＯＳトランジスタおよび少
くも１個のスイッチングＭＯＳトランジスタが直列に接
続される。負荷トランジスタおよびスイッチングトラン
ジスタの接合点が段の出力を表わす。スイッチングトラ
ンジスタの制御電極は段の入力を表わす。スイッチング
トランジスタから成る電流路が直通されたとき常に全段
を経て直流電流が流れ、すなわちかかる段は静止損失電
力を消費する。生じるキャリー信号によって論理的或は
算術的操作（例えば多ビット語の加算）を行う多段論理
回路において、キャリー信号に対しかかるゲート段を使
用する際、損失電力が著しい。
更にかかるゲート段の出力において妨害に対する安全性
の理由から、所定の最小の信号レベル差が保証されねば
ならない。かかる信号レベル差は負荷トランジスタに対
するスイッチングトランジスタのコンダクタンス比によ
って決定され、このコンダクタンス比はトランジスタの
特性量、チャネル長さおよびチャネル巾により与えられ
る。かかるゲートは従って比ゲートとも呼ばれる。信号
レベル差が大ぎくなるように、負荷抵抗として結線され
たＭＯＳ）ランジスタに対する、チャネル長さに対する
チャネル巾の比を大きく選ばねばならない。その結果ス
タチック比ゲートの寸法に対する自由度が限定されろ。
このことは特にかかるゲートのスイッチング時間に対し
て不利である。
信号レベルに関する上記の寸法指定に基き、出力抵抗ｈ
′−大きい場合、前段の出力抵抗および後段の容量性人
力リアクタンスから与えられる時定数も大きく、之によ
り開閉時間は対応して長い。
比ゲートにおける上記の欠点を除去するため、ダイナミ
ックゲートが公知である。しかしかかるダイナミックゲ
ートにおいては、直流損失電力が小さい利点は、必要な
制御クロックのために回路の複雑さの犠牲の下に得られ
るのである。
更にＭＯＳ）ランジスタが対称の開閉状態を持つことが
公知である。すなわちソースおよびドレインの間のその
制御される区間が、信号を通じる分岐中に直接挿入され
、その際信号伝送は制御電極（ゲート）に生じろ制御信
号の関数として両方向に可能である。
西ドイツ特許公報第２９２３４７６号公報から、論理ゲ
ートから成る２つの２進コード化されたオペランドの比
較のための回路が公知である。２つのオペランドの比較
の除虫じることのある正および負のキャリーは、オアゲ
ートを介して連続的に、低値のオペランドの桁の比較の
除虫−じたキャリーと論理結合される。オアゲートはダ
イオードロジックとオーム抵抗から構成されるので、そ
の寸法に対して多くのことが要求されねばならない。し
たがって、集積度の高い回路において実現するには付加
的な費用を要する。さらに、かかる回路においては信号
を導く分岐は直接には接続され得ない。
〔発明の目的〕
この発明の目的は、スタティックな回路特性が保証され
た直流分のない伝送を可能とする比較器として構成され
た論理回路を得ることにある。
この目的は本発明によれば、特許請求の範囲第１項に記
載された構成により達成される。
〔発明の利点〕
之によりキャリー信号を実用上直流損失電力なしに伝送
することが可能となり、その際寸法自由性も制限されな
い、何となればスタチックの損失電力からの解放により
、トランジスタ特性量のチャネル巾対チャネル長さが、
負荷容量および開閉時間のみに関係して選定されるから
である。
〔実施例の説明〕
次に図示実施例についてこの発明を説明する。
〔比較器の回路構成〕
図は多桁の２進数の比較のため、比較器として構成され
た論理回路の成る段の実施形を示す。この段において比
較されるべき２個の桁は第ｎ番目の桁とする。ａｎ或は
ｂｎで示す入力には、この段において比較されるべき２
進数の互に比較されるべぎ桁が供給される。ａｎがｂｎ
より小さいか或は大きいかに従って段は、出力ｃｎ或は
ｃ　／、に、次の段に対するキャリー信号を表わす所の
出力信号を供給する。対応して―図に示す段は入力Ｃｎ
−１或はＣ′　を持ち、之に、比較されるべき２進数−
１ の低値の桁の比較のために、前位の段からキャリー信号
が供給される。比較されるべき数字ａｎ或はｂｎは、２
個のノアゲー）１７．１８のそれぞれの入力に供給され
る。これらノアゲート１７．１８の他方の入力は、図示
の仕方でインバータ１９或は２０を経て、反転入力信号
を得る。ノアゲート１７．１８の出力は、それぞれ他の
ノアゲート２１０入力に存在する。
キャリー信号人力Ｃ８−１１Ｃ′ｎ−１およびキャリー
信号出力Ｃｎ＋”ｎの間の信号分岐中にそれぞれ転送ト
ランジスタＴ＋５或はＴ１６　が存在する。この両トラ
ンジスタはノアゲート２１の出力から共通に制御され、
キャリー信号に対する転送ゲートの一部を形成する。
更にこの転送ゲートは２個の分路を持つ回路を包含し、
その中にそれぞれ２個の転送トランジスタＴ１Ｇ　＋　
ＴＩ４並びにＴＩ３　＋　ＴＩ２が直列に、予定の電圧
ＵＬに存在し、その際これら転送トランジスタの制御電
極は交互に交叉結合され、これら転送トランジスタのソ
ースおよびドレインの間の制御される区間の接合点はキ
ャリー信号出力Ｃ１＋　”ｎに存在する。
〔比較器の動作〕
かかる比較器の動作の説明のために、図示の段に対する
２種の特徴的な場合を考察する。
〔第１の例〕 最初に低値の桁に対する図示しない前位の段において、
比較されるべき２進数の比較により一致が与えられたと
仮定する、すなわちキャリー信号人力Ｃ６−１＋　”ｎ
−Ｉ　ＫそれぞれロジックＩｔ　ＯＩ＋が生しる。更に
比較されるべき２進数において、ａｎはｂｏ　より大ぎ
いと仮定する。その際入力ａｎにロジック゛′１″、入
力ｂｎＶＣロジックＩＩ　ＯＩ＋が生じる。その際容易
に分かるようにノアゲート２１の出力にロジック”　ｏ
　”が与えられ、よって転送トランジスタＴ１５　＋　
ＴＩ６は閉塞される。更に入力信号の上記の状態の際、
ノアゲート１７の出力にロジック゛’　ｏ　”　、ノア
ゲート１８の出力にロジック”　１　”が生じるので、
転送トランジスタＴ１３　＋　Ｔ１４は導通制御され、
転送トランジスタＴ１０　＋　Ｔ１２は閉塞される。導
通制御されたこのトランジスタＴ１３を介して電圧ＵＬ
はキャリー信号出力ｃ’ｏＫ伝送され、之によりａｎが
ｂｏ　より大きいことが示され、このことは上記の仮定
に対応する。同時にキャリー信号出力Ｃｎが導通制御さ
れた転送トランジスタＴ１．４を経て接地され、（Ｕｏ
）、之によりり”　ｏ　”が生じることが確実にされろ
。
すなわち低値の桁に対する前位の段における、比較され
るべき２進数の比較に無関係に、図示の段における比較
の結果のみが、高値の桁に対する後位の段に伝送される
。すなわち比較に基いて第ｎ番目の桁における２進数ａ
が大ぎいことが与えられると、低値の桁に対する前位の
段における比較のどんな結果が与えられるかはどうでも
良いのである、何となれば２進数ａはどの場合にも２進
数すより大きいからである。
〔第２の例〕 他の特徴的な場合に対し、桁ａ。およびす。が等しく、
低値の桁に対する前位の段における比較が、ａｎ−１は
す。−１より大きいことを与え、よってキャリー信号入
力”ｎ−１にロジック゛′１″が生じると仮定する。例
えば入力量ａ。、ｂｎがそれぞれ同じロジック″０″′
であれば、容易に分かることは、／アゲー）１７，１１
３の出力にロジック゛′Ｏ″、ことである。その際転送
トランジスタＴ’ｉｏ乃至Ｔ１４は閉塞され、転送トラ
ンジスタＴ１６　＋　Ｔ１６は導通制御される。その理
由でキャリー信号入力Ｃ′ｎ−１に生じるロジック°′
１″のみがキャリー信号出力ｃ　１ｏに伝送され、よっ
て高値の桁に対する後位の段は、低値の位置に対する前
位の段における比較は不等であったことを示す。従って
この例において、桁ａ１乃至ａ。−０の１つが桁す、乃
至す。−□の１つより大ぎいことが示される。
【図面の簡単な説明】
図はこの発明による比較器として構成された論理回路を
示す。 ａｎ＋　ｂｎ・・・ｎ番目の桁の比較されるべき数、Ｃ
ｎ−１＋　”ｎ−１’・キャリー人力、ｃｏ、　ｃ／ｎ
、、・キャリー出力。 （ａ＜ｂｌ　ｔａ＞ｂｌ

Claims (1)

  1. 【特許請求の範囲】 １）段間のキャリー信号の発生および伝送のための信号
    導入分岐中に置かれたゲートを備えた比較器として構成
    されたＭＯ８集積回路技術による論理回路であって、比
    較されるべき数の桁毎にそれぞれ１個の比較段を備え、
    この比較段は前位の低値の桁の比較の際生じ得る２個の
    キャリー信号に対するそれぞれ１個の入力と、所属の桁
    の比較の際に生じ得る２個のキャリー信号に対するそれ
    ぞれ１個の出力とを持ち、その際これらのキャリー信号
    出力は次位の高値の桁に対する後位の比較段のキャリー
    信号入力に結合される如くなったものにおいて、比較段
    毎に両キャリー信号人力（Ｃｎ−１＋　”ｎ−１）およ
    び両キャリー信号出力（Ｃ，、Ｃｎ’）　の間に、それ
    ぞれの入力と出力を結合する共通の制御入力をもつそれ
    ぞれ１個の第１のトランジスタ（１’＋ｓ　＋　Ｔｅａ
    　）が備えられ、２個の分岐を持つ回路が備えられ、各
    分岐においてそれぞれ２個の第２のトランジスタ”　１
    Ｇ　＋　Ｔ１４　；Ｔ１３　＋　”＋２　）が直列に予
    定の電圧（ＵＬ）を印加され、その際これら第２のトラ
    ンジスタの制御電極は交互に交叉結合され、これら直列
    に接続された第２のトランジスタの制御される区間の接
    合点がギヤ１ノー信号出力Ｃ１ｃ　１０）に接続された
    ことを特徴とする比較器として構成されたＭＯ８論理回
    路。 ２）両筒１のトランジスタ（ＴＩ５　、　Ｔ＋＋、　）
    は排他的論理和結合素子（１７，１８，１９，２０゜２
    １）を介して、交叉結合された第２のトランジスタ（Ｔ
    ＩＯ＋　Ｔ１２　：　’１ｔ３１　Ｔ＋４　）はそれぞ
    れ比較器の一致論理結合素子（１７，ｉｓ。 １９．２０）を介して制御されることを特徴とする特許
    請求の範囲第１項記載の論理回路。
JP60089869A 1976-10-22 1985-04-25 比較器として構成されたｍｏｓ論理回路 Granted JPS60243739A (ja)

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JPS60243739A true JPS60243739A (ja) 1985-12-03
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