JPS6270935A - デイジタル加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はディジタル加算器の改良に関する。

〈従来技術〉 ディジタル並列加算器の方式は、 ｉ）キャリールックアヘッド方式、ｉｉ）リップルキャ
リ一方式の２種に大別される。通常、前者は高速である
が入力のビット数の増加に伴って素子数が極めて多くな
る。一方、後者は、入力のビット数の増加に伴い演算速
度が低下するが、少ない素子数で構成できるという長所
を有しており、小型化、集積化に通している。

一般に、任意の数Ａ及びＢの加算において、Ｋ番目の桁
の和ＳＫはに番目の桁の数値ＡＫとＢＫ及びに−１番目
の桁からの桁上げ（以下、キャリーいう）によって定ま
る。ディジタル加算器においては、ｎビットの２つの２
進数を加算する場合にキャリーが最下位ビットから最上
位ビットへ伝播するための時間が必要であり、このキャ
リーの伝播の速度によりディジタル加算器の演算速度が
ほぼ決定される。そこで、“マンチェスターキャリ一連
鎖回路”と呼ばれるキャリー伝播回路を用いることによ
って、上述のりップルキャリ一方式による加算器の演算
時間を大きく短縮できるということが知られている。

第２図はマンチェスターキャリ一連鎖回路を用いたディ
ジタル加算器の従来の回路を示し、表−１は第２図の回
路について各部の論理値を示す。

表−１ ２進数で表現された加数Ａ及び被加数Ｂのビットにの数
値ＡＫ、ＢＫ及びピントに−１からのキヤＩＪ−Ｃに−
１がこの回路の入力となる。入力値ＡＫ。

ＢＫの論理レベルが互いに異なる場合、すなわちＡＫが
“０”でＢＫが１゛あるいはＡにが“１″でＢＫが”０
”　（表−１中の破線枠内）のときは、排他的オアゲー
ト１１の出力が“１″となり、Ｎ形ＦＥＴからなるスイ
ッチ１５がオン状態となり、ビットに−１からのキャリ
ーＣＫ−１がこのビットにのキャリーＣにとして伝播さ
れる。

一方、入力ＡＫ、ＢＫの論理レベルが互いに等しい場合
は、キャリー出力ＣＫは入力値ＡＫ、ＢＫのみによって
決まり、キャリーは組み合せ論理ゲ−１−１３，１４及
び複合ゲート１６．１７によって生成されかつ伝播され
る。入力値ＡＫ及びＢＫがともに“０”の場合は、ナン
トゲート１３とノアゲート１４がともに′１”を出力し
、相対的正電位に接続されたＰ形ＦＥＴ１６と負電位に
接続されたＮ形ＦＥ７１７からなる複合ゲートを駆動し
、キャリーＣＫとして反転値“０”を出力する。

人力値Ａに、ＢＫがともに“１”の場合も同様に説明さ
れる。ビットにの和Ｓには、プール代数式ＳＫ　＝　（
ＡＫのＢＫ）■ＧＫ−１にしたがい排他的オアゲート１
１．１２によって演算される。なお記号のは排他的論理
和演算を表わす。

このような構成の全加算器によって、マンチェスターキ
ャリ一連鎖方式のディジタル加算器が実現されている。

〈発明が解決しようとする問題点〉 上述のディジタル加算器では、次の様な問題点を有して
いる。

１）Ａに＝ＢＫの場合のキャリー生成のためにナントゲ
ート１３とノアゲート１４のような組み合せ論理ゲート
を用いているため、入力ＡＫ、ＢＫからみたファンイン
が大きくなり、前段の駆動能力の増加が要求され、結果
としてキャリー伝播の遅延が大きくなる。

ｉｉ　）キャリ一連鎖回路を組み合せ論理ゲート及び複
合ゲートで構成した場合、素子数２面積及び消費電力が
増大する。

１ｉｉ）ＡＫ≠Ｂにの場合のキャリー伝播では駆動能力
をもたないスイッチ手段１５を用いている。第２図では
スイッチ１５の出力と複合ゲート１６゜１７の出力とを
ワイヤードしているため、複合ゲ−１−１６，１７を形
成するＦＥＴに寄生する容量がスイッチ１５の出力から
みた場合大きな負荷となり、キャリー伝播の遅延が増大
する。

〈問題点を解決する為の手段〉 本発明は、キャリー入力端子（ＣＫ−１）、キャリー出
力端子（ＣＫ　）　、第１の２進数入力端子（ＡＫ　）
　、第２の２進数入力端子（ＢＫ　）並びに加算出力端
子（ＳＫ）を有する全加算器からなるディジタル加算器
において、上記第１及び第２の入力端子（ＡＫ）、　　
（ＢＫ）の入力値の論理レベルが互いに異なるときは上
記キャリー入力端子（ＣＫ−１）の入力値を上記キャリ
ー出力端子（ＣＫ）へ伝播するための第１のスイッチ手
段（Ｎ１）と、上記第１及び第２の入力端子（ＡＫ）。

（ＢＫ）の入力値の論理レベルが互いに等しいときは上
記第１の入力端子（ＡＫ）の入力値または上記第２の入
力端子（ＢＫ　）の入力値のいずれかを上記キャリー出
力端子（ＣＫ　）へ伝播するための第２のスイッチ手段
（Ｎ２）とを備えたキャリー伝播回路を有する。

〈実施例〉 第１図は本実施例のディジタル加算器の回路構成を示す
。この回路はビットＫについての全加算器であり、ｎビ
ットのディジタル加算器ではこの回路がｎｕｌｌ並列に
設けられる。このディジタル加算器においては、ゲート
及びスイッチの数が第２図の従来のディジタル加算器に
比べて少なくなっている。

キャリー入力端子ＣＫ−１にはピントに−１の全加算器
（図示せず）からのキャリーが与えられ、キャリー出力
端子Ｃにからこのビットにの全加算器からのキャリーが
ビットＫ　＋１の全加算器（図示せず）へ送られる。第
１の２進数入力端子Ａにには加数Ａのビットにの数値が
与えられ、第２の２進数入力端子Ｂにには被加数Ｂのビ
ットにの数値が与えられる。加算出力端子ＳＫからは、
このビットにの全加算演算の結果の数値が出力される。

排他的オアゲート１には入力端子ＡＫＩＢＫの入力値が
与えられ、この排他的オアゲート１の出力ＯＫはプール
代数式０Ｋ＝ＡＫｅＢＫで現わされる。ノットゲート３
は、排他的オアゲートｌの出力を反転した６Ｋを出力す
る。排他的オアゲート２は、ノットゲート３の出力ＯＫ
とキャリー入力端子Ｃに−１のキャリーの反転入力ＣＫ
−＋とからプール代数式ＳＫ　＝ＯＫ　＄ＣＫ−１で表
わされる全加算演算結果ＳＫを出力する。

Ｎ形ＦＥＴからなるスイッチＮ１のゲートには排他的オ
アゲート１の出力ＯＫが与えられ、２つの入力端子ＡＫ
、ＢＫの入力値の論理レベルが互いに異なるときにこの
スイッチＮ１はキャリー入力端子ＣＫ−１の入力値をキ
ャリー出力端子ＧＫへ伝播させる。Ｎ形ＦＥＴからなる
スイッチＮ２のゲートにはノットゲート３の出力６Ｋが
与えられ、２つの入力端子ＡＫ、ＢＫの入力値の論理レ
ベルが互いに等しいときにこのスイッチＮ２は入力端子
ＡＫの入力値をキャリー出力端子ＣＫへ伝播させる。な
お、スイッチＮ２は入力端子ＢＫの入力値をキャリー出
力端子ＣＫへ伝播させるようにしてもよい。

全加算器において、入力値ＡＫ、Ｂにの両方が論理“ｌ
”であればキャリーＣＫ−１の値に関係なくキャリーＣ
Ｋは論理″１”でなければならない。逆に、入力値Ａ　
Ｋ　＋　Ｂ　Ｋの両方が論理“０”であれば、キャリー
ＣＫは論理“０”でなければならない。一方、入力値Ａ
Ｋ、ＢＫが論理“０”。

“１”　あるいは”１”、”０”であれば、キャリーＣ
にはキャリーＣに−１と同じである。本実施例のディジ
タル加算器においては、この関係をスイッチＮｌ、Ｎ２
からなるキャリー伝播回路により実現させている。

いま、入力端子ＡＫ、ＢＫの入力値の論理レベルが互い
に異なる場合は、排他的オアゲートｌの出力０にが論理
“ｌ”であり、スイッチＮ１がオン状態となり、キャリ
ー入力端子ＣＫ−１のビットに−ｔからのキャリーがそ
のままキャリー出力端子ＣＫへ伝播される。そして、加
算出力端子ＳＫは、キャリー入力端子ＣＫ−１が論理“
Ｏ”のときは論理“１”になり、キャリー入力端子Ｃに
−１が論理“１”のときは論理“０”になる。このとき
の各部の論理値を表−２の破線枠内に示す。

一方、入力端子ＡＫ、ＢＫの入力値の論理レベルが互い
に等しい場合は、ノットゲート３の出力５Ｋが論理“１
”となり、スイッチＮ２がオン状態となり、入力端子Ａ
Ｋの入力値がキャリー出力端子ＧＫへ伝播される。そし
て、加算出力端子ＳＫは、キャリー入力端子ＣＫ−１が
論理“０”のときは論理“０”になり、キャリー入力端
子Ｃに−１が論理“ｌ”のときは論理“ｌ”になる。こ
のときの各部の論理値を表−２の破線枠外に示す。

表−２ ＡＫ　ＢＫ　Ｃに−１０Ｋ　　Ｏに　ＳＫ　　ＣＫこの
ように、表−２に示す入力端子ＡＫ、Ｂに。

キャリー入力端子ＣＫ−１．キャリー出力端子ｃＫ並び
に加算出力端子ＳＫの論理値は、表−１に示す従来のデ
ィジタル加算器の場合と同様になる。

〈効果〉 以上説明したように、本発明においては、第１及び第２
の２進入力値の゛論理レベルが互いに異なるときはキャ
リー人力をキャリー出力として伝播させるとともに、第
１及び第２の２進入力値の論理レベルが互いに等しいと
きには第１あるいは第２の２進入力値のいずれかをキャ
リー出力として伝播させる２つのスイッチ手段からなる
キャリー伝播回路を備えたことにより、従来に比べてゲ
ートの数を少なくし且つ小面積で低消費電力化できるの
で集積化に通している。さらに、スイッチ手段を用いる
ことにより、演算の高速化が達成できる。さらに、基本
的にリップルキャリ一方式であるため、ビット数の増加
に伴って素子数が急激に増加することがなく、語長の長
いデータの高速演算に応用が可能である。

【図面の簡単な説明】

第１図は本発明実施例の基本構成を示す回路図、第２図
は従来例の構成を示す回路図である。 １．２−排他オアゲート ３−ノットゲート ｃＫ−＋’−’−キャリー入力端入 力端子Ｃキーリー出力端子 ＡＫ、ＢＫ・−２進数入力端子 ＳＫ−ｍ−加算出力端子 Ｎｌ　、Ｎ２−・−スイッチ

Claims (1)

【特許請求の範囲】
1. キャリー入力端子（Ｃ＿Ｋ−１）、キャリー出力端子（
   Ｃ＿Ｋ）、第１の２進数入力端子（Ａ＿Ｋ）、第２の２
   進数入力端子（Ｂ＿Ｋ）並びに加算出力端子（Ｓ＿Ｋ）
   を有する全加算器からなるディジタル加算器において、
   上記第１及び第２の入力端子（Ａ＿Ｋ）、（Ｂ＿Ｋ）の
   入力値の論理レベルが互いに異なるときは上記キャリー
   入力端子（Ｃ＿Ｋ−１）の入力値を上記キャリー出力端
   子（Ｃ＿Ｋ）へ伝播するための第１のスイッチ手段（Ｎ
   ＿１）と、上記第１及び第２の入力端子（Ａ＿Ｋ）、（
   Ｂ＿Ｋ）の入力値の論理レベルが互いに等しいときは上
   記第１の入力端子（Ａ＿Ｋ）の入力値または上記第２の
   入力端子（Ｂ＿Ｋ）の入力値のいずれかを上記キャリー
   出力端子（Ｃ＿Ｋ）へ伝播するための第２のスイッチ手
   段（Ｎ＿２）とを備えたキャリー伝播回路を有するディ
   ジタル加算器。