JPH02125329A - 加算回路 - Google Patents
加算回路Info
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- JPH02125329A JPH02125329A JP63280037A JP28003788A JPH02125329A JP H02125329 A JPH02125329 A JP H02125329A JP 63280037 A JP63280037 A JP 63280037A JP 28003788 A JP28003788 A JP 28003788A JP H02125329 A JPH02125329 A JP H02125329A
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- 230000008033 biological extinction Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract description 22
- 239000013256 coordination polymer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- GVVPGTZRZFNKDS-JXMROGBWSA-N geranyl diphosphate Chemical compound CC(C)=CCC\C(C)=C\CO[P@](O)(=O)OP(O)(O)=O GVVPGTZRZFNKDS-JXMROGBWSA-N 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、浮動小数点演算において丸めを考慮した加算
回路に関する。
回路に関する。
浮動小数点演算において、ある桁以上を切捨てたり切上
げたりする、いわゆる丸めを考慮して演算を行なう場合
、第３図に示すように丸めによる桁上げが無い場合の演
算を行なう一連の加算器５０と、丸めによる桁上げが有
る場合の演算を行なう一連の加算器５１との２系統の加
算器を備え、それぞれの加算器５０及び５１には加算演
算を実行するのに必要な信号を発生する公知のＧＰ生成
回路が接続される。そして演算終了後演算結果と切上げ
、切捨て等の丸めの種類により丸めによる桁上げの有無
を判断し、その判断に基づいて前記２系統の加算器の加
算結果のどちらかを選択して演算の高速化を図っている
。尚、ＣＰ生成回路とは、２人力Ａ＝（Ａ Ｏ、Ａ Ｉ
、Ａ ２ ｓ・、Ａｎ −１）、Ｂ＝（Ｂ Ｏ、Ｂ
１ 、Ｂ ２、−、Ｂｎ −１）の加算を行うとき、１
桁目のＡＯとＢＯの論理積をＡＯ−ＢＯ＝ＧＯ，排他的
論理和（ＥＸＯＲ）をＡＯ■ＢＯ冨ＰＯとし、同様に２
桁目もＡ１・Ｂ１＝Ｇ１．ＡＩ■８１＝Ｐ１とし、同様
にＧ２．Ｐ２．Ｇ３．Ｐ３゜・・・、Ｇｎ −１、Ｐｎ
−１を定義したとき、ＮビットのＣＬＡの最下位桁へ
のキャリー人力の有無に拘わらず、Ｎビットのキャリー
ルックアヘッド（以下ＣＬＡと略す）の最上位桁からの
桁上がりが有ることを示す信号をＧ＝Ｇｎ−ｔ＋Ｇｎ−
ｔＰｎ−ｒ＋Ｇｎ−５Ｐｎ−ｔＰｎ−ｔ＋・ ＋ＧｏＰ
＋Ｐｔ・ Ｐｎ−ｔとする回路を持ち、かつＮビットの
ＣＬＡの最下位桁へのキャリー人力の有無によってＮビ
ットのＣＬＡの最上位桁からの桁上がりがあることを示
す信号ＰをＰ＝ＰＯ・Ｐ １−Ｐ２ ・−＝ Ｐｎ−ｔ
Ｐｎ−。
げたりする、いわゆる丸めを考慮して演算を行なう場合
、第３図に示すように丸めによる桁上げが無い場合の演
算を行なう一連の加算器５０と、丸めによる桁上げが有
る場合の演算を行なう一連の加算器５１との２系統の加
算器を備え、それぞれの加算器５０及び５１には加算演
算を実行するのに必要な信号を発生する公知のＧＰ生成
回路が接続される。そして演算終了後演算結果と切上げ
、切捨て等の丸めの種類により丸めによる桁上げの有無
を判断し、その判断に基づいて前記２系統の加算器の加
算結果のどちらかを選択して演算の高速化を図っている
。尚、ＣＰ生成回路とは、２人力Ａ＝（Ａ Ｏ、Ａ Ｉ
、Ａ ２ ｓ・、Ａｎ −１）、Ｂ＝（Ｂ Ｏ、Ｂ
１ 、Ｂ ２、−、Ｂｎ −１）の加算を行うとき、１
桁目のＡＯとＢＯの論理積をＡＯ−ＢＯ＝ＧＯ，排他的
論理和（ＥＸＯＲ）をＡＯ■ＢＯ冨ＰＯとし、同様に２
桁目もＡ１・Ｂ１＝Ｇ１．ＡＩ■８１＝Ｐ１とし、同様
にＧ２．Ｐ２．Ｇ３．Ｐ３゜・・・、Ｇｎ −１、Ｐｎ
−１を定義したとき、ＮビットのＣＬＡの最下位桁へ
のキャリー人力の有無に拘わらず、Ｎビットのキャリー
ルックアヘッド（以下ＣＬＡと略す）の最上位桁からの
桁上がりが有ることを示す信号をＧ＝Ｇｎ−ｔ＋Ｇｎ−
ｔＰｎ−ｒ＋Ｇｎ−５Ｐｎ−ｔＰｎ−ｔ＋・ ＋ＧｏＰ
＋Ｐｔ・ Ｐｎ−ｔとする回路を持ち、かつＮビットの
ＣＬＡの最下位桁へのキャリー人力の有無によってＮビ
ットのＣＬＡの最上位桁からの桁上がりがあることを示
す信号ＰをＰ＝ＰＯ・Ｐ １−Ｐ２ ・−＝ Ｐｎ−ｔ
Ｐｎ−。
とする回路を持つ回路を言う。尚、Ｇはｉ桁目の人力Ａ
ｉ、Ｂｉが共に１でそれより上位桁の２人力が不一致で
あることを示す信号、Ｐは２人力が全桁不一致のときＮ
ビットＣＬＡの最下位桁へのキャリー人力をそのＣＬＡ
のキャリーとして次のＣＬＡへ伝搬する信号である。
ｉ、Ｂｉが共に１でそれより上位桁の２人力が不一致で
あることを示す信号、Ｐは２人力が全桁不一致のときＮ
ビットＣＬＡの最下位桁へのキャリー人力をそのＣＬＡ
のキャリーとして次のＣＬＡへ伝搬する信号である。
前記２系統の加算器にはＣＬＡ回路を使用しているが従
来のＣＬＡ回路を用いた場合、入力ビット数が増えるに
従ってキャリー出力の負荷が大きくなりキャリー信号の
伝搬が遅れるという問題点があった。 本発明は、上述
したような問題点を解決するためになされたもので、前
記Ｇ信号及びＰ信号を利用することで、キャリー信号の
伝搬が速く行なえるＣＬＡ回路を使用した浮動小数点演
算において丸めを考慮した加算回路を提供することを目
的とする。
来のＣＬＡ回路を用いた場合、入力ビット数が増えるに
従ってキャリー出力の負荷が大きくなりキャリー信号の
伝搬が遅れるという問題点があった。 本発明は、上述
したような問題点を解決するためになされたもので、前
記Ｇ信号及びＰ信号を利用することで、キャリー信号の
伝搬が速く行なえるＣＬＡ回路を使用した浮動小数点演
算において丸めを考慮した加算回路を提供することを目
的とする。
本発明は、２ビット２進入力信号の、各ビットがそれぞ
れ排他的ＯＲ（以下ＥＸＯＲと記す）回路及びＮＡＮＤ
回路に供給され、面記ＥＸＯＲ回路及びＮＡＮＤ回路よ
りＧ信号及びＰ信号等を送出するＧＰ生成回路と、この
ＧＰ生成回路が送出する信号をもとに演算結果の丸めを
考慮し演算を実行する際丸めによる桁上げが無い場合と
桁上げがある場合の２系統の加算器を１段もしくは複数
段に備えた加算回路において、 各１ビット目の信号が供給される前記ＥＸＯＲ回路の出
力信号と、キャリー信号との排他論理動作を行ない第１
の加算結果を送出する第１の論理回路部と、 各１ビット目の信号が供給される前記ＥＸＯＲ回路の反
転出力信号と前記キャリー信号の反転信号とのＯＲ論理
動作出力信号を各１ビット目の信号が供給されるＮＡＮ
Ｄ回路の出力信号とＮＡＮＤ論理動作を行ないこの出力
信号と各２ビット目の信号が供給されるＥＸＯＲ回路の
出力信号との排他論理動作を行なうことで第２の加算結
果を送出する第２の論理回路部と、 前記ＧＰ生成回路より送出されるＰ信号及びＧ信号より
キャリー信号の発生、消滅、伝搬を制御するキャリー信
号論理回路部と、 を備えたことを特徴とする。
れ排他的ＯＲ（以下ＥＸＯＲと記す）回路及びＮＡＮＤ
回路に供給され、面記ＥＸＯＲ回路及びＮＡＮＤ回路よ
りＧ信号及びＰ信号等を送出するＧＰ生成回路と、この
ＧＰ生成回路が送出する信号をもとに演算結果の丸めを
考慮し演算を実行する際丸めによる桁上げが無い場合と
桁上げがある場合の２系統の加算器を１段もしくは複数
段に備えた加算回路において、 各１ビット目の信号が供給される前記ＥＸＯＲ回路の出
力信号と、キャリー信号との排他論理動作を行ない第１
の加算結果を送出する第１の論理回路部と、 各１ビット目の信号が供給される前記ＥＸＯＲ回路の反
転出力信号と前記キャリー信号の反転信号とのＯＲ論理
動作出力信号を各１ビット目の信号が供給されるＮＡＮ
Ｄ回路の出力信号とＮＡＮＤ論理動作を行ないこの出力
信号と各２ビット目の信号が供給されるＥＸＯＲ回路の
出力信号との排他論理動作を行なうことで第２の加算結
果を送出する第２の論理回路部と、 前記ＧＰ生成回路より送出されるＰ信号及びＧ信号より
キャリー信号の発生、消滅、伝搬を制御するキャリー信
号論理回路部と、 を備えたことを特徴とする。
第１及び第２の論理回路部は、供給された信号より加算
演算を行い第１及び第２の加算結果を送出する。
演算を行い第１及び第２の加算結果を送出する。
キャリー信号論理回路部は、ＧＰ生成回路より送出され
るＧ信号及びＰ信号を利用し、使用するトランジスタ数
が最も少ないように構成することでキャリー信号を高速
に伝搬する。
るＧ信号及びＰ信号を利用し、使用するトランジスタ数
が最も少ないように構成することでキャリー信号を高速
に伝搬する。
〔実施例〕
本発明の一実施例を示す第１図（ａ）ないしくｄ）に記
載された回路は、第３図内加算器５０及び加算器５１の
回路構成に相当するものである。
載された回路は、第３図内加算器５０及び加算器５１の
回路構成に相当するものである。
第２図に示すＧＰ生成回路ｌは、不図示の部分積演算回
路より送出される信号、例えばＡＯ，ＢＯ，Ａ ｌ 、
Ｂ １等がＥＸＯＲ回路４０及びＮＡＮＤ回路４１に供
給されその他の論理回路を経て、キャリー信号の発生及
び伝搬を指示するＧ信号及びＰ信号並びに例えば、Ｐｏ
、Ｐ（１，Ｇｏ、Ｐ＋の各信号を発生する公知の回路で
ある。尚、ＣＰ生成回路ｌは、第３図に示すように、そ
れぞれの加算器２６及び２７に対応して１回路ずつ設け
られる。
路より送出される信号、例えばＡＯ，ＢＯ，Ａ ｌ 、
Ｂ １等がＥＸＯＲ回路４０及びＮＡＮＤ回路４１に供
給されその他の論理回路を経て、キャリー信号の発生及
び伝搬を指示するＧ信号及びＰ信号並びに例えば、Ｐｏ
、Ｐ（１，Ｇｏ、Ｐ＋の各信号を発生する公知の回路で
ある。尚、ＣＰ生成回路ｌは、第３図に示すように、そ
れぞれの加算器２６及び２７に対応して１回路ずつ設け
られる。
第１図（ａ）において、ＧＰ生成回路ｌが送出するＰ。
信号は、Ｐｏ信号入力端子ｌＯを介してトランスミッシ
ョンゲート４のハイイネイブル端子及びトランスミッシ
ョンゲート５のローイネイブル端子に接続される。トラ
ンスミッションゲート４の入力側は、直列接続された２
個のインバータ７０及び７！を介してキャリー信号入力
端子６に接続されトランスミッションゲート４の出力側
は、インバータ７を介して出力端子８に接続される。
ョンゲート４のハイイネイブル端子及びトランスミッシ
ョンゲート５のローイネイブル端子に接続される。トラ
ンスミッションゲート４の入力側は、直列接続された２
個のインバータ７０及び７！を介してキャリー信号入力
端子６に接続されトランスミッションゲート４の出力側
は、インバータ７を介して出力端子８に接続される。
トランスミッションゲート４は信号Ｐ。がハイ（Ｈ）レ
ベルのときオン状態となり入力端子６に供給された信号
レベルが反転された信号Ｓｏが出力端子８より送出され
る。又、トランスミッションゲート５の入力側は直列接
続された３個のインバータ７０．７１及び７２を介して
キャリー信号入力端子６に接続されるとともにＯＲ回路
９の入力側に接続される。そしてトランスミッションゲ
ート５の出力側はトランスミッションゲート４の出力側
と接続される。
ベルのときオン状態となり入力端子６に供給された信号
レベルが反転された信号Ｓｏが出力端子８より送出され
る。又、トランスミッションゲート５の入力側は直列接
続された３個のインバータ７０．７１及び７２を介して
キャリー信号入力端子６に接続されるとともにＯＲ回路
９の入力側に接続される。そしてトランスミッションゲ
ート５の出力側はトランスミッションゲート４の出力側
と接続される。
ＧＰ生成回路ｌが送出する、Ｐｏ信号が反転した信号（
以下反転Ｐ。信号と記す）は、入力端子ｌｌを介してト
ランスミッションゲート４及び５のイネイブル端子に接
続されるとともに、ＯＲ回路９の入力側に接続される。
以下反転Ｐ。信号と記す）は、入力端子ｌｌを介してト
ランスミッションゲート４及び５のイネイブル端子に接
続されるとともに、ＯＲ回路９の入力側に接続される。
ＯＲ回路９の出力側は、ＮＡＮＤ回路１２の入力側に、
接続され、さらにＮＡＮＤ回路１２の入力側には入力端
子１３を介してＣＰＰ成回路１より送出される反転Ｇ。
接続され、さらにＮＡＮＤ回路１２の入力側には入力端
子１３を介してＣＰＰ成回路１より送出される反転Ｇ。
信号が供給される。ＮＡＮＤ回路！回路用２側は、トラ
ンスミッションゲート１４の入力側、並びにインバータ
７３を介してトランスミッションゲート１５の入力側に
接続される。又、トランスミッションゲート１４のハイ
イネイブル端子及びトランスミッションゲート１５のロ
ーイネイブル端子は、入力端子１６に接続され、入力端
子１６にはＣＰ生生成回路上りＰ１信号が供給される。
ンスミッションゲート１４の入力側、並びにインバータ
７３を介してトランスミッションゲート１５の入力側に
接続される。又、トランスミッションゲート１４のハイ
イネイブル端子及びトランスミッションゲート１５のロ
ーイネイブル端子は、入力端子１６に接続され、入力端
子１６にはＣＰ生生成回路上りＰ１信号が供給される。
トランスミッションゲート１４及び１５の出力側は、イ
ンバータ１７を介して出力端子１８に接続される。
ンバータ１７を介して出力端子１８に接続される。
トランスミッションゲート１９の入力側は、インバータ
７０を介してキャリー信号入力端子６と接続され、トラ
ンスミッションゲート１９の出力側はＰチャンネルのト
ランジスタ２０のドレイン側及びＮチャンネルトランジ
スタ２４のソース側に接続される。
７０を介してキャリー信号入力端子６と接続され、トラ
ンスミッションゲート１９の出力側はＰチャンネルのト
ランジスタ２０のドレイン側及びＮチャンネルトランジ
スタ２４のソース側に接続される。
ＣＰ生成回路ｌが送出するＰ信号が供給されるＰ信号入
力端子２１は、インバータ７４を介してトランスミッシ
ョンゲート１９のローイネイブル端子に接続されるとと
もに、ソース側が電源に接続されるＰチャンネルのトラ
ンジスタ２２のゲートに接続される。
力端子２１は、インバータ７４を介してトランスミッシ
ョンゲート１９のローイネイブル端子に接続されるとと
もに、ソース側が電源に接続されるＰチャンネルのトラ
ンジスタ２２のゲートに接続される。
又、ＣＰ生成回路ｌが送出するＧ信号が供給されるＧ信
号入力端子２３は前記トランジスタ２０のゲートに接続
されるとともに、ソース側がトランジスタ２０のりドレ
イン側と接続されるＮチャンネルのトランジスタ２４の
ゲートに接続される。
号入力端子２３は前記トランジスタ２０のゲートに接続
されるとともに、ソース側がトランジスタ２０のりドレ
イン側と接続されるＮチャンネルのトランジスタ２４の
ゲートに接続される。
尚、トランジスタ２２．２０．２４は直列に接続され、
トランジスタ２２のソース側か電源に接続され、トラン
ジスタ２４のドレインは接地される。又、トランジスタ
２０のドレイン側及びトランジスタ２４のソース側は、
反転キャリー信号出力端子２５に接続される。
トランジスタ２２のソース側か電源に接続され、トラン
ジスタ２４のドレインは接地される。又、トランジスタ
２０のドレイン側及びトランジスタ２４のソース側は、
反転キャリー信号出力端子２５に接続される。
上記の構成にてＧＰＰ成回路１に供給される２ビット分
の信号より加算値Ｓ０及びＳｌ並びにキャリー伝搬の有
無の信号を送出する加算器２６を形成する。
の信号より加算値Ｓ０及びＳｌ並びにキャリー伝搬の有
無の信号を送出する加算器２６を形成する。
加算器２６の次段には、第１図（Ｃ）に示すように、反
転キャリー信号出力端子２５より送出される反転キャリ
ー信号が反転キャリー信号入力端子２８より供給されキ
ャリー信号出力端子２９よりキャリー信号を送出する加
算器２７が接続される。
転キャリー信号出力端子２５より送出される反転キャリ
ー信号が反転キャリー信号入力端子２８より供給されキ
ャリー信号出力端子２９よりキャリー信号を送出する加
算器２７が接続される。
加算器２７の回路構成は、第１図（ｃ）に示すように、
ＣＰＰ成回路が送出するＧ信号及びＰ信号が供給される
キャリー信号論理回路６０が異なる以外は加算器２６と
同じ回路構成である。すなわちＧ信号が供給されるＧ信
号入力端子３０はインバータ７５を介してＰチャンネル
のトランジスタ３ｌのゲートに接続されるとともにＮチ
ャンネルのトランジスタ３２のゲートに接続される。Ｐ
信号が供給されるＰ信号入力端子３３はインバータ７６
を介してトランスミッションゲート３４のローイネイブ
ル端子に接続されるとともに、ソース側がキャリー信号
出力端子２９に接続されるＮチャンネルのトランジスタ
３５のゲートに接続される。
ＣＰＰ成回路が送出するＧ信号及びＰ信号が供給される
キャリー信号論理回路６０が異なる以外は加算器２６と
同じ回路構成である。すなわちＧ信号が供給されるＧ信
号入力端子３０はインバータ７５を介してＰチャンネル
のトランジスタ３ｌのゲートに接続されるとともにＮチ
ャンネルのトランジスタ３２のゲートに接続される。Ｐ
信号が供給されるＰ信号入力端子３３はインバータ７６
を介してトランスミッションゲート３４のローイネイブ
ル端子に接続されるとともに、ソース側がキャリー信号
出力端子２９に接続されるＮチャンネルのトランジスタ
３５のゲートに接続される。
トランスミッションゲート３４の入力側はインバータ７
０を介して反転キャリー信号入力端子２８に接続され、
トランスミッションゲート３４の出力側はトランジスタ
３５のソース側及びトランジスタ３１のドレイン側に接
続される。又、トランジスタ３１，３５及び３２は直列
に接続されトランジスタ３１のソースは電源に接続され
、トランジスタ３２のドレインは接地される。このよう
な構成にて加算器２７が形成される。
０を介して反転キャリー信号入力端子２８に接続され、
トランスミッションゲート３４の出力側はトランジスタ
３５のソース側及びトランジスタ３１のドレイン側に接
続される。又、トランジスタ３１，３５及び３２は直列
に接続されトランジスタ３１のソースは電源に接続され
、トランジスタ３２のドレインは接地される。このよう
な構成にて加算器２７が形成される。
そしてキャリー信号出力端子２９が次段の加算器２６の
キャリー信号入力端子６に接続され、同様にして順次加
算器２６と加算器２７とが交互に接続される。そしてこ
のｌ連の加算器にて丸めによる桁上げが無い場合の加算
結果を得る。又、第１図（ｂ）及び第１図（ｄ）に示す
ように同一の構成にてなる加算器２６及び２７を上述と
同様に複数段に交互に接続して丸めによる桁上げ有りの
場合の加算結果を得る。
キャリー信号入力端子６に接続され、同様にして順次加
算器２６と加算器２７とが交互に接続される。そしてこ
のｌ連の加算器にて丸めによる桁上げが無い場合の加算
結果を得る。又、第１図（ｂ）及び第１図（ｄ）に示す
ように同一の構成にてなる加算器２６及び２７を上述と
同様に複数段に交互に接続して丸めによる桁上げ有りの
場合の加算結果を得る。
上述した構成の加算器２６は、ＧＰ生成回路ｌが送出す
るＰ０信号と、キャリー信号との排他論理動作を行ない
出力端子８より加算値ＳＯを送出する。又第１図（ａ）
に示すＮＡＮＤ回路１２が送出する信号をＣＯとすれば
、このＣＯと、ＣＰ生成回路１が送出するＰ、信号との
排他論理動作を行ない出力端子Ｉ８より加算値Ｓｔを送
出する。
るＰ０信号と、キャリー信号との排他論理動作を行ない
出力端子８より加算値ＳＯを送出する。又第１図（ａ）
に示すＮＡＮＤ回路１２が送出する信号をＣＯとすれば
、このＣＯと、ＣＰ生成回路１が送出するＰ、信号との
排他論理動作を行ない出力端子Ｉ８より加算値Ｓｔを送
出する。
そしてＣＰ生成回路ｌが送出するＧ信号及びＰ信号の信
号状態よりキャリー信号の伝搬の有無を決定する。すな
わち、Ｇ信号及びＰ信号がともにＬレベルであるとき、
反転キャリー信号出力端子２５よりＨレベルの信号が送
出されるからキャリー信号は消滅する。Ｇ信号がＬレベ
ルかつＰ信号がＨレベルのときキャリー信号入力端子６
は供給されたレベルの信号が反転キャリー信号出力端子
２５より反転されて送出される。Ｇ信号がＨレベルかつ
Ｐ信号がＬレベルのとき反転キャリー信号出力端子２５
よりＬレベルの信号が送出されることよりキャリー信号
が発生する。
号状態よりキャリー信号の伝搬の有無を決定する。すな
わち、Ｇ信号及びＰ信号がともにＬレベルであるとき、
反転キャリー信号出力端子２５よりＨレベルの信号が送
出されるからキャリー信号は消滅する。Ｇ信号がＬレベ
ルかつＰ信号がＨレベルのときキャリー信号入力端子６
は供給されたレベルの信号が反転キャリー信号出力端子
２５より反転されて送出される。Ｇ信号がＨレベルかつ
Ｐ信号がＬレベルのとき反転キャリー信号出力端子２５
よりＬレベルの信号が送出されることよりキャリー信号
が発生する。
次段に設けられる加算器２７においては、Ｇ信号及びＰ
信号がともにＬレベルであるとき、キャリー信号出力端
子２９よりＬレベルの信号が送出することよりキャリー
信号は消滅する。Ｇ信号がＬレベルかつＰ信号がＨレベ
ルのとき反転キャリー信号入力端子２８に供給されたレ
ベルの信号がキャリー信号出力端子２９より反転されて
送出される。Ｇ信号がＨレベルでかつＰ信号がＬレベル
であるときキャリー信号出力端子２９はＨレベルとなる
ことよりキャリー信号が発生する。尚、以上は丸めによ
る桁上げ無の場合の一連の加算器について説明したが、
丸めによる桁上げ有の場合の一連の加算器についても同
じ作動を行う。
信号がともにＬレベルであるとき、キャリー信号出力端
子２９よりＬレベルの信号が送出することよりキャリー
信号は消滅する。Ｇ信号がＬレベルかつＰ信号がＨレベ
ルのとき反転キャリー信号入力端子２８に供給されたレ
ベルの信号がキャリー信号出力端子２９より反転されて
送出される。Ｇ信号がＨレベルでかつＰ信号がＬレベル
であるときキャリー信号出力端子２９はＨレベルとなる
ことよりキャリー信号が発生する。尚、以上は丸めによ
る桁上げ無の場合の一連の加算器について説明したが、
丸めによる桁上げ有の場合の一連の加算器についても同
じ作動を行う。
このようにして、ＧＰ生成回路が送出するＧｌＰその他
の信号よりＳｏ、Ｓｌ等の加算結果を送出するとともに
、キャリー信号の発生、消滅及び伝搬を行なうキャリー
信号論理回路６０において使用するトランジスタの数が
最小となるように設計したことより、加算演算速度を高
速化することができる。
の信号よりＳｏ、Ｓｌ等の加算結果を送出するとともに
、キャリー信号の発生、消滅及び伝搬を行なうキャリー
信号論理回路６０において使用するトランジスタの数が
最小となるように設計したことより、加算演算速度を高
速化することができる。
以上詳述したように、本発明によれば、ＧＰ生成回路よ
り送出されるＧ信号およびＰ信号により動作するキャリ
ー信号論理部を備えたことよりキャリー信号は高速に伝
搬できる。
り送出されるＧ信号およびＰ信号により動作するキャリ
ー信号論理部を備えたことよりキャリー信号は高速に伝
搬できる。
第１図（ａ）ないし第１図（ｄ）は、本発明に係る加算
回路の一構成例を示す論理回路図、第２図は第１図（ａ
）ないし第１図（ｄ）に接続するＧＰ生成回路の構成例
を示す論理回路図、第３図は従来例及び本発明における
回路構成を示すブロック図である。 ｌ・・・ＣＰ生成回路、 ２６及び２７・・・加算器、
４０・ＥＸＯＲ回路、 ４ｌ−ＮＡＮＤ回路、６０・・
・キャリー信号論理回路。
回路の一構成例を示す論理回路図、第２図は第１図（ａ
）ないし第１図（ｄ）に接続するＧＰ生成回路の構成例
を示す論理回路図、第３図は従来例及び本発明における
回路構成を示すブロック図である。 ｌ・・・ＣＰ生成回路、 ２６及び２７・・・加算器、
４０・ＥＸＯＲ回路、 ４ｌ−ＮＡＮＤ回路、６０・・
・キャリー信号論理回路。
Claims (1)
- （１）２ビット２進入力信号の、各ビットがそれぞれ排
他的ＯＲ回路及びＮＡＮＤ回路に供給され、前記排他的
ＯＲ回路及びＮＡＮＤ回路よりＧ信号及びＰ信号等を送
出するＧＰ生成回路と、このＧＰ生成回路が送出する信
号をもとに演算結果の丸めを考慮し演算を実行する際丸
めによる桁上げが無い場合と桁上げがある場合の２系統
の加算器を１段もしくは複数段に備えた加算回路におい
て、各１ビット目の信号が供給される前記排他的ＯＲ回
路の出力信号と、キャリー信号との排他論理動作を行な
い第１の加算結果を送出する第１の論理回路部と、 各１ビット目の信号が供給される前記排他的ＯＲ回路の
反転出力信号と前記キャリー信号の反転信号とのＯＲ論
理動作出力信号を各１ビット目の信号が供給されるＮＡ
ＮＤ回路の出力信号とＮＡＮＤ論理動作を行ないこの出
力信号と各２ビット目の信号が供給される排他的ＯＲ回
路の出力信号との排他論理動作を行なうことで第２の加
算結果を送出する第２の論理回路部と、 前記ＧＰ生成回路より送出されるＰ信号及びＧ信号より
キャリー信号の発生、消滅、伝搬を制御するキャリー信
号論理回路部と、 を備えたことを特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280037A JPH02125329A (ja) | 1988-11-02 | 1988-11-02 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63280037A JPH02125329A (ja) | 1988-11-02 | 1988-11-02 | 加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125329A true JPH02125329A (ja) | 1990-05-14 |
Family
ID=17619417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63280037A Pending JPH02125329A (ja) | 1988-11-02 | 1988-11-02 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125329A (ja) |
-
1988
- 1988-11-02 JP JP63280037A patent/JPH02125329A/ja active Pending
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