JPH087671B2 - 演算・論理回路 - Google Patents
演算・論理回路Info
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- JPH087671B2 JPH087671B2 JP62073032A JP7303287A JPH087671B2 JP H087671 B2 JPH087671 B2 JP H087671B2 JP 62073032 A JP62073032 A JP 62073032A JP 7303287 A JP7303287 A JP 7303287A JP H087671 B2 JPH087671 B2 JP H087671B2
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- carry
- propagation
- circuit
- connection
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3872—Precharge of output to prevent leakage
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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Description
【発明の詳細な説明】 本発明は、演算に基きおよび／または論理入力データ
ＡおよびＢに基き、一方では前段からの何らかのキャリ
イを考慮して演算を実行し、かつ演算結果ならびにもし
あるなら次段に印加すべきキャリイを供給する回路段に
関連し、該回路段は、「論理接続（logic connectio
n）」上にα，β，γ，δがプログラミングパラメータ
である論理結合＝α.A.B＋β.A.＋γ．.B＋δ
．を供給するMOSトランジスタの回路網によって形
成されるプログラマブルデータ処理装置、 キャリイを１つの段から次の段に伝ぱんするために連鎖
（chain）に挿入されたMOSトランジスタによって形成さ
れるキャリイ伝ぱん装置であって、その連鎖の出力はさ
らに各段でクロック期間の間にプレチャージされるも
の、 連鎖を放電するトランジスタを具える排他的キャリイ伝
ぱん発生装置（exclusive carry propagation−generat
ion device）、および 回路の論理結果を発生する装置、 を含んでいる。
ＡおよびＢに基き、一方では前段からの何らかのキャリ
イを考慮して演算を実行し、かつ演算結果ならびにもし
あるなら次段に印加すべきキャリイを供給する回路段に
関連し、該回路段は、「論理接続（logic connectio
n）」上にα，β，γ，δがプログラミングパラメータ
である論理結合＝α.A.B＋β.A.＋γ．.B＋δ
．を供給するMOSトランジスタの回路網によって形
成されるプログラマブルデータ処理装置、 キャリイを１つの段から次の段に伝ぱんするために連鎖
（chain）に挿入されたMOSトランジスタによって形成さ
れるキャリイ伝ぱん装置であって、その連鎖の出力はさ
らに各段でクロック期間の間にプレチャージされるも
の、 連鎖を放電するトランジスタを具える排他的キャリイ伝
ぱん発生装置（exclusive carry propagation−generat
ion device）、および 回路の論理結果を発生する装置、 を含んでいる。
この種の回路は計算器（caluculator）、特にマイク
ロプロセッサの演算・論理ユニット（arithmetic and l
ogic unit）で用いられている。
ロプロセッサの演算・論理ユニット（arithmetic and l
ogic unit）で用いられている。
この種の回路はオング（Ong）とアトキンス（Atkin
s）による論文、「VLSI技術のALU構造の比較（Acompari
son of ALU structures for VLSI technology）」、
「第６回計算機計算シンポジウム（6th Symposium on C
omputer Arithmetics）、1983年６月20〜22日、アール
ス（Aarhus）（デンマーク）、I.E.E.E.コンピュータ学
会発行で説明されている。この論文はキャリイ伝ぱん連
鎖および結果を計算する別の論理ブロックを含めて、キ
ャリイを計算するためにデータを予備処理（preproces
s）するプログラマブル論理ブロックを具える装置を開
示している。
s）による論文、「VLSI技術のALU構造の比較（Acompari
son of ALU structures for VLSI technology）」、
「第６回計算機計算シンポジウム（6th Symposium on C
omputer Arithmetics）、1983年６月20〜22日、アール
ス（Aarhus）（デンマーク）、I.E.E.E.コンピュータ学
会発行で説明されている。この論文はキャリイ伝ぱん連
鎖および結果を計算する別の論理ブロックを含めて、キ
ャリイを計算するためにデータを予備処理（preproces
s）するプログラマブル論理ブロックを具える装置を開
示している。
本発明は上述の装置を含む演算・論理回路の構成の簡
単化を狙っている。この目的は回路が集積されている半
導体結晶の最少表面面積を達成することである。
単化を狙っている。この目的は回路が集積されている半
導体結晶の最少表面面積を達成することである。
このことを達成するために、本発明による回路は、 排他的キャリイ伝ぱん発生装置がキャリイ伝ぱん連鎖の
出力と論理レベル「低」に対応する電位を伝える点との
間に直列に接続されている少なくとも２つのMOSトラン
ジスタによって形成され、 上記のトランジスタのゲートは１つのデータ入力および
上記の論理結合を伝える接続にそれぞれ接続され、 キャリイ伝ぱんトランジスタのゲートは、インバータを
介して論理結合を伝える上記の接続に接続されているこ
と、 を特徴としている。
出力と論理レベル「低」に対応する電位を伝える点との
間に直列に接続されている少なくとも２つのMOSトラン
ジスタによって形成され、 上記のトランジスタのゲートは１つのデータ入力および
上記の論理結合を伝える接続にそれぞれ接続され、 キャリイ伝ぱんトランジスタのゲートは、インバータを
介して論理結合を伝える上記の接続に接続されているこ
と、 を特徴としている。
このようにして、キャリイを計算する他の回路に段の
結果を供給するための論理結合を計算する回路の代り
に、全機能を実行するために１つのトランジスタのみが
付加されている既存の回路が使用されている。このよう
にして本発明は種々の回路間の相互作用を考慮し、かつ
論理回路網の除去によって全体の回路を減少している。
これについてあとで詳細に説明する。
結果を供給するための論理結合を計算する回路の代り
に、全機能を実行するために１つのトランジスタのみが
付加されている既存の回路が使用されている。このよう
にして本発明は種々の回路間の相互作用を考慮し、かつ
論理回路網の除去によって全体の回路を減少している。
これについてあとで詳細に説明する。
本発明による回路が論理キャリイ選択ブロック（logi
c carry−selection block）の一部分を形成し、その目
的でそれは２つのキャリイ伝ぱん連鎖と２つのキャリイ
発生装置を具えると言う特殊なケースにおいて、それは これら２つの装置の１つは第１伝ぱん連鎖と「低」論理
電位の間に直列に接続されている上述のMOSトランジス
タの２つによって形成され、 そのドレインは上記の連鎖に直接接続されているトラン
ジスタのゲートが上記の論理接続に接続されており、 他の排他的キャリイ伝ぱん発生装置はそのゲートがまた
上記の論理接続に接続され、かつそれは他の伝ぱん連鎖
とそのドレインが第１伝ぱん連鎖に接続されているトラ
ンジスタのソースとの間に挿入されている単一トランジ
スタによって形成されていること、 を特徴としている。
c carry−selection block）の一部分を形成し、その目
的でそれは２つのキャリイ伝ぱん連鎖と２つのキャリイ
発生装置を具えると言う特殊なケースにおいて、それは これら２つの装置の１つは第１伝ぱん連鎖と「低」論理
電位の間に直列に接続されている上述のMOSトランジス
タの２つによって形成され、 そのドレインは上記の連鎖に直接接続されているトラン
ジスタのゲートが上記の論理接続に接続されており、 他の排他的キャリイ伝ぱん発生装置はそのゲートがまた
上記の論理接続に接続され、かつそれは他の伝ぱん連鎖
とそのドレインが第１伝ぱん連鎖に接続されているトラ
ンジスタのソースとの間に挿入されている単一トランジ
スタによって形成されていること、 を特徴としている。
かくして、キャリイ選択回路はキャリイ発生装置に単
一トランジスタのみを付加することによって実現され
る。
一トランジスタのみを付加することによって実現され
る。
本発明を添付の図面を参照して以下詳細に説明する。
第１図に示された回路は複数のかかる段を具えにユニ
ットの段を形成している。このユニットは２つのｎビッ
ト語を処理し、かつこのタイプのｎ回路段を具えてい
る。入力Ａは考慮された段の階数（rank）に対する２語
の１つのビットを伝え、そして入力Ｂは他の語の対応ビ
ットを伝えている。
ットの段を形成している。このユニットは２つのｎビッ
ト語を処理し、かつこのタイプのｎ回路段を具えてい
る。入力Ａは考慮された段の階数（rank）に対する２語
の１つのビットを伝え、そして入力Ｂは他の語の対応ビ
ットを伝えている。
プログラミングライン「Prog」と組合せて、入力Ａと
Ｂは装置PTによって供給される信号を発生する。すなわ
ち、 Ｐは「伝ぱん条件（propagation condition）」であ
り、キャリイは前段から次段に伝ぱんされる。
Ｂは装置PTによって供給される信号を発生する。すなわ
ち、 Ｐは「伝ぱん条件（propagation condition）」であ
り、キャリイは前段から次段に伝ぱんされる。
Ｇは「発生条件（generatin condition）」であり、
考慮された段の出力▲▼上のキャリイは「活性
（active）」であって、これは入力▲▼上のキャ
リイにかかわらずそうである（▲▼あるいは▲
▼）が「低」である場合にキャリイは活性であ
る）。
考慮された段の出力▲▼上のキャリイは「活性
（active）」であって、これは入力▲▼上のキャ
リイにかかわらずそうである（▲▼あるいは▲
▼）が「低」である場合にキャリイは活性であ
る）。
しばしば信号Ｋがまた与えられ、これはキャリイ▲
▼にかかわらずキャリイの不存在を言う結果とな
る。しかし、ＰとＧの双方が不活性の場合にはキャリイ
があるべきでないと了解されている理由から、この信号
は冗長である。
▼にかかわらずキャリイの不存在を言う結果とな
る。しかし、ＰとＧの双方が不活性の場合にはキャリイ
があるべきでないと了解されている理由から、この信号
は冗長である。
最少の変形は「マンチェスタキャリイリップル（Manc
hester carry ripple）」として知られているキャリイ
伝ぱんを制御する装置を一般に用いている。キャリイ伝
ぱん連鎖は信号Ｐによって制御され、かつ伝ぱんを制御
するために▲▼と▲▼の間に直列に接続
されているトランジスタ、および信号Ｇによって制御さ
れ、かつ▲▼と出力において「低」ベレルを強
制するために一般に「接地（ground）」と規定されてい
る論理レベル「低」を伝える点との間に接続されている
トランジスタのみを具えている。もしＰとＧが双方とも
０であると、出力▲▼は「高」である。これま
でそのような回路を構成するために採用されたアプロー
チはプログラマブル装置PT中で信号Ｐを発生する論理ア
センブリと信号Ｇを発生する第２論理アセンブリを使用
することからなっていた。
hester carry ripple）」として知られているキャリイ
伝ぱんを制御する装置を一般に用いている。キャリイ伝
ぱん連鎖は信号Ｐによって制御され、かつ伝ぱんを制御
するために▲▼と▲▼の間に直列に接続
されているトランジスタ、および信号Ｇによって制御さ
れ、かつ▲▼と出力において「低」ベレルを強
制するために一般に「接地（ground）」と規定されてい
る論理レベル「低」を伝える点との間に接続されている
トランジスタのみを具えている。もしＰとＧが双方とも
０であると、出力▲▼は「高」である。これま
でそのような回路を構成するために採用されたアプロー
チはプログラマブル装置PT中で信号Ｐを発生する論理ア
センブリと信号Ｇを発生する第２論理アセンブリを使用
することからなっていた。
最後に、装置Ｒは段の結果ビットを計算する回路であ
り、この段はキャリイベクトルＣと組合せて段CHの同じ
信号Ｐを利用している。
り、この段はキャリイベクトルＣと組合せて段CHの同じ
信号Ｐを利用している。
第２図は第１図の３つのブロックの２つが組入れられ
ている本発明による実施例の詳細を示している。
ている本発明による実施例の詳細を示している。
プログラミングラインα，β，γ，δは論理ゲートの
回路網に接続され、その各々はNMOSトランジスタによっ
て形成されている。ラインδはトランジスタ６のソース
に接続され、ラインγはトランジスタ７のソースに接続
され、ラインβはトランジスタ11のソースに接続され、
そしてラインαはトランジスタ10のソースに接続されて
いる。トランジスタ６のドレインはトランジスタのドレ
インと、そのドレインがそこで信号Ｐの発生されている
「論理接続」に接続されているトランジスタ８のソース
とに接続さている。さらに、トランジスタ11のドレイン
はトランジスタ10のドレインと、そのドレインが論理接
続に接続されているトランジスタ９のソースとに接続
されている。トランジスタ６と11のゲートはインバータ
13を介して２進入力Ｂに接続され、トランジスタ７と10
のゲートは入力Ｂに接続され、一方、トランジスタ９の
ゲートは２進入力Ａに接続され、そしてトランジスタ８
のゲートはインバータ12を介して入力Ａに接続されてい
る。
回路網に接続され、その各々はNMOSトランジスタによっ
て形成されている。ラインδはトランジスタ６のソース
に接続され、ラインγはトランジスタ７のソースに接続
され、ラインβはトランジスタ11のソースに接続され、
そしてラインαはトランジスタ10のソースに接続されて
いる。トランジスタ６のドレインはトランジスタのドレ
インと、そのドレインがそこで信号Ｐの発生されている
「論理接続」に接続されているトランジスタ８のソース
とに接続さている。さらに、トランジスタ11のドレイン
はトランジスタ10のドレインと、そのドレインが論理接
続に接続されているトランジスタ９のソースとに接続
されている。トランジスタ６と11のゲートはインバータ
13を介して２進入力Ｂに接続され、トランジスタ７と10
のゲートは入力Ｂに接続され、一方、トランジスタ９の
ゲートは２進入力Ａに接続され、そしてトランジスタ８
のゲートはインバータ12を介して入力Ａに接続されてい
る。
６つのトランジスタ６から11と２つのインバータ12,1
3をもっぱら使用することにより、完全線形方程式 ＝α.A.B＋β.A.＋γ．.B＋δ． が実現できる。
3をもっぱら使用することにより、完全線形方程式 ＝α.A.B＋β.A.＋γ．.B＋δ． が実現できる。
補助インバータ４は信号Ｐを供給する。このインバー
タは信号の「高」レベルを増大するためにPMOSトランジ
スタ５を介してフィードバックされる。このようにし
て、このインバータの入力はトランジスタ５を介して
「高」論理レベル（VDD）を有する電圧のソースに接続
され、その極性は論理・伝ぱん回路網のトランジスタの
極性と反対であり、そしてそのゲートは上記のインバー
タの出力に接続さている。PMOSトランジスタ５は次のNM
OS回路網に適当な「高」信号を与えるために充分活性で
ある。それは静負荷（static load）の代りに使用され
るか、あるいはクロックに接続される。
タは信号の「高」レベルを増大するためにPMOSトランジ
スタ５を介してフィードバックされる。このようにし
て、このインバータの入力はトランジスタ５を介して
「高」論理レベル（VDD）を有する電圧のソースに接続
され、その極性は論理・伝ぱん回路網のトランジスタの
極性と反対であり、そしてそのゲートは上記のインバー
タの出力に接続さている。PMOSトランジスタ５は次のNM
OS回路網に適当な「高」信号を与えるために充分活性で
ある。それは静負荷（static load）の代りに使用され
るか、あるいはクロックに接続される。
インバータ４は論理ラインをNMOSトランジスタ15の
ゲートに接続し、NMOSトランジスタ15はキャリイ入力▲
▼とキャリイ出力▲▼の間に配列され、
かつキャリイを１つの段から他の段に伝ぱんする連鎖の
要素を形成している。
ゲートに接続し、NMOSトランジスタ15はキャリイ入力▲
▼とキャリイ出力▲▼の間に配列され、
かつキャリイを１つの段から他の段に伝ぱんする連鎖の
要素を形成している。
回路はライン「Prech」を介してクロック（示されて
いない）に接続されている。第１期間の間に、このライ
ンは「高」論理レベルを伝え、NMOSトランジスタ16はタ
ーンオンされ（そのゲートはライン「Prech」に接続さ
れている）、このようにしてそのドレインに接続された
「高」レベル（供給電位VDD）を有する点をそのソース
に接続された出力▲▼に接続する。第２期間の
間で、ライン「Rrech」は０であり、出力▲▼
はVDDから分離される。
いない）に接続されている。第１期間の間に、このライ
ンは「高」論理レベルを伝え、NMOSトランジスタ16はタ
ーンオンされ（そのゲートはライン「Prech」に接続さ
れている）、このようにしてそのドレインに接続された
「高」レベル（供給電位VDD）を有する点をそのソース
に接続された出力▲▼に接続する。第２期間の
間で、ライン「Rrech」は０であり、出力▲▼
はVDDから分離される。
その瞬間において、回路の論理動作が実行される。
「高」レベルが▲▼に対して希望される場合
に、ライン▲▼は放電されないことが充分であ
ると理解されよう。言い換えれば何もする必要が無い。
従って、第１図の信号Ｋはここでは有用でない。キャリ
イが存在する場合に、▲▼と▲▼は
「低」であることを記憶されるべきである。
「高」レベルが▲▼に対して希望される場合
に、ライン▲▼は放電されないことが充分であ
ると理解されよう。言い換えれば何もする必要が無い。
従って、第１図の信号Ｋはここでは有用でない。キャリ
イが存在する場合に、▲▼と▲▼は
「低」であることを記憶されるべきである。
出力▲▼は種々の手段によって放電できる。
Ｐ＝１および０が▲▼上で伝ぱんされるか、ある
いはＰ＝０（＝１）および「キャリイ発生器」として
規定される排他的キャリイ伝ぱん発生装置はライン▲
▼を放電する間にキャリイ▲▼を発生す
ることができるかのいずれかである。
Ｐ＝１および０が▲▼上で伝ぱんされるか、ある
いはＰ＝０（＝１）および「キャリイ発生器」として
規定される排他的キャリイ伝ぱん発生装置はライン▲
▼を放電する間にキャリイ▲▼を発生す
ることができるかのいずれかである。
このキャリイ発生器はキャリイ出力▲▼と論
理「低」レベル（接地）に対応する電位を伝える点との
間に直列に接続されている２つのMOSトランジスタ1,2に
よって形成され、それらのゲートは１つのデータ入力
（Ａ）と上記の論理結合（）を伝える接続にそれぞれ
接続されている。さらに、この場合には第３トランジス
タがトランジスタ１および２に直列に接続され、そのゲ
ートは禁止ラインに接続されている。この禁止ライン
は、例えば演算動作の代りの論理のケースにおいて、論
理結合にもかかわらず、各段の第３トランジスタをブ
ロックすることによりキャリイの何らかの形成を禁止す
るのに役立っている。この禁止ラインは入力Ａと入力Ｂ
に依存する第１図の信号Ｋに関連しない。禁止ラインが
存在し、キャリイの発生が計算されなくてはならぬ場合
には、上記の第３トランジスタは常にターンオンされ、
かつ何の効果も持っていない。
理「低」レベル（接地）に対応する電位を伝える点との
間に直列に接続されている２つのMOSトランジスタ1,2に
よって形成され、それらのゲートは１つのデータ入力
（Ａ）と上記の論理結合（）を伝える接続にそれぞれ
接続されている。さらに、この場合には第３トランジス
タがトランジスタ１および２に直列に接続され、そのゲ
ートは禁止ラインに接続されている。この禁止ライン
は、例えば演算動作の代りの論理のケースにおいて、論
理結合にもかかわらず、各段の第３トランジスタをブ
ロックすることによりキャリイの何らかの形成を禁止す
るのに役立っている。この禁止ラインは入力Ａと入力Ｂ
に依存する第１図の信号Ｋに関連しない。禁止ラインが
存在し、キャリイの発生が計算されなくてはならぬ場合
には、上記の第３トランジスタは常にターンオンされ、
かつ何の効果も持っていない。
上述の論理回路網とキャリイ発生器は以下の機能を実
行することが容易に証明できる。
行することが容易に証明できる。
あるいは COUT＝A.I.＋P.CIN ここでＩ＝禁止（上記の第３トランジスタはトランジス
タ１と２に直列に接続される場合）である。
タ１と２に直列に接続される場合）である。
線形方程式Ｐ（α．β．γ．δ）は16の組合せをエネ
ーブルすることに注意すべきである。８つの組合せのみ
がここで実際に利用されるが、しかしもっと汎用な回路
がまた実行可能である。
ーブルすることに注意すべきである。８つの組合せのみ
がここで実際に利用されるが、しかしもっと汎用な回路
がまた実行可能である。
表１に示される以下の動作結果が得られる。
▲▼とを規定する論理方程式は本質的に異
なっていることに注意すべきである。従って、従前の技
術ではトランジスタ１（１つのみが存在している）は回
路網6,13と同じタイプであるが、しかしその論理関数
（真値表）が異なっている第２論理回路網に接続された
そのゲートを有している。▲▼を規定する関数
を発生するために、すなわち加算（表のライン１）なら
びに減算（ライン２）およびシフト（ライン３）するた
めに、そのゲートがＡに接続されている単一トランジス
タ２をトランジスタ１と直列に接続することが実際に充
分であると見出されている。もし減算の期間が反転さ
れ、かつシフトが得られるべき場合にＢを供給するレジ
スタが使用されるなら、トランジスタ２のゲートがまた
Ｂに接続できることは注意されるべきである。
なっていることに注意すべきである。従って、従前の技
術ではトランジスタ１（１つのみが存在している）は回
路網6,13と同じタイプであるが、しかしその論理関数
（真値表）が異なっている第２論理回路網に接続された
そのゲートを有している。▲▼を規定する関数
を発生するために、すなわち加算（表のライン１）なら
びに減算（ライン２）およびシフト（ライン３）するた
めに、そのゲートがＡに接続されている単一トランジス
タ２をトランジスタ１と直列に接続することが実際に充
分であると見出されている。もし減算の期間が反転さ
れ、かつシフトが得られるべき場合にＢを供給するレジ
スタが使用されるなら、トランジスタ２のゲートがまた
Ｂに接続できることは注意されるべきである。
ライン３に関する限り、同じ結果を提供する別の変形
はただしＢ＝１でラインβ，δの代りにラインα，γを
使用することからなっている。
はただしＢ＝１でラインβ，δの代りにラインα，γを
使用することからなっている。
この回路の最後の部分は▲▼とＰの間に接続さ
れ、かつ論理結果を発生する排他的オアアセンブリによ
って形成されている。信号CINは▲▼に基くイン
バータ17の出力上で得られる。信号CINはNMOSトランジ
スタ19のゲートおよびNMOSトランジスタ18のソースに印
加される。信号Ｐはトランジスタ18のゲートおよびトラ
ンジスタ19のソースに印加される。２つのトランジスタ
のドレインは相互接続され、インバータ20を介して結果
出力Ｓ（ｉ）に接続される。VDDから直列に接続された
２つのPMOSトランジスタ21,22はトランジスタ18,19のド
レインの共通接合に接続され、それらのゲートは信号Ｐ
および信号CINにそれぞれ接続されている。２つの信号C
INとＰが０の場合、トランジスタ18,19はターンオフさ
れ、それらのドレインはそれらの極性がトランジスタ1
8,19の極性と反対であると言う理由でターンオンされて
いるトランジスタ21,22によってVDDに「引付け」られて
いる。CINとＰが「高」である場合、トランジスタ18,19
はターンオンされ、従ってそれら双方は「高」レベルに
導通する。もしCINが「高」でありかつＰが「低」であ
るなら、トランジスタ19はＰの０を伝達し、そしてもし
Ｐが「高」でありかつCINが「低」であるなら、トラン
ジスタ18はCINの０を伝達する。従って、もしペアーCIN
−Ｐが値０−１あるいは１−０を有するならインベータ
20の出力は「高」であり、０−０および１−１に対して
は「低」である。かくして出力Ｓ（ｉ）は信号CINＰ
を供給する。
れ、かつ論理結果を発生する排他的オアアセンブリによ
って形成されている。信号CINは▲▼に基くイン
バータ17の出力上で得られる。信号CINはNMOSトランジ
スタ19のゲートおよびNMOSトランジスタ18のソースに印
加される。信号Ｐはトランジスタ18のゲートおよびトラ
ンジスタ19のソースに印加される。２つのトランジスタ
のドレインは相互接続され、インバータ20を介して結果
出力Ｓ（ｉ）に接続される。VDDから直列に接続された
２つのPMOSトランジスタ21,22はトランジスタ18,19のド
レインの共通接合に接続され、それらのゲートは信号Ｐ
および信号CINにそれぞれ接続されている。２つの信号C
INとＰが０の場合、トランジスタ18,19はターンオフさ
れ、それらのドレインはそれらの極性がトランジスタ1
8,19の極性と反対であると言う理由でターンオンされて
いるトランジスタ21,22によってVDDに「引付け」られて
いる。CINとＰが「高」である場合、トランジスタ18,19
はターンオンされ、従ってそれら双方は「高」レベルに
導通する。もしCINが「高」でありかつＰが「低」であ
るなら、トランジスタ19はＰの０を伝達し、そしてもし
Ｐが「高」でありかつCINが「低」であるなら、トラン
ジスタ18はCINの０を伝達する。従って、もしペアーCIN
−Ｐが値０−１あるいは１−０を有するならインベータ
20の出力は「高」であり、０−０および１−１に対して
は「低」である。かくして出力Ｓ（ｉ）は信号CINＰ
を供給する。
第３図は同じタイプの回路を示すが、しかしこれはキ
ャリイ選択装置の実現を意図したものである。第３図に
示された回路は第３トランジスタ３を含み、これは信号
INHIBITによって制御され、そのゲートは禁止ラインINH
IBITに接続されている。このようにして、１つの段から
各段が前段からの結果を待たねばならない次の段にキャ
リイを伝ぱんする連鎖の代りに、今や２つの連鎖が具え
られ、その１つはキャリイを導入し、他方は「非キャリ
イ（non−carry）」を導入する。このようにして、計算
は前段におけるのと同時刻に関連する段で実行され、そ
のあと、前段の結果（キャリイ）は利用可能となり、そ
れらは２つの連鎖間で選択することのみが必要であろ
う。第３図に示された回路はこのようにして２つのキャ
リイ入力▲▼，▲▼を２つのキャリ
イ出力▲▼，▲▼に接続する２
つの伝ぱん連鎖を具えている。
ャリイ選択装置の実現を意図したものである。第３図に
示された回路は第３トランジスタ３を含み、これは信号
INHIBITによって制御され、そのゲートは禁止ラインINH
IBITに接続されている。このようにして、１つの段から
各段が前段からの結果を待たねばならない次の段にキャ
リイを伝ぱんする連鎖の代りに、今や２つの連鎖が具え
られ、その１つはキャリイを導入し、他方は「非キャリ
イ（non−carry）」を導入する。このようにして、計算
は前段におけるのと同時刻に関連する段で実行され、そ
のあと、前段の結果（キャリイ）は利用可能となり、そ
れらは２つの連鎖間で選択することのみが必要であろ
う。第３図に示された回路はこのようにして２つのキャ
リイ入力▲▼，▲▼を２つのキャリ
イ出力▲▼，▲▼に接続する２
つの伝ぱん連鎖を具えている。
第２図の素子に対応する第３図の素子は同じ参照図に
よって表わされ、これについては再び説明しない。第２
図の素子と比べて新しいが、類似の機能を有する素子は
同じ参照記号によって示されているが、それは文字Ｂに
よって拡張されている。かくして、ライン▲▼，
▲▼上にキャリイを発生する装置はライン▲
▼と接地間に直列に接続されている３つのNMOSト
ランジスタ1,2,3によって形成されている。しかし、こ
の場合のように、ライン▲▼の端部に接続され
たトランジスタはそのゲートが論理接続に接続された
ものでなくてはならず、一方、２つのトランジスタ１と
２の直列接続の順序は第２図と異なっていない。かくし
て、ライン▲▼（ｉ）のキャリイを発生
する装置は、そのゲートが論理接続に接続され、かつ
そのドレインが伝ぱんライン▲▼（ｉ）
に接続され、一方、そのソースはそのドレインがキャリ
イ伝ぱんライン▲▼（ｉ）に接続されているト
ランジスタ１のソースに接続されている単一NMOSトラン
ジスタ1Bによってのみ形成できる。ライン「Prech」か
らライン▲▼のプレチャージングを実現
するために、別の補助トランジスタ16Bがそれにもかか
わらず必要であることは注意すべきである。ラインC15,
C15BISとトランジスタ26,26Bは、段の結果Ｓ（ｉ）の計
算のためにライン▲▼，▲▼によっ
て伝えられたデータ間の説明された選択を行なうのに役
立っている。前後がその計算を終了した場合に、ライン
C15とC15BISは前段あるいは一群の前段からのキャリイ
と、このキャリイの逆数をそれぞれ導通する。そのゲー
トがラインC15とラインC15BISにそれぞれ接続されてい
るトランジスタ26と26Bはそれぞれインバータ17と17Bの
出力トランジスタ18のソースとの間に接続されている。
従って前段からのキャリイに依存して、トランジスタ26
あるいはトランジスタ26Bはターンオンし、それ故、▲
▼（ｉ）あるいは▲▼（ｉ）はそれ
ぞれ選択されるであろう。
よって表わされ、これについては再び説明しない。第２
図の素子と比べて新しいが、類似の機能を有する素子は
同じ参照記号によって示されているが、それは文字Ｂに
よって拡張されている。かくして、ライン▲▼，
▲▼上にキャリイを発生する装置はライン▲
▼と接地間に直列に接続されている３つのNMOSト
ランジスタ1,2,3によって形成されている。しかし、こ
の場合のように、ライン▲▼の端部に接続され
たトランジスタはそのゲートが論理接続に接続された
ものでなくてはならず、一方、２つのトランジスタ１と
２の直列接続の順序は第２図と異なっていない。かくし
て、ライン▲▼（ｉ）のキャリイを発生
する装置は、そのゲートが論理接続に接続され、かつ
そのドレインが伝ぱんライン▲▼（ｉ）
に接続され、一方、そのソースはそのドレインがキャリ
イ伝ぱんライン▲▼（ｉ）に接続されているト
ランジスタ１のソースに接続されている単一NMOSトラン
ジスタ1Bによってのみ形成できる。ライン「Prech」か
らライン▲▼のプレチャージングを実現
するために、別の補助トランジスタ16Bがそれにもかか
わらず必要であることは注意すべきである。ラインC15,
C15BISとトランジスタ26,26Bは、段の結果Ｓ（ｉ）の計
算のためにライン▲▼，▲▼によっ
て伝えられたデータ間の説明された選択を行なうのに役
立っている。前後がその計算を終了した場合に、ライン
C15とC15BISは前段あるいは一群の前段からのキャリイ
と、このキャリイの逆数をそれぞれ導通する。そのゲー
トがラインC15とラインC15BISにそれぞれ接続されてい
るトランジスタ26と26Bはそれぞれインバータ17と17Bの
出力トランジスタ18のソースとの間に接続されている。
従って前段からのキャリイに依存して、トランジスタ26
あるいはトランジスタ26Bはターンオンし、それ故、▲
▼（ｉ）あるいは▲▼（ｉ）はそれ
ぞれ選択されるであろう。
上述の種々のインバータは詳細には示されていない。
その実現は、例えばCMOS技術（NMOSとPMOS）からよく知
られている。
その実現は、例えばCMOS技術（NMOSとPMOS）からよく知
られている。
術語「高」と「低」はそれぞれ「供給電圧に接続され
た」と「接地に接続された」ことを意味し、もし逆極性
を有するトランジスタが使用されるなら、レベル「高」
は絶対値に関してのみ高いと言うことは明らかであろ
う。
た」と「接地に接続された」ことを意味し、もし逆極性
を有するトランジスタが使用されるなら、レベル「高」
は絶対値に関してのみ高いと言うことは明らかであろ
う。
（要 約） 先行回路（▲▼）からのキャリイの処理および
それを次の回路（▲▼）に伝達することを含
む、２つのビット（A,B）の演算を実行する回路であ
る。
それを次の回路（▲▼）に伝達することを含
む、２つのビット（A,B）の演算を実行する回路であ
る。
この回路は、プログラムライン（α，β，γ，δ）を
介してプログラムでき、かつ論理結合（）を供給する
MOSトランジスタ（６−11）によって形成された回路網
を具えている。排外的伝ぱん発生装置は３つのMOSトラ
ンジスタ（2,1,3）によって形成され、これらのMOSトラ
ンジスタはキャリイ伝ぱんライン（▲▼，▲
▼）と大地の間に直列に接続され、そのゲートは処
理されるべきビットの１つ（Ａ）、論理結合（Ｐ）、お
よびキャリイ禁止ライン（INHIBIT）それぞれに接続さ
れている。
介してプログラムでき、かつ論理結合（）を供給する
MOSトランジスタ（６−11）によって形成された回路網
を具えている。排外的伝ぱん発生装置は３つのMOSトラ
ンジスタ（2,1,3）によって形成され、これらのMOSトラ
ンジスタはキャリイ伝ぱんライン（▲▼，▲
▼）と大地の間に直列に接続され、そのゲートは処
理されるべきビットの１つ（Ａ）、論理結合（Ｐ）、お
よびキャリイ禁止ライン（INHIBIT）それぞれに接続さ
れている。
第１図は従来技術の回路のブロック線図を、 第２図は本発明によるキャリイ伝ぱん段のみの電気的線
図を、 第３図は本発明によるキャリイ選択段の電気的線図を示
している。 1,1B,2,3……NMOSトランジスタ ４……補助インバータ、５……PMOSトランジスタ ６〜11……トランジスタ、12,13……インバータ 15,15B,16,16B……NMOSトランジスタ 17,17B……インバータ 18,19……NMOSトランジスタ 20……インバータ 21,22……PMOSトランジスタ 26,26B……トランジスタ
図を、 第３図は本発明によるキャリイ選択段の電気的線図を示
している。 1,1B,2,3……NMOSトランジスタ ４……補助インバータ、５……PMOSトランジスタ ６〜11……トランジスタ、12,13……インバータ 15,15B,16,16B……NMOSトランジスタ 17,17B……インバータ 18,19……NMOSトランジスタ 20……インバータ 21,22……PMOSトランジスタ 26,26B……トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリスチャン・ミシェル・デヌシャテル フランス国78140 ベリズィ リュ アル ベール ピション７ (56)参考文献 特開 昭60−191331（ＪＰ，Ａ)
Claims (4)
- 【請求項１】演算および／または論理２進入力データＡ
およびＢに基き、一方では前段からの何らかのキャリイ
（CIN）を考慮して演算を実行し、かつ演算結果ならび
にもしあるなら次段に印加すべきキャリイ（COUT）を供
給する複数のそのような段を具えるユニットの段を形成
する回路であって、該回路は、 「論理接続」（Ｐ）上にα，β，γ，δがプログラミン
グパラメータである論理結合 ＝α.A.B＋β.A.＋γ．.B＋δ． を供給するMOSトランジスタの回路網によって形成され
るプログラマブルデータ処理装置、 キャリイを１つの段から次の段に伝ぱんするために連鎖
のキャリイ入力とキャリイ出力との間に挿入されたMOS
トランジスタによって形成されるキャリイ伝ぱん装置で
あり、その連鎖の出力はさらに各段でクロック期間の間
にプレチャージされるもの、 連鎖を放電するトランジスタを具える排他的キャリイ伝
ぱん発生装置、および 回路の論理結果を発生する装置、 を含むものにおいて、 排他的キャリイ伝ぱん発生装置はキャリイ伝ぱん連鎖の
出力と論理レベル「低」に対応する電位を伝える点との
間に直列に接続されている少なくとも２つのMOSトラン
ジスタ（1,2）によって形成され、 上記のトランジスタのゲートは１つのデータ入力および
上記の論理結合（）を伝える接続にそれぞれ接続さ
れ、 キャリイ伝ぱんトランジスタ（15）のゲートは、インバ
ータを介して論理結合を伝える上記の接続に接続されて
いること、 を特徴とする回路。 - 【請求項２】特許請求の範囲第１項に記載され、かつキ
ャリイ選択装置の実現を意図する回路であって、その目
的で２つのキャリイ伝ぱん連鎖（CIN,CINBIS）および２
つの排他的キャリイ伝ぱん発生装置を具えるものにおい
て、 これらの２つの装置の１つは第１伝ぱん連鎖と「低」論
理電位の間に直列に接続されている２つのMOSトランジ
スタによって形成され、 そのドレインが上記の連鎖に直接接続されているトラン
ジスタ（１）のゲートは上記の論理接続（Ｐ）に接続さ
れ、 他の排他的キャリイ伝ぱん発生装置はそのゲートがまた
上記の論理接続（）に接続され、かつ他の伝ぱん連鎖
とそのドレインが第１伝ぱん連鎖に接続されているトラ
ンジスタ（１）のソースとの間に挿入されている単一ト
ランジスタ（1B）によって形成されていること、 を特徴とする回路。 - 【請求項３】データ処理トランジスタの回路網は４つの
接続によって形成され，その各々は４つのプログラミン
グライン（α，β，γ，δ）の１つを上記の論理結合を
変化する接続に接続し、上記の接続の各々が少なくとも
MOSトランジスタのドレイン−ソース通路を具えるもの
において、 ２つの接続は直列に接続される２つのトランジスタを具
えるが、一方では他の接続は１つのトランジスタのみを
具え、 毎回プログラミングラインを１つの２トランジスタ接続
の２つのトランジスタの中心点に接続すること、 を特徴とする特許請求の範囲第１項あるいは第２項のい
ずれか１つに記載の回路。 - 【請求項４】論理結合を伝ぱんトランジスタ（15）のゲ
ートに伝える上記のラインを接続するインバータ（４）
は、その極性が論理・伝ぱん回路網のトランジスタの極
性と反対であり、かつそのゲートは上記のインバータの
出力に接続されているトランジスタ（５）を介して
「高」論理レベルを有する電圧に対するソースに接続さ
れたその入力を有することを特徴とする特許請求の範囲
第１項あるいは第２項のいずれか１つに記載の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8604506 | 1986-03-28 | ||
| FR8604506A FR2596544B1 (fr) | 1986-03-28 | 1986-03-28 | Circuit arithmetique et logique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62276628A JPS62276628A (ja) | 1987-12-01 |
| JPH087671B2 true JPH087671B2 (ja) | 1996-01-29 |
Family
ID=9333665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073032A Expired - Lifetime JPH087671B2 (ja) | 1986-03-28 | 1987-03-28 | 演算・論理回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4805130A (ja) |
| EP (1) | EP0239168B1 (ja) |
| JP (1) | JPH087671B2 (ja) |
| DE (1) | DE3776933D1 (ja) |
| FR (1) | FR2596544B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1210765B (it) * | 1987-05-27 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Unita logico aritmetica in tecnologia c mos |
| JPH01244531A (ja) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | 論理回路 |
| EP0352549B1 (de) * | 1988-07-29 | 1995-06-07 | Siemens Aktiengesellschaft | Carry-select-Addierer |
| US7895560B2 (en) * | 2006-10-02 | 2011-02-22 | William Stuart Lovell | Continuous flow instant logic binary circuitry actively structured by code-generated pass transistor interconnects |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2649968A1 (de) * | 1976-10-30 | 1978-05-03 | Licentia Gmbh | Schaltungsanordnung zur uebertragsbildung |
| FR2516675A1 (fr) * | 1981-11-19 | 1983-05-20 | Labo Cent Telecommunicat | Cellule d'addition binaire a trois entrees a propagation rapide de la retenue |
| US4498135A (en) * | 1982-02-22 | 1985-02-05 | Texas Instruments Incorporated | Microcomputer with accumulator addressing |
| EP0122946B1 (de) * | 1983-04-15 | 1987-09-09 | Deutsche ITT Industries GmbH | CMOS-Volladdierstufe |
| JPS60134932A (ja) * | 1983-12-24 | 1985-07-18 | Toshiba Corp | プリチヤ−ジ型の桁上げ連鎖加算回路 |
| US4763295A (en) * | 1983-12-27 | 1988-08-09 | Nec Corporation | Carry circuit suitable for a high-speed arithmetic operation |
| US4563751A (en) * | 1984-04-26 | 1986-01-07 | Motorola, Inc. | Carry propagate adder circuit which differentially senses a carry input |
-
1986
- 1986-03-28 FR FR8604506A patent/FR2596544B1/fr not_active Expired
-
1987
- 1987-03-19 DE DE8787200502T patent/DE3776933D1/de not_active Expired - Lifetime
- 1987-03-19 EP EP87200502A patent/EP0239168B1/fr not_active Expired - Lifetime
- 1987-03-26 US US07/030,946 patent/US4805130A/en not_active Expired - Fee Related
- 1987-03-28 JP JP62073032A patent/JPH087671B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62276628A (ja) | 1987-12-01 |
| EP0239168B1 (fr) | 1992-03-04 |
| FR2596544B1 (fr) | 1988-05-13 |
| FR2596544A1 (fr) | 1987-10-02 |
| US4805130A (en) | 1989-02-14 |
| DE3776933D1 (de) | 1992-04-09 |
| EP0239168A2 (fr) | 1987-09-30 |
| EP0239168A3 (en) | 1988-01-13 |
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