JPH01244531A - 論理回路 - Google Patents
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- JPH01244531A JPH01244531A JP63072635A JP7263588A JPH01244531A JP H01244531 A JPH01244531 A JP H01244531A JP 63072635 A JP63072635 A JP 63072635A JP 7263588 A JP7263588 A JP 7263588A JP H01244531 A JPH01244531 A JP H01244531A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔概要〕
論理回路、特に32.64.80ビツトなどの多ビット
数の並列同時処理に係る2段階桁上げ選択加算回路に関
し、 区分加算器の桁上げ信号を直接上位に順次伝播させるこ
となく、桁上げ信号と、和信号と、それらの反転信号と
を2段階に分けて選択処理し、実キャリー信号確定時に
同時に高速加算処理をすることを目的とし、 その第1の回路をMビット並列全加算回路における区分
加算をする論理回路であって、前記論理回路がユニポー
ラ素子のトランスファーゲートを用いて構成される区分
加算器を具備し、前記区分加算器内の最下位桁から一桁
下位側桁からの実キャリー信号が「11及びr □ 、
+である場合の仮和信号Fj(1)又は Fj (0)
の出力生成に要する各桁の下位桁からの;トヤリー信号
と、前記区分加算器の上位桁に伝播させるキャリー信号
とを、同一のトランスファーゲート及びインパーク連鎖
より生成することを含み構成する。 その第2の回路をMビット並列全加算をする論理回路で
あって、 11;1記論理1111路がrlビ、r lマ+jにし
゛分貫用η器7.−1.4−(1::1し、 11;1記最下位1ii側からも2えて第S IIIJ
口の区分線1γ器から出力される仮のニドヤリ−信号対
を下(◇I(iからの実−1−ヤリ−信号が前記区分加
算器へ到達する以前に、上位桁へm桁伝播さゼて各桁の
仮和信号を生成しておき、 前記区分加算器の1つ下の桁の実キャリー信号が確定し
た時点で、該実キャリー信号のrl、又は「01に応し
たn十m桁の実和信ηとm+1桁日ぺの実キャリー信号
とを同時に;’A択比出力ることを含み構成する。 〔産業上の利用分野] 本発明は論理回路に関するものであり、更に詳しく言え
ば32,64.1’lOヒ′ノドなどの多ピント数の並
列同時処理に係る2段階桁」二げ選IR加算回路に関す
るものである。 11ヌ°l1rlj州、I)・ 第18〜20し]::L iif:東側に係る説明図で
、ノiうろ。 7P、 ] 81ニアJ (;l従来例、、lf+ルl
G ヒy ) fir lxげi’! tR加算回路
の(14成図を示している。 [21において、CS△は4ピノ[■、区分加算器、M
I) Xは4 K、Ilの2人カマルチプレクサ、C
8は桁上げir1尺器である。また、A、Bは2つのM
桁で表される2進数すなわち、表示された被加数および
力11数であり、(列えばM=16のときは16ビノト
の情報軍である。なお、Δ3−0. r31−o−A
ls−+Z 、BIS−12は、16ピントの情報室を
4区分して各区分線1γ器C3Aに入力する「0」又は
「11の区分ピッ)・である。 C−1は最下焼損のすく下のtiiからの実キャリー信
号であり、C:+’、 C1’、cl+’、 c1
5’は該実キャリー信号がrO,の場合の−F位桁に伝
播するキャリー信号、c、’ 、c、奪、 CI+’
、 c+’、’ は該実キャリー信号が「11の場
合の」二値桁に伝播するキャリー信号である。また80
〜Sl、はサム出力信号(S=A+B)である。 第19図は従来例に係るマンチェスター形、トヤリー加
′a、3の構成図であり同図(a)は32ビツトアダ一
全体措成図を示している。図において、/’11.Bは
づピント分のフルアダーを含む正・負論理ブロックを示
している。 同UL (b )は4ビツトバイパス回路図であり、イ
ンバータlやトランスファーゲートTGを用いて、4ビ
ツト毎に下位からのキャリー信号CANをバイパスさせ
てキャリー信号Cjを出力する回路を示している。 同図(C)!:;4ビ、トフルアダーであり、正論理フ
ルアダーを示している。 図において、4ビツトフルアダーは各入力デー9 A
i 、 B i C:)組ミ合hQ (A i、
B i ) −□ (0,1)又は(1,0)の場合、
下位ビットからのキャリー信号CINの待ち状態を発汁
している、この場合、バイパス回路を通すことにより4
ビツトすべてをキャリー信号C3が伝播して1〒くクリ
チカルパフ、を短1宿することができ、イ1[ゼて、4
ビツトを一、T−位とする3プロ、りをバイパスする1
2ビノト区間のバイパス回路を2カ所設ける事によりキ
ャリー信号Cjの伝播の商速処理をしている。 第20図は従来例の32ビツト長の2段階桁上げ先見加
算器に係る構成図であり、同図(a)は同全体構成図を
示している。 図においてU L Bは、桁上げ伝t15/生成ユニン
ト、BCLAは4ビット長ブロック桁上げ先見ユニット
、2は8ビ、ト1cLAユニット、3は32ビツト長和
ユニツトである。またA=A0〜△、、、B−B、 〜
R,,は2つの32桁で表される2進数である。なJ、
r P ! = P (1””’ P 31及びG=G
。 〜G、1はPi=Ai■13i、Gi−△1−Biによ
り定義されるキャリー制御1又はキャリー発生信号であ
る。 S i −= S、−3,、、はサム出力信号(S==
A+B)である。 同図(b)は4ビ、ト長ブロック桁上げ先見ユニットの
11・i成r21である。 [4において、第Oビ、I・かみ第3ピントまでのiヤ
リ−制御ゴDイ;+ SI I”。〜「゛、と、第OL
”y lから第3ビ、ト;トでの、1−ヤリー発・十イ
言5)G0〜G3、および本ブロックの?t3下位、1
、リー桁下の桁からのTキャリー信ΣC−1を入力とし
、プロ、り先見Iii」二げ制御信号P。“、プロ、り
先見桁」二げ発ノ1−信号G、′、および実キャリー信
号Co 、CI、C2を生成している。 同図(C)は8ビツト長CI、Δユニットの構成図であ
る。図において、第0ビツトから第7ビ。 トまでのブロック先見桁上げ制御信号P0°〜P、。 、第0ビツトから第7ビツトまでのブロック先見桁上げ
発生信号G0°〜G7°、および木ブIl:l。 りの最下位より一桁下の桁からの実キャリー信号C−1
を入力として、4桁毎の実、1−ヤリー信ηC7、C,
、C,、、・・・、C,、、C,、を構成している。 なお、CLAユニットは2〜9人力A、:<D(又はN
AND)と2〜9人力OR(又はX0R)論理回路より
成っている。また、実際の回路構成では、5人力以上の
回路、たとえば9人力A、 N D i−理回路の場合
には3人力A N D 3A理回路4個(又は3入力N
“/〜Nm13個と3人7すN01で1 ”11.1
)を且Iみ合ね一〇で形成される。 〔発明が解決しようとする課題〕 ところで従来例によれば、16ビノト桁上げjπIR加
11回路では、胎列加算の高速処理をするために区分加
算器の上位桁に伝播させるキャリー信号C:l’、
C?’、 CIl’I Cl5O0Cff’、
C?’、CI+’、 cp5’を高速に発生させる区
分加算器C3Aや桁上げ選択器C8を設けている。 これによりその構成素子数が多くなり、また、区分ビッ
ト長が長くなったときに桁上げ選択器C8において、処
理時間の遅れを発生するという課題がある。 また、トランスファーゲートTGを4段以上直結にする
ゲート長1.!’i (μm)以下のCMO3回路を含
むマンチェスター形キャリー加算器では、トランスファ
ーゲートの直列抵抗とソース・ドレ・イン間の接合容量
の影響で信号波形が鈍り、処理速度が遅くなったり、素
子数を減少した割には動作電力を多く消費するという課
題がある。 さらに、32ピント長の2段階);テ上げ先見11口1
′L器によれば、ゲート段数が増1;ロシ、−1−り一
信号の伝播が低速になり、ファンイン酸の増大に伴う処
理の低速化の原因を4Lする また、各桁のキャリー13号C0〜C) 1 +:キー
リー発生信号Gi、キャリーギ111信号P)を入力待
BCLA−CI−へ→B CL 、Aとイ′I:螺され
て信号−夕凸理された後にサム出力信号S i = S
o〜S 5 l ’:得るための信号として生成され
るので、その処理時間を長く要するという課題がある。 本発明はかかる従来例の1に鑑み創作されたものであり
、区分加算器の桁上げ信号を直接−に1位に順次伝播さ
せることなく、tiテ上げ信号と可信号とそれらの反転
信号とを2段階に分けて選択処理し、実キャリー確定時
に同時に高速加算処理をすることを可能とする論理回路
の提供を目的とする。 〔課題を解決するための手段〕 本発明の論理回路は、その一実施例を第1〜17図に示
すように、第1の回路をMビット並列全加算回路におけ
る区分加算をする論理回路であって・ 前記論理回路がユニポーラ素子のトランスファーゲー)
TGを用いて構成される区分力Il算器C8Aを具備し
、 前記区分加算器C3Aの内の最下位桁から一桁下位側の
桁の実キャリー信号Ciが「1」及び「0」である場合
の仮和信号Fj (1)又は Fj (0)の出力生成
に要する各桁の下位桁からのキャリー信号Cj −1,
1 びCj −+、o と、前記区分抽n器C5Aの上
位桁に伝播させるキャリー信号C1(1) 、 C1(
0) とを、同一のトランスファーゲート及びインパー
ク連鎖より生成することを特徴とし、 第2の回路をMビ、ト並列全加算をする論理回路であっ
て、 前記論理回路がnビット毎に区分加算器C5Aを!′l
t偏し、 前記最下位桁側から数えて第S個目の区分加算器CS△
から出力される仮の−1−4・リーイ3号り・l Cr
、 S−+(])、 Cn5−+(0)を、下位桁から
の実キ・・り一部6Cい−1,。−1が該P分抽算器C
8Δに達成する以前に」二値桁へm槓伝1工さセ、各桁
の仮の和(3号Fj(1) 、 Fj(0)を発生さ一
部ておき、前記区分加算2ii CS Aの一桁下の桁
j’ = (s−1)n−1での実キャリー信号Cj′
が確定した時点で、該実キャリー信号Cj′の「1」又
は「0」に応したn十m桁の実和信号Fjとm+1桁目
への実キャリー信号C(s−11eus−1とを同時に
選択出力することを特徴とし、 第3の回路を区分加算器C5Aより出力される仮のキャ
リー信号C−(1) 、 C−(0) と、仮和信号
Fj(1) 、 Fj(0)及び上位桁への一対の;ト
ヤリー信号Cn5− + (]) 、 Cn5− 、
(0)とを入力して、下位桁の実キャリー信号Cjの6
イ1°定時に実和信号F1と実キャリー信号Cn5−+
とを選択出ノJする論理回路であって、 トランスファーゲー)TOのワイヤード・オア出力をイ
ンバータ11により反転出力する回路を2段連結して構
成されることを1冒1シとじ、第4の回路をMビット4
1・列全加算回路における区分抽1γをする論理回路で
あって前記論理回路を(14成する回路の一部がI・ラ
ンスファーゲートTGを用いて)色代されるV分フ)I
′l算器C3△を具備し、前記区分加算2Hc S A
より下位桁からの実キャリー(3号C5が「1」及び「
0」である場合の仮和信号Fj (1)又はFj (0
)の出力生成に要する各桁の下位桁からのキャリー信心
Cj−1,1及びCj−+、oと、前記区分加算器CS
Aの上位桁に伝播させるキャリー信号Cjを生成する
ために使用するブロック先見桁上げ副面信号BPi及び
先見桁上げ発生信号BGiとを生成する回路を含み、前
記キャリー信号Cj−+ 、 oと先見桁上げ発生信号
BGiとを同一のトランスファーゲートTG及びインパ
ーク連鎖より生成することを特徴とする回路とし、第5
の回路を1,4ピント並列全加算をする論理回路であっ
て、 前記論日回・路がnビット毎に区分加算器C3Aを具(
1口し、 前記区分加算器CS Aから出力されるブロック先見桁
上げ制?11信号BPjと、ブロンク先見桁上げ発生信
号BGjとを用いてブロック先見処理をする回路がトラ
ンスファーゲートTGおよびインバータ連鎖よりなるこ
とを特徴とし、11」記区分加算器C3八およびブロッ
ク先見処理回路の上位桁への桁上げ信号Cげ(0) 、
Ck″(])および仮相和信号j (0) 、 Fj
(1)を生成する桁数が下位桁を少なく、上位桁を多
くすることを特徴とし上記目的を達成する。 (作用〕 本発明の第1の論理回路によれば、各桁の桁上げ信号と
上位桁上げ信号とを同一のTG(トランスファーゲート
)、インパーク連鎖により生成している。 このため、同時に処理するブロック内の最下位桁の1桁
下の実キャリー信号が確定すると上位桁に伝播するキャ
リー信号と該ブロック内の各桁の実和信号Fjを即時に
確定することができ、これにG より少ない構成素子数で高速加速処理をすることが可能
となる。 また、本発明の第2の論理回路によれば実キャリーが到
達する以前に下位桁から第S個目の区分加算器より出力
される仮キャリー信号を上位桁にある一つ以上の区分加
算コ5の出力を処理するブロックに伝播し先見加速処理
をしている。 このため、実キτり一信号が確定すると区分加算器の上
位((テに伝を工する被選択キャリー信号(仮キャリー
信号)から真の桁上げ信号と該区分加算器の上位桁側に
ある複数の区分加″c′L器の出力に係る複数桁の実和
信号とを即時に選択することができる。これU二より高
速区分選択処理をすることが可能となる。 また、第3の論理回路によれば、トランスファーゲート
のワイヤードオア出力をインパークにより反転出力する
回路を2段連結して構成している。 このため論理ゲートの構成素子数を少なくすることがで
き、ゲート遅延時間を短縮することが可能となる。 −zた が4 ノ’HQ pp m’、 路:l l
h ’J: [)7.? 1jll ’(’J: :4
g 円’Tブ1コ、り先見!ii 1−げ発)1(、;
−シを′1−成し、該[7,分1j11算2χ内での仮
和信号対とを構成するのに必要な各tiiの下位桁から
のキャリー信号対のうちの一方と該ブロック先見tii
−1−げ発)1ユ1ハ号とを同一のトランスファーゲー
トおよびインハーク連鎖により生成している。 このため論理ゲートの構成素子数を少なくすることがで
き、ゲートの遅延時間を短縮することが可能となる。 また、第5の論理回路に、Lれば、区分加算器の上(ケ
[5のlii上げを仮決定する桁数が下位!i?を少な
く上位桁を多くしている。 このため、例えば第2〜8桁までの実和信号を4ゲ一ト
遅延時間内に、また第9〜I8桁は5ゲート、第19〜
35tiiは6ゲート、第36〜60)1テまでは7ゲ
ート、第GIIi7〜G 31iiまでは8ゲ+、 !
1]5の遅延時累1内に出力さ−Uることができる。 これにより全体の処理時間をより短縮することが可能と
なる。 1つ 1.1.ト(う11゛。 次
数の並列同時処理に係る2段階桁上げ選択加算回路に関
し、 区分加算器の桁上げ信号を直接上位に順次伝播させるこ
となく、桁上げ信号と、和信号と、それらの反転信号と
を2段階に分けて選択処理し、実キャリー信号確定時に
同時に高速加算処理をすることを目的とし、 その第1の回路をMビット並列全加算回路における区分
加算をする論理回路であって、前記論理回路がユニポー
ラ素子のトランスファーゲートを用いて構成される区分
加算器を具備し、前記区分加算器内の最下位桁から一桁
下位側桁からの実キャリー信号が「11及びr □ 、
+である場合の仮和信号Fj(1)又は Fj (0)
の出力生成に要する各桁の下位桁からの;トヤリー信号
と、前記区分加算器の上位桁に伝播させるキャリー信号
とを、同一のトランスファーゲート及びインパーク連鎖
より生成することを含み構成する。 その第2の回路をMビット並列全加算をする論理回路で
あって、 11;1記論理1111路がrlビ、r lマ+jにし
゛分貫用η器7.−1.4−(1::1し、 11;1記最下位1ii側からも2えて第S IIIJ
口の区分線1γ器から出力される仮のニドヤリ−信号対
を下(◇I(iからの実−1−ヤリ−信号が前記区分加
算器へ到達する以前に、上位桁へm桁伝播さゼて各桁の
仮和信号を生成しておき、 前記区分加算器の1つ下の桁の実キャリー信号が確定し
た時点で、該実キャリー信号のrl、又は「01に応し
たn十m桁の実和信ηとm+1桁日ぺの実キャリー信号
とを同時に;’A択比出力ることを含み構成する。 〔産業上の利用分野] 本発明は論理回路に関するものであり、更に詳しく言え
ば32,64.1’lOヒ′ノドなどの多ピント数の並
列同時処理に係る2段階桁」二げ選IR加算回路に関す
るものである。 11ヌ°l1rlj州、I)・ 第18〜20し]::L iif:東側に係る説明図で
、ノiうろ。 7P、 ] 81ニアJ (;l従来例、、lf+ルl
G ヒy ) fir lxげi’! tR加算回路
の(14成図を示している。 [21において、CS△は4ピノ[■、区分加算器、M
I) Xは4 K、Ilの2人カマルチプレクサ、C
8は桁上げir1尺器である。また、A、Bは2つのM
桁で表される2進数すなわち、表示された被加数および
力11数であり、(列えばM=16のときは16ビノト
の情報軍である。なお、Δ3−0. r31−o−A
ls−+Z 、BIS−12は、16ピントの情報室を
4区分して各区分線1γ器C3Aに入力する「0」又は
「11の区分ピッ)・である。 C−1は最下焼損のすく下のtiiからの実キャリー信
号であり、C:+’、 C1’、cl+’、 c1
5’は該実キャリー信号がrO,の場合の−F位桁に伝
播するキャリー信号、c、’ 、c、奪、 CI+’
、 c+’、’ は該実キャリー信号が「11の場
合の」二値桁に伝播するキャリー信号である。また80
〜Sl、はサム出力信号(S=A+B)である。 第19図は従来例に係るマンチェスター形、トヤリー加
′a、3の構成図であり同図(a)は32ビツトアダ一
全体措成図を示している。図において、/’11.Bは
づピント分のフルアダーを含む正・負論理ブロックを示
している。 同UL (b )は4ビツトバイパス回路図であり、イ
ンバータlやトランスファーゲートTGを用いて、4ビ
ツト毎に下位からのキャリー信号CANをバイパスさせ
てキャリー信号Cjを出力する回路を示している。 同図(C)!:;4ビ、トフルアダーであり、正論理フ
ルアダーを示している。 図において、4ビツトフルアダーは各入力デー9 A
i 、 B i C:)組ミ合hQ (A i、
B i ) −□ (0,1)又は(1,0)の場合、
下位ビットからのキャリー信号CINの待ち状態を発汁
している、この場合、バイパス回路を通すことにより4
ビツトすべてをキャリー信号C3が伝播して1〒くクリ
チカルパフ、を短1宿することができ、イ1[ゼて、4
ビツトを一、T−位とする3プロ、りをバイパスする1
2ビノト区間のバイパス回路を2カ所設ける事によりキ
ャリー信号Cjの伝播の商速処理をしている。 第20図は従来例の32ビツト長の2段階桁上げ先見加
算器に係る構成図であり、同図(a)は同全体構成図を
示している。 図においてU L Bは、桁上げ伝t15/生成ユニン
ト、BCLAは4ビット長ブロック桁上げ先見ユニット
、2は8ビ、ト1cLAユニット、3は32ビツト長和
ユニツトである。またA=A0〜△、、、B−B、 〜
R,,は2つの32桁で表される2進数である。なJ、
r P ! = P (1””’ P 31及びG=G
。 〜G、1はPi=Ai■13i、Gi−△1−Biによ
り定義されるキャリー制御1又はキャリー発生信号であ
る。 S i −= S、−3,、、はサム出力信号(S==
A+B)である。 同図(b)は4ビ、ト長ブロック桁上げ先見ユニットの
11・i成r21である。 [4において、第Oビ、I・かみ第3ピントまでのiヤ
リ−制御ゴDイ;+ SI I”。〜「゛、と、第OL
”y lから第3ビ、ト;トでの、1−ヤリー発・十イ
言5)G0〜G3、および本ブロックの?t3下位、1
、リー桁下の桁からのTキャリー信ΣC−1を入力とし
、プロ、り先見Iii」二げ制御信号P。“、プロ、り
先見桁」二げ発ノ1−信号G、′、および実キャリー信
号Co 、CI、C2を生成している。 同図(C)は8ビツト長CI、Δユニットの構成図であ
る。図において、第0ビツトから第7ビ。 トまでのブロック先見桁上げ制御信号P0°〜P、。 、第0ビツトから第7ビツトまでのブロック先見桁上げ
発生信号G0°〜G7°、および木ブIl:l。 りの最下位より一桁下の桁からの実キャリー信号C−1
を入力として、4桁毎の実、1−ヤリー信ηC7、C,
、C,、、・・・、C,、、C,、を構成している。 なお、CLAユニットは2〜9人力A、:<D(又はN
AND)と2〜9人力OR(又はX0R)論理回路より
成っている。また、実際の回路構成では、5人力以上の
回路、たとえば9人力A、 N D i−理回路の場合
には3人力A N D 3A理回路4個(又は3入力N
“/〜Nm13個と3人7すN01で1 ”11.1
)を且Iみ合ね一〇で形成される。 〔発明が解決しようとする課題〕 ところで従来例によれば、16ビノト桁上げjπIR加
11回路では、胎列加算の高速処理をするために区分加
算器の上位桁に伝播させるキャリー信号C:l’、
C?’、 CIl’I Cl5O0Cff’、
C?’、CI+’、 cp5’を高速に発生させる区
分加算器C3Aや桁上げ選択器C8を設けている。 これによりその構成素子数が多くなり、また、区分ビッ
ト長が長くなったときに桁上げ選択器C8において、処
理時間の遅れを発生するという課題がある。 また、トランスファーゲートTGを4段以上直結にする
ゲート長1.!’i (μm)以下のCMO3回路を含
むマンチェスター形キャリー加算器では、トランスファ
ーゲートの直列抵抗とソース・ドレ・イン間の接合容量
の影響で信号波形が鈍り、処理速度が遅くなったり、素
子数を減少した割には動作電力を多く消費するという課
題がある。 さらに、32ピント長の2段階);テ上げ先見11口1
′L器によれば、ゲート段数が増1;ロシ、−1−り一
信号の伝播が低速になり、ファンイン酸の増大に伴う処
理の低速化の原因を4Lする また、各桁のキャリー13号C0〜C) 1 +:キー
リー発生信号Gi、キャリーギ111信号P)を入力待
BCLA−CI−へ→B CL 、Aとイ′I:螺され
て信号−夕凸理された後にサム出力信号S i = S
o〜S 5 l ’:得るための信号として生成され
るので、その処理時間を長く要するという課題がある。 本発明はかかる従来例の1に鑑み創作されたものであり
、区分加算器の桁上げ信号を直接−に1位に順次伝播さ
せることなく、tiテ上げ信号と可信号とそれらの反転
信号とを2段階に分けて選択処理し、実キャリー確定時
に同時に高速加算処理をすることを可能とする論理回路
の提供を目的とする。 〔課題を解決するための手段〕 本発明の論理回路は、その一実施例を第1〜17図に示
すように、第1の回路をMビット並列全加算回路におけ
る区分加算をする論理回路であって・ 前記論理回路がユニポーラ素子のトランスファーゲー)
TGを用いて構成される区分力Il算器C8Aを具備し
、 前記区分加算器C3Aの内の最下位桁から一桁下位側の
桁の実キャリー信号Ciが「1」及び「0」である場合
の仮和信号Fj (1)又は Fj (0)の出力生成
に要する各桁の下位桁からのキャリー信号Cj −1,
1 びCj −+、o と、前記区分抽n器C5Aの上
位桁に伝播させるキャリー信号C1(1) 、 C1(
0) とを、同一のトランスファーゲート及びインパー
ク連鎖より生成することを特徴とし、 第2の回路をMビ、ト並列全加算をする論理回路であっ
て、 前記論理回路がnビット毎に区分加算器C5Aを!′l
t偏し、 前記最下位桁側から数えて第S個目の区分加算器CS△
から出力される仮の−1−4・リーイ3号り・l Cr
、 S−+(])、 Cn5−+(0)を、下位桁から
の実キ・・り一部6Cい−1,。−1が該P分抽算器C
8Δに達成する以前に」二値桁へm槓伝1工さセ、各桁
の仮の和(3号Fj(1) 、 Fj(0)を発生さ一
部ておき、前記区分加算2ii CS Aの一桁下の桁
j’ = (s−1)n−1での実キャリー信号Cj′
が確定した時点で、該実キャリー信号Cj′の「1」又
は「0」に応したn十m桁の実和信号Fjとm+1桁目
への実キャリー信号C(s−11eus−1とを同時に
選択出力することを特徴とし、 第3の回路を区分加算器C5Aより出力される仮のキャ
リー信号C−(1) 、 C−(0) と、仮和信号
Fj(1) 、 Fj(0)及び上位桁への一対の;ト
ヤリー信号Cn5− + (]) 、 Cn5− 、
(0)とを入力して、下位桁の実キャリー信号Cjの6
イ1°定時に実和信号F1と実キャリー信号Cn5−+
とを選択出ノJする論理回路であって、 トランスファーゲー)TOのワイヤード・オア出力をイ
ンバータ11により反転出力する回路を2段連結して構
成されることを1冒1シとじ、第4の回路をMビット4
1・列全加算回路における区分抽1γをする論理回路で
あって前記論理回路を(14成する回路の一部がI・ラ
ンスファーゲートTGを用いて)色代されるV分フ)I
′l算器C3△を具備し、前記区分加算2Hc S A
より下位桁からの実キャリー(3号C5が「1」及び「
0」である場合の仮和信号Fj (1)又はFj (0
)の出力生成に要する各桁の下位桁からのキャリー信心
Cj−1,1及びCj−+、oと、前記区分加算器CS
Aの上位桁に伝播させるキャリー信号Cjを生成する
ために使用するブロック先見桁上げ副面信号BPi及び
先見桁上げ発生信号BGiとを生成する回路を含み、前
記キャリー信号Cj−+ 、 oと先見桁上げ発生信号
BGiとを同一のトランスファーゲートTG及びインパ
ーク連鎖より生成することを特徴とする回路とし、第5
の回路を1,4ピント並列全加算をする論理回路であっ
て、 前記論日回・路がnビット毎に区分加算器C3Aを具(
1口し、 前記区分加算器CS Aから出力されるブロック先見桁
上げ制?11信号BPjと、ブロンク先見桁上げ発生信
号BGjとを用いてブロック先見処理をする回路がトラ
ンスファーゲートTGおよびインバータ連鎖よりなるこ
とを特徴とし、11」記区分加算器C3八およびブロッ
ク先見処理回路の上位桁への桁上げ信号Cげ(0) 、
Ck″(])および仮相和信号j (0) 、 Fj
(1)を生成する桁数が下位桁を少なく、上位桁を多
くすることを特徴とし上記目的を達成する。 (作用〕 本発明の第1の論理回路によれば、各桁の桁上げ信号と
上位桁上げ信号とを同一のTG(トランスファーゲート
)、インパーク連鎖により生成している。 このため、同時に処理するブロック内の最下位桁の1桁
下の実キャリー信号が確定すると上位桁に伝播するキャ
リー信号と該ブロック内の各桁の実和信号Fjを即時に
確定することができ、これにG より少ない構成素子数で高速加速処理をすることが可能
となる。 また、本発明の第2の論理回路によれば実キャリーが到
達する以前に下位桁から第S個目の区分加算器より出力
される仮キャリー信号を上位桁にある一つ以上の区分加
算コ5の出力を処理するブロックに伝播し先見加速処理
をしている。 このため、実キτり一信号が確定すると区分加算器の上
位((テに伝を工する被選択キャリー信号(仮キャリー
信号)から真の桁上げ信号と該区分加算器の上位桁側に
ある複数の区分加″c′L器の出力に係る複数桁の実和
信号とを即時に選択することができる。これU二より高
速区分選択処理をすることが可能となる。 また、第3の論理回路によれば、トランスファーゲート
のワイヤードオア出力をインパークにより反転出力する
回路を2段連結して構成している。 このため論理ゲートの構成素子数を少なくすることがで
き、ゲート遅延時間を短縮することが可能となる。 −zた が4 ノ’HQ pp m’、 路:l l
h ’J: [)7.? 1jll ’(’J: :4
g 円’Tブ1コ、り先見!ii 1−げ発)1(、;
−シを′1−成し、該[7,分1j11算2χ内での仮
和信号対とを構成するのに必要な各tiiの下位桁から
のキャリー信号対のうちの一方と該ブロック先見tii
−1−げ発)1ユ1ハ号とを同一のトランスファーゲー
トおよびインハーク連鎖により生成している。 このため論理ゲートの構成素子数を少なくすることがで
き、ゲートの遅延時間を短縮することが可能となる。 また、第5の論理回路に、Lれば、区分加算器の上(ケ
[5のlii上げを仮決定する桁数が下位!i?を少な
く上位桁を多くしている。 このため、例えば第2〜8桁までの実和信号を4ゲ一ト
遅延時間内に、また第9〜I8桁は5ゲート、第19〜
35tiiは6ゲート、第36〜60)1テまでは7ゲ
ート、第GIIi7〜G 31iiまでは8ゲ+、 !
1]5の遅延時累1内に出力さ−Uることができる。 これにより全体の処理時間をより短縮することが可能と
なる。 1つ 1.1.ト(う11゛。 次
【二1う1を6照しなから74:発明の実施)211
に−)い′こ説明する。 第1〜17図は、本発明の実hト例に係る論理回路の説
明図であり、第1し1は本発明の第1の実施例に係る区
分加算器の論理回路口を示している。 なコ3、Mビア 1−.1(:列全加算処理をする第1
の実施例に係るnビ、I・区分抽1′1器ではn=4の
場合を例にとって説明する。 同[i’II(a)は4ビット区分加算器の下位桁(j
−−1)からの桁」ニげか“ビの場合の仮和信号F i
(])(j=0.1.2.3)及び1−位桁(i≧4)
への1ii−J二げ信号(キャリー(六″;′i)C,
(1)を定住する論11r回路を示している。 Vにおいて、TO,〜TG、は例えばCMOSトランジ
スタ回路から成るトランスファーゲートである。なお、
l−ランスファーゲートTO,〜TG、:よCF〜イO
Sトランジスク回路以外に、NMO3,P’、、+O8
,その他MIS系素子を用いた回路、NべE SF E
TやIt E M Tなどの双方向特性を有する幸子
によりネハ成される回路を利用するものであっても良い
。なお、11はインバータ、12はEOR回路でI)る
。 また、G0〜G1はGj−八1−Bjからなるキー・り
一発lト信号であり、Po−P、はPj=△j S B
jからなるキャリー制?]ll信号である。なお、A
j、 B jLi2”)(1)Mヒン)ノ2i!!v
iA、 B○第j桁のピノ1−(入ツノデータ)である
、また、r0〜■、はP0〜P、の反転キャリー制御信
号、ic2.n、はGt、G−の反転キー・り一発kl
コイ3壮である。 CJ + 1 およびC,L+ はTG、インバータ連
鎖により生成される各桁の下位桁からのキャリー(1)
潟もしく it反転キャリー信号であり、該区分力l1
17器O下位桁(j−−−1)からのlii I−げが
“1′。 の場合のキャ°ノー信q、 C0,、〜C1,,もしく
ば反転キー・り一信ZC,,1〜C3、lである。 F 0fll〜F I N) ::!古P分抽1γ器の
下(−!!17(j==1′)からの桁)−げが“ビの
I+、合の仮相(11号てあ!つF jm である、。 なお、CJt++は各区分加算器C3Aからその上位桁
に伝播させる被i′A沢キャリー信号(仮のキャリー信
号)Cj(1)である。 同t”1 (b)は、同様に4ビア)区分ハ11算器の
下位桁 (、i −−−1)からの桁」二げが“0パの
場合の仮和信号Fj(0)n=0.1.2.3)及びト
(+7 tii (j≧4)へのキャリー信号C3(0
)を発生する論理回路を示している。 図において、TGl′〜TC:、 ’ はトランスファ
ーゲート、11はインバータ、12はF、 OR回(焔
で友)ろ。なオン、c、、、 〜b−はTO、インバー
タ連鎖により先住する各桁下佼tiiからの反転キャリ
ー信号で]1であり、F、(0)〜F3(0)は同様(
二発生ずる二な区分加算器の下(iNij(jm−1)
からのtii h ’、丁が“0°゛の場合の仮和信号
でありF ’+(0)である。 またC、(0)は区分抽1γ器の」−位桁に伝(8さ一
已る複!!j旧尺キャリー信号−((反のキャリー信号
)Cj(0)である。 第2図(↑本発明の第1の実施例の区分加算器に任る1
悦明UA−(あり、同図(il) :、口?(’l R
l【+l h:: (7)内部の論理回路を示している
。 図において、]゛G、はI・ランスファーゲート、11
はインバータである。なおI?、OR[1lil路12
はキャリー制御π信月Pj、−1’〒、−1−ヤリ−(
J1号Cj−1,1、 Cj−1,1を入力して、仮和
信号Fj(1) 、 (PjθCj−1,1)を出ツ
ノする機能を有している。 同図(b)は4ビット区分加算処理をする区分加算器の
ブロックHを示している。 このようにして、区分加算器の十位桁に伝播する2つの
被選択キャリー信号(仮のキャリー信号)Ci(1),
Ci(0)(i =3.7.11.15・・・63・・
・)から真の桁上げ信号を、下位から伝播してきた実キ
ャリー信号Cj (i>j)に基づいて選択すること
ができ、これにより裔速区分選)R処理をすることが可
能となる。 第3図は本発明の第1の実施例に係る2段階桁上げjK
択加算回路の構成図であり、64ビツト△LUを示して
いる。 図において、ULBは桁上げ伝if!i/生成ユニノt
’r 、L−+ l/l、271 (、〔N4 L
−、; r 21+1数A、 B J) 第!柘(i−
0,1,2・・ 63)のビ、)(入力データ)をイれ
ぞれΔI (△o −A+、z) 、 B ’+
(B。 〜BLJ)と、機能選沢信瀉T。−13とを入力して、
キャリー制御(3号P。−P 6’j及びキャリー発牛
信壮G0〜Cmを出力する機能を有している。 またC3Aは第1図に示す4ビット区分加算器、M P
X 3およびMPX4は第3および第4のマルチプレ
クサである。またC8Δ0は第1図に示すCSへの回路
(b)とF、(0)として信号P0を出力する回路を合
わせたものである。 なお、各回路の機能は第4〜69:lにおいて詳述する
。 第4図は本発明の第1の実施例に係る第3のマルチプレ
クサ(MPX3)の構成図であり、2段ト!v桁上げ選
択加算回路の中框となるものである。 図において、TGはトランスファーゲート。 】1はインバータである。 tgお、第3のマルチプレクサ(MPX3)は、4ピン
ト区分加算器C3Aの最下位の桁の一桁下の桁から仮の
キャリー信号C”(1)およびC”(0)の2211
thηの信号の°′ビ、“′0゛′に応して仮和信号F
j (1) 、 Fj (0)及び被選択キャリー信号
Ci (1) 1Ci(0)のいずれか一方を予め選ん
で置く回路と、実際のキャリー信号CINが決定された
ときにC” (1)側で選んだキャリー信号と、C”(
0)側で選んだキャリー信号のいずれか一方を実21の
キャリー信号CINの“1”、 ”′0°′に夕・づ応
して選択する回路とを、2段連結したものである。 また、第3のマルチプレクサ(MPX3)の論理回路は
、トランスファーゲートTGのワイヤードオアとインバ
ータ11との直結回路2段により、2段階桁上げ選択回
路を構成する。 これにより論理ゲートの構成素子数を少なくすることが
でき、ゲート遅延時間を短縮することができる。なおト
ランスファーゲートTGを使用しない組み合わせ回路、
例えばバイポーラ素子を使用して該選択回路を構成して
も良い。 また、被選択キャリー信号C,(1)、 C,(0)
は各区分加算器により生成される上位ti3に伝播さゼ
るキャリー信号であり、第1図のMビット並列全加算処
理をする区分加算器のキャリー信号出力C1(1)およ
びCi (0)に対応している。 なおC” (1) 、 C’ (0)は仮キャリー信
号であり、4ビット区分加算器C3Aの一つ下位側の同
様な第3のマルチプレクサMPX3から仮に選択出力さ
れるキャリー信号、例えばC”z(1) 、 C’5(
0)又は一つ下位側の4ビット区分加12HcsAから
のキャリー信号C,(1)、 C,(0)である。 すなわち、第3のマルチプレクサMPX3から出力する
仮キャリー信号C”、(1)は、下位桁からのキャリー
信号C”(1)の°゛l“°、“′0°”に対応して仮
に選択される一つ上位側の桁へのキャリー信ηであり、
同様にC”)(0)は、下位tijからのキャリー信号
、C” (0)に対応した仮キャリー信号である。 第5図は本発明の第1の実りか例に係る第4のマルチプ
レクサ(M P X 4 )の構成図である。 図において、TGはトランスファーゲート、11はイン
バータである。 なお、第4のマルチプレクサ(MP:l)ニオ第1Vの
4ビ、ト区分)〕11算器CS△により4−成された仮
和信号Fj (1) 、 Fj (0)およびキャリー
信月01(1) 、 C1(0)の各信号ベアから下位
桁からの実キャリー信号CIの°“1”、o゛に応じて
対応した実和信号Fjおよび上位桁への実キャリー信号
Ciを選択する回路である。 第6図は木発明の第1の実施例に係る各マルチプレクサ
のプロ、り図であり、同図(a)は第3のマルチプレク
サ(MPX3)のブロック図、同図(b)は第4のマル
チプレクサのブロック図を示している。 これ等により第1の実施例に係る2段階桁上げmlR加
1γ器を構成する。 次にその桁上げ動作を説明する。例えば第4〜第7桁に
第4のマルチプレク→’)MPX4回路を通用し、選択
実和信号F、〜F、と実キャリー信号C1を同時に出力
する。この出力信閃C1を実和信号F、〜F I+を決
定する第4のマルチプレクサMPX4回路、実和信号F
12〜F+sを決定する第3のマルチプし・クリヤ〜
4 PX 3回路に同時入力する。 これにより第3のマルチプレクサMPX 3回路ではC
I +の仮キャリー信号C”、、(1)、C”、 、
(0)として、第8〜11桁を処理する4ビット区分加
算2’A CS Aからのキャリー信号出力C,,(1
) 。 C口(0)を選んで第12〜15桁の第3のマルチプレ
クサMPX3回路へ入力して、第12〜15桁の仮キャ
リー信号Cn5−.(1)、 Cn5−、(0)の出力
に備えている。 次に被j×択キャリー信号C,,(1) 、 C,、
(0)のいずれかを選ふべきかを決定する実キャリー信
号C7が決定されると、その信号C1を第8〜11)(
iの第4のマルチプレクサMPXfl、第12〜15桁
の第3のマルチプレクサM P X 3に同時入力する
ことにより第8〜15桁までの実和信号F8〜F+sを
同時選択出力することができる。 このため第12〜15桁での仮キャリー信号C”、、(
])、C”、、(0)を最下位桁からの実キャリー信号
CINの伝播と時間的に並列処理させることにより実キ
ャリー信号C1〜C1,の決定に要する信号処理時間分
を短縮することが可能となる。 この信号処理時間はトランスファーゲートTOとインパ
ーク11の連結回路1組で論理ゲート1段分の平均遅延
時間に相当する。従って従来例の最下位の桁からl11
頁次、実キャリー信号Cjが決定されて行く桁上げ方法
に比べ、本発明の第2の実施例では任意の桁の実キャリ
ー(i号Cjを決定する信号処理時間について、仮キャ
リー信号C″1(1) 、 C” i (0)を上位
桁へ伝播する直列信号パスを増加することにより同時選
択出力する信号段数を増力■させることができるので、
遅延時間を)9縮することが可能となる。 また、各4ビット区分加算2’A CS Aのキ崎、り
一制fllPi、定住信号Giを生成した時間を起点と
すれば、論理ゲート5段分の遅延時間後にその出力が(
゛)られるため従来構成の回路に比べて約1.8倍の高
速処理を達成することが可能となる。 これは従来例のマングーニスクー形ニド→・リーアダー
や2段階桁、!ユげ先見JIII″X7器に比べても第
1の実施例の2段階桁上げjS(沢加算器の方が並列処
理時間が短く、配線容量等を無視すれば最も高速な加ゴ
γ回路を構成することが可能である。 第8図は木発明の第2の実施例に係る4ビット区分加1
γ器の構成図であり、同Iii’1(a)は、該区分加
算器の下位桁(j=−1)からの桁上げが“°ビの場合
の仮和信号Fj(1)(j=o、I。 2.3)及び上位桁(j≧4)へのブロック先見桁−ヒ
げ制御信号B P 3を生成する論理回路を示している
。 なお、第1の実施例に係る区分加算器の論理回路と同し
符号のものは同じ機能を有するので説明を省略する。 Vにおいて、BP、は4人力NAND回路13に各桁の
キャリー制<n信1’j P0〜P3を入ツノし、その
後、インバータ11を介して出ノ〕されるプロ7り先見
桁」二げ制御イス月である。 rEた、F、(1)〜F、(1)は、TG、 インパ
ーク連1j゛1により生成される該区分抽1γ器の下位
桁(j=−1)からの桁Eげが°゛ビ°場合の仮和信号
Fj(1)である。 同図(b)、’j同IYに下(Sr!ii (j
I)か5C)桁−J二げが°゛0゛の場合の仮和信号F
j(0) (i・0、l、2.3)及び十位桁(」≧
4)へのブ0゜り先見桁十げ発生信号BG1をノ1成ず
ろ論理回路を示している。 なお、同図(a)と同し符号のものは同し機能を存して
いるので説明を省略する。 図において、BG、は、TG、インパーク連鎖により発
生する各桁の反転キャリー信号C3,。をインバータ1
1を介して出力されるブロンク先見桁上げ発生信号であ
る。また、F、(0)〜F、(0)は、TC,インバー
タ連11゛1により生成される下位桁(j−−1)から
の桁−ヒげが“0°“の場合の仮和信号Fj (0)で
ある。 第9図は本発明の第2の実施例の4ビット区分加算器に
係る説明t’2+であり、同図(a)はE OR回路の
内部の論理回路を示している。また、同図(b)は4ビ
ット区分加’ff:2WC3へのプロ、り図を示してい
る。 これにより4ビット区分加1γ器を構成する。 第+aし=は第2の′L施例の第1のマルチプレクサ(
MI)XI)に係る構成図である。 し1において、TGはトランスファーゲート、11はイ
ンバータを示している。 F、(])〜F3(1)は桁」二げが“ビの場合の仮和
信号、F、(0)〜F、(0)は桁上げが“°0゛の場
合の仮和信号である。なお、XCINは最下位桁の1つ
下の桁からの反転実キャリー信号であり、Mは機能選択
信号である。 その動作は、仮和信号Fj (0)又はFj(1)を反
転実キャリー信号XCINによりTG、インバータ+1
4鎖してHJI、その出力信号とキャリー制御信−号P
jとを機能選択信号MによりTO,インバータl1i1
!Riシて選択し、実和信号Fjを出力するものである
。これにより反転実キャリー信号XC[Nがもπ定ずれ
ば聞刻実和(3号F1を確定することができる。 第11図は、本発明第2の実施例のプロンク先見1ji
上げ発生回路に係る説明図であり、同図(a)は下位桁
からの桁上げが°“1°°のときのブロック先見桁上げ
発生回路(BLACC;)を示している。 図において、TG1〜TG、はトランスファーゲート、
11はインバータである。また、BP。 、BPt 、BP、、、BP、、i:tBLAcGに入
力するブロック先見桁上げ制御53号であり、各4ビ。 ト区分加算器C3A4個の4人力NAND回路13から
インパーク11を介して出力されたブロック先見桁上げ
制御信号BPjである。 また、BC,、BO,、[3G、、、BG、、はr3L
ACGに入力するブロック先見桁上げ発生信号であり、
各4ビット区分加算2にC3AのTO,インバータ連鎖
により発1tする各桁の反転キャリー信rzcz、o
l clO、Cx+o+ CI5+0をインパーク
11を介して出力されたブロック先見桁上げ制御■信号
[3CJである。 なお、C,(1)、 C,(1)、 C,、(1)
、 C,、(1)は区分加算器の上位桁に伝i工さ
せる波速IRキャリー信号Ci (1)であり、下位桁
が“ビの場合の各4ピント区分加112″、の上(7を
行へのキャリー信号Ci (1)である。 同図(b)は下位桁からの桁上げが°“0°”のときの
ブロック先見桁上げ発生回路である。 図において、B G2 、 B Gq 、 B C
;+6. B C1s、BP7.8P++、BPts
は同図(a)のブo7り先見桁上げ制御及びブロック先
見桁上げ発生信号と同様である。 ° なお、C,(0)、 C,(0)、 C,、(
0) 、 C,5(0)は下位桁からの桁上げが0゛の
ときの区分加算器の上位桁に伝播さセる被jx択キャリ
ー信号Ci (0)である。 第12図は、本発明の第2の実施例の第2のマルチプレ
クサ(MPX2)に係る構成図である。 図において、TGはトランスファーゲート、11はイン
パークを示している。 また、XC3,XC7,XC1,XC15は反転実キャ
リー信号で〒であり、該ブロンクの最下位桁より下位桁
からの反転実キャリー信号XCIN(で口)の確定と共
に選択される実・トヤリー信号である。 その動作は、区分加算器C3A0十(0桁に伝播さυル
」中リーイ、’、 ”yci (]) 、 Ci (0
) と、反中、1′)、14リ−(11号XCIN(
て窮−0)を入力し7亡1’ G。 インハーク迎ジ1に、Lり選打ぐして、1位桁に伝(工
する反転実、1−ヤリ−!?;’rX3 (C−3)、
XC7(C7)、MCI+ (で〒〒) 、 MCI
5 (CI−r)を出力するものである。 これにより反転実キャリー信号XCINが確定すると即
時−116桁に伝播する反転実キャリー信号Ciを確定
することができる。 第13図は本発明の第2の実施例の2段階桁−Lげ選択
回路に係る説明図であり、同図(a)は第1のマルチプ
レクサMPXIのプI:+7り図を示している。 また、同図(b)はブロンク先見桁上げ発汁回路B L
A CCのブロック図であり、同図(c)は第2の7
6ルヂプレクサMPX2のブlコ、クレ1を示している
。 このようにして、各桁の:1−ヤリー信信号Cj (0
)とト(17桁上げ用の被iπ択キ中す−信υC1(0
)とを同TC:()ランスファーゲート)、インバータ
連9 へ [・“1:こ、1、リフ1成しくいる。 ごのためJlじ、下(1冒Hjo)l hJ王の実1−
ヤ“) i+遇](71、が(In”zi−引i5々
I荀((iに(i、Gli Jる初二〕バIR−1ヤリ
−(,1υCi (1) 、 Ci (0)が確定する
ことができ、これにより高速加算処理をすることが可能
となる。 第14図は第3の実施例に係る64ピノl□ A +、
。 (Jの構成図である。 なお、桁上げ伝播/’l−成ユニント、ULB、4ビッ
ト区分加算器C3A、第1.2のマルチプレクサMPX
I、MPX2は第2の実施例に係るものと同一の論理回
路を用いる。 −りだ、第3の実lAl1例でLよ第2の実施例と異な
り、ゾLl ンク桁上げ制御、発4I信号BPi、r3
ciを入力とする先見処理の桁数を第2の実施例による
同一桁数処理とはIPえて、下位桁から順次多くしてゆ
く方法を利用する。 第15図は、本発明の第3の実施例の64ビン1ALU
に係る説明図であり、同図(a)は1段口のブロック先
見+i7上げ発生回路とその内部の論理回路の構成図を
示している。 G 図において、B L、Δ0はプロ、りの下(0桁が0”
である場合のブロック桁にげ先住回路であり、ブロンク
先見桁−りげ発/−L信号r3G、、 BG2、ブロ
ック先見桁上げ制御13号BP、 、BP、 、実キャ
リー信号Ciを入力して、反転実キャリー信号テ丁、τ
「を出力する機能を有している。 同図(b)〜同図(c)は第2の実施例のブロック先見
桁上げ発生回路BLΔcGと第2のマルチプレクサMP
X2とを組み合わゼた先見処理回路の論理回路の構成図
を示している。 Vにおいて、BLA2は各桁のプロ、り先見桁上げ訓;
π信号BPjとプロ、り先見桁上げ先住信号[3Cjお
よび下位桁からの反転実・1−中リー信号C1に基づ(
・て2ビ、ト分の反転実キャリー信号CI と02を発
?1:する回路であり、同様にBL△3は3ビット分、
BL A 4は4ビy l・分、I31−△5は5ビア
)分の反転実キャリー信りGを71成する回路である。 これ等により第3の実施例に係る64ビ、ト△[、U(
先見桁上げj5テ沢加算器)を構成ずろ。 次にその動作を説明する。 まず、64ビツトALLIの第0桁より下位桁からの実
キャリー信号C8,,と4ビット区分加算器C3Aによ
り生成されたブロック先見桁上テ上げ制御信−″;″J
’ B P 2 + B r’ 1 、ブロック先見
桁上げ発生信号BG、、BGt (7)5つ(7)信号
をBLAO回路に入力し、反転実キャリー信号で了、百
〒を生成する。 反転実キャリー信号百丁と下位桁からの反転実キャリー
信号でπは4ビット区分加算器により生成された(ワ和
信号F、(1)〜F、(1)、 F、(0)〜F、(
0)及びF。(1)〜F、(1)、 Fo(0)〜F
、 (0)の各桁の信号対から実和信号F4〜F、、
F、〜F、を選択し、それ等にダj応する第1のマルチ
プレクサMP×1に実和信号F4〜Ft、F0〜F、を
入力す伝 なお、反転実キャリー信号で下も同様に第1のマルチプ
レクサM P X l @J路と、上位桁の反転実キャ
リー信号Cjを選択する信号として同時に81、△2回
路と番こ入力される。 )’l <j 、’lli I’、” ’、r′1.
pi’をシ゛7、 を−ン、 I +、:’ ljこ
)I(i、、 、’\′)・′・B 1.、 A 4
f”’回路の′ノU ’、、1. j’s l’lIG
スロbi t’t ’& 1lrl ン’K I曽j
lll ::1ろ。コ+1. ;= 、1す、王(+’
r fiiからの反−F#実、1−4リ−<:1X’:
で]を」−イヘ“1桁側のIl、Δ回路に入力ずろのと
ほとんど同時に誇B l、六回路内の各桁のン残」5で
沢キャリー信号C,1(1)、Cj(0)のうちの一方
を(反転)実キャリー信号として出力できるので、信号
遅延の増加を極力小さく、かつ同時処理をすることが可
能となる。 rLだ、第2の実施例の論理ゲート9段分のiff 3
iu時間に比べて、第3の実施例では論pIlゲート2
段分の遅延時間だけ部列7111算処理を速くすること
が可能となる。 第16171は本発明の第4の実施例に係る64ビア1
・△LtJの措成図てJ・、ろ。 なお、第40実旅(シ1:の7分);r ITTG3Δ
は第2の実施例の11ビ、トロ倍加1γ葬C5Δを4ビ
、1・ずつに等公害i:処書されるのS:対し、下位桁
で少なく、上位桁で多くの+(ヲを処理する可変ビット
褐成にしているIす、で眉−っている。 [7j H二、I;イ’ζ、lJ、、;バJ111γ:
ln r、 (−1A (2’) = (’、 ’
−,s t’\(、”+ )’、’、l同口1々几1’
ll1才ろfii tIノが2へ−5の区分)用1γ器
でA・、+1、Mpy、+(2)〜:、4 P X(5
) i;i、同時処理するIii 数が2〜5の第1の
マルチプレクサで2・)ろ。 また、C8△0は最下位桁の区分加算器である。 B1.、Δ2.BL△3.r3LA4.1”(L、△5
は第3の実施例と同様に2〜5ビア)を処理ずろ先見処
理回路であり、ブ1.17り先見桁−Fげ発ノ1:回路
と第2のマルチプレクサMPX回路によりキノ4成する
。 第17図は本発明の第4の実施例の64ビツト△L U
に係る説明図であり、同<(a)は最下位桁の区分抽1
γ器c S A Oの論PF回路を示している。 Vにおいて、TGはトランスファーゲート、11はイン
バータ、12はEOr1回路である。 なお、最下位桁の区分加算器CS A Oは、最下位よ
り一術下の桁から桁上げ信−号C16を直接取り込んで
実和信号F。、Flおよび反転実キャリー信号CIを7
1:成する回路である。 同図(b)はC8ΔOのブロック図を示していこれ等シ
こより第4の実施例に係る64ビ、トALUを構成する
。 次にその動作を説明する4 まず、第2〜3桁と7j′X4〜5477 +よ、2桁
間時処理を行う区分力′Sフ器CS /’l、 j ’
) )、第1のマルチプレクサMPX l <2)回
路により処理する。また、反転実キ・、リー位号百了お
よびて了を生成するのに、ν・要t;プロ、・り先見1
ii Eげ制jn信号BP。 、BPユ、ブロック先見桁−にげ発汁信号nc、。 BCJを下位からの反転実キト“71−信号で〒をBI
5Δ2回路に入力して、C5よ3よびC3を同一・クイ
ミングシ二よζC′1−成する。 これにより+31− 、A、 2 J′、1つ出力する
反転実キャリーti号−百了5で了は、キー□ ’J
ih’i fl (+’+号P jトキャリー先住、
信号CIがlid 1.、 H,)’伝播/ノI゛成ユ
ニ、1・IJ I−Bかa発?ニーさねた移論理り一゛
−1・3段分iY延時間を要して11みれろ。 :Fた、Hニアtii”ノー/”” y ’) ’/C
見i1i 1げ制?7n信号BPj、プロ、り先見+r
r +−:t’発/1イア4 ’;’711 (: 1
!、i下また、上(+7損へのブ117り先見桁−ヒげ
制+n <x z−BPj、プロ、り先見桁上げ発生信
号BGjは下位(iiからの反転実・トヤリー信号τ丁
の伝+工に要する時間に合ねゼで出力する。 この結果、第2〜8桁までの!Fj、和信号Fj(1)
。 1勺(0)は、4ゲ一トJヱ廷時間内に、第9〜18桁
は5ゲート、第19暑ij〜35桁は6ゲート、第36
〜60桁まで1ま7ゲート、第61tii〜63桁まで
は8ゲート相当の遅延時間内で実和信号Fjを出力する
ことができる。 このようにして、V分抽1′1器C5i\のブロック先
見発生、1tll f311信号nGj、BP、iを構
成する時間と反転実キヤ’J −(、V「Cjが下(1
7桁から伝(工しでくる時間とを同一タイミングにする
ように、区分抽1γ器C8への処理を下位)iiで少な
く、上イヴ桁で多くすることにより、全体の処理時間を
より短くすることが可能となる。 :rた、】y適時間+;t ′:F!、3 ノ実施例ゲ
ート10段に比べて、第4の実施例では、ゲート8段分
のr旧I〔1′、、 1111であり、2段分短縮する
ことが可能となる。 なオン、第4 C’11.’、 ++i量・例の64ヒ
ノ1△1,1ノ(F第12.第3の実施例のよ−)Gこ
区分加算器C3△及び、第1のマルチプレクサM P
X ]回路を規則的に並列配置することができないとい
うレイアラ1の!1点を除IJば、64ピノ1−今加1
γ処理を最も高速にすることが可能である。 〔発明の効果] 以上説明したように本発明によれば、2段階の桁上げ信
号と実和信号と、それらの反転信号−等をTG、 イ
ンバータ連鎖により実キャリー信号確定と同時に選択処
理することが可能となる。 これにより、全加算器の処理時間を短縮することができ
、Mビット並列全加算処理を高速にすることが可能とな
る。
に−)い′こ説明する。 第1〜17図は、本発明の実hト例に係る論理回路の説
明図であり、第1し1は本発明の第1の実施例に係る区
分加算器の論理回路口を示している。 なコ3、Mビア 1−.1(:列全加算処理をする第1
の実施例に係るnビ、I・区分抽1′1器ではn=4の
場合を例にとって説明する。 同[i’II(a)は4ビット区分加算器の下位桁(j
−−1)からの桁」ニげか“ビの場合の仮和信号F i
(])(j=0.1.2.3)及び1−位桁(i≧4)
への1ii−J二げ信号(キャリー(六″;′i)C,
(1)を定住する論11r回路を示している。 Vにおいて、TO,〜TG、は例えばCMOSトランジ
スタ回路から成るトランスファーゲートである。なお、
l−ランスファーゲートTO,〜TG、:よCF〜イO
Sトランジスク回路以外に、NMO3,P’、、+O8
,その他MIS系素子を用いた回路、NべE SF E
TやIt E M Tなどの双方向特性を有する幸子
によりネハ成される回路を利用するものであっても良い
。なお、11はインバータ、12はEOR回路でI)る
。 また、G0〜G1はGj−八1−Bjからなるキー・り
一発lト信号であり、Po−P、はPj=△j S B
jからなるキャリー制?]ll信号である。なお、A
j、 B jLi2”)(1)Mヒン)ノ2i!!v
iA、 B○第j桁のピノ1−(入ツノデータ)である
、また、r0〜■、はP0〜P、の反転キャリー制御信
号、ic2.n、はGt、G−の反転キー・り一発kl
コイ3壮である。 CJ + 1 およびC,L+ はTG、インバータ連
鎖により生成される各桁の下位桁からのキャリー(1)
潟もしく it反転キャリー信号であり、該区分力l1
17器O下位桁(j−−−1)からのlii I−げが
“1′。 の場合のキャ°ノー信q、 C0,、〜C1,,もしく
ば反転キー・り一信ZC,,1〜C3、lである。 F 0fll〜F I N) ::!古P分抽1γ器の
下(−!!17(j==1′)からの桁)−げが“ビの
I+、合の仮相(11号てあ!つF jm である、。 なお、CJt++は各区分加算器C3Aからその上位桁
に伝播させる被i′A沢キャリー信号(仮のキャリー信
号)Cj(1)である。 同t”1 (b)は、同様に4ビア)区分ハ11算器の
下位桁 (、i −−−1)からの桁」二げが“0パの
場合の仮和信号Fj(0)n=0.1.2.3)及びト
(+7 tii (j≧4)へのキャリー信号C3(0
)を発生する論理回路を示している。 図において、TGl′〜TC:、 ’ はトランスファ
ーゲート、11はインバータ、12はF、 OR回(焔
で友)ろ。なオン、c、、、 〜b−はTO、インバー
タ連鎖により先住する各桁下佼tiiからの反転キャリ
ー信号で]1であり、F、(0)〜F3(0)は同様(
二発生ずる二な区分加算器の下(iNij(jm−1)
からのtii h ’、丁が“0°゛の場合の仮和信号
でありF ’+(0)である。 またC、(0)は区分抽1γ器の」−位桁に伝(8さ一
已る複!!j旧尺キャリー信号−((反のキャリー信号
)Cj(0)である。 第2図(↑本発明の第1の実施例の区分加算器に任る1
悦明UA−(あり、同図(il) :、口?(’l R
l【+l h:: (7)内部の論理回路を示している
。 図において、]゛G、はI・ランスファーゲート、11
はインバータである。なおI?、OR[1lil路12
はキャリー制御π信月Pj、−1’〒、−1−ヤリ−(
J1号Cj−1,1、 Cj−1,1を入力して、仮和
信号Fj(1) 、 (PjθCj−1,1)を出ツ
ノする機能を有している。 同図(b)は4ビット区分加算処理をする区分加算器の
ブロックHを示している。 このようにして、区分加算器の十位桁に伝播する2つの
被選択キャリー信号(仮のキャリー信号)Ci(1),
Ci(0)(i =3.7.11.15・・・63・・
・)から真の桁上げ信号を、下位から伝播してきた実キ
ャリー信号Cj (i>j)に基づいて選択すること
ができ、これにより裔速区分選)R処理をすることが可
能となる。 第3図は本発明の第1の実施例に係る2段階桁上げjK
択加算回路の構成図であり、64ビツト△LUを示して
いる。 図において、ULBは桁上げ伝if!i/生成ユニノt
’r 、L−+ l/l、271 (、〔N4 L
−、; r 21+1数A、 B J) 第!柘(i−
0,1,2・・ 63)のビ、)(入力データ)をイれ
ぞれΔI (△o −A+、z) 、 B ’+
(B。 〜BLJ)と、機能選沢信瀉T。−13とを入力して、
キャリー制御(3号P。−P 6’j及びキャリー発牛
信壮G0〜Cmを出力する機能を有している。 またC3Aは第1図に示す4ビット区分加算器、M P
X 3およびMPX4は第3および第4のマルチプレ
クサである。またC8Δ0は第1図に示すCSへの回路
(b)とF、(0)として信号P0を出力する回路を合
わせたものである。 なお、各回路の機能は第4〜69:lにおいて詳述する
。 第4図は本発明の第1の実施例に係る第3のマルチプレ
クサ(MPX3)の構成図であり、2段ト!v桁上げ選
択加算回路の中框となるものである。 図において、TGはトランスファーゲート。 】1はインバータである。 tgお、第3のマルチプレクサ(MPX3)は、4ピン
ト区分加算器C3Aの最下位の桁の一桁下の桁から仮の
キャリー信号C”(1)およびC”(0)の2211
thηの信号の°′ビ、“′0゛′に応して仮和信号F
j (1) 、 Fj (0)及び被選択キャリー信号
Ci (1) 1Ci(0)のいずれか一方を予め選ん
で置く回路と、実際のキャリー信号CINが決定された
ときにC” (1)側で選んだキャリー信号と、C”(
0)側で選んだキャリー信号のいずれか一方を実21の
キャリー信号CINの“1”、 ”′0°′に夕・づ応
して選択する回路とを、2段連結したものである。 また、第3のマルチプレクサ(MPX3)の論理回路は
、トランスファーゲートTGのワイヤードオアとインバ
ータ11との直結回路2段により、2段階桁上げ選択回
路を構成する。 これにより論理ゲートの構成素子数を少なくすることが
でき、ゲート遅延時間を短縮することができる。なおト
ランスファーゲートTGを使用しない組み合わせ回路、
例えばバイポーラ素子を使用して該選択回路を構成して
も良い。 また、被選択キャリー信号C,(1)、 C,(0)
は各区分加算器により生成される上位ti3に伝播さゼ
るキャリー信号であり、第1図のMビット並列全加算処
理をする区分加算器のキャリー信号出力C1(1)およ
びCi (0)に対応している。 なおC” (1) 、 C’ (0)は仮キャリー信
号であり、4ビット区分加算器C3Aの一つ下位側の同
様な第3のマルチプレクサMPX3から仮に選択出力さ
れるキャリー信号、例えばC”z(1) 、 C’5(
0)又は一つ下位側の4ビット区分加12HcsAから
のキャリー信号C,(1)、 C,(0)である。 すなわち、第3のマルチプレクサMPX3から出力する
仮キャリー信号C”、(1)は、下位桁からのキャリー
信号C”(1)の°゛l“°、“′0°”に対応して仮
に選択される一つ上位側の桁へのキャリー信ηであり、
同様にC”)(0)は、下位tijからのキャリー信号
、C” (0)に対応した仮キャリー信号である。 第5図は本発明の第1の実りか例に係る第4のマルチプ
レクサ(M P X 4 )の構成図である。 図において、TGはトランスファーゲート、11はイン
バータである。 なお、第4のマルチプレクサ(MP:l)ニオ第1Vの
4ビ、ト区分)〕11算器CS△により4−成された仮
和信号Fj (1) 、 Fj (0)およびキャリー
信月01(1) 、 C1(0)の各信号ベアから下位
桁からの実キャリー信号CIの°“1”、o゛に応じて
対応した実和信号Fjおよび上位桁への実キャリー信号
Ciを選択する回路である。 第6図は木発明の第1の実施例に係る各マルチプレクサ
のプロ、り図であり、同図(a)は第3のマルチプレク
サ(MPX3)のブロック図、同図(b)は第4のマル
チプレクサのブロック図を示している。 これ等により第1の実施例に係る2段階桁上げmlR加
1γ器を構成する。 次にその桁上げ動作を説明する。例えば第4〜第7桁に
第4のマルチプレク→’)MPX4回路を通用し、選択
実和信号F、〜F、と実キャリー信号C1を同時に出力
する。この出力信閃C1を実和信号F、〜F I+を決
定する第4のマルチプレクサMPX4回路、実和信号F
12〜F+sを決定する第3のマルチプし・クリヤ〜
4 PX 3回路に同時入力する。 これにより第3のマルチプレクサMPX 3回路ではC
I +の仮キャリー信号C”、、(1)、C”、 、
(0)として、第8〜11桁を処理する4ビット区分加
算2’A CS Aからのキャリー信号出力C,,(1
) 。 C口(0)を選んで第12〜15桁の第3のマルチプレ
クサMPX3回路へ入力して、第12〜15桁の仮キャ
リー信号Cn5−.(1)、 Cn5−、(0)の出力
に備えている。 次に被j×択キャリー信号C,,(1) 、 C,、
(0)のいずれかを選ふべきかを決定する実キャリー信
号C7が決定されると、その信号C1を第8〜11)(
iの第4のマルチプレクサMPXfl、第12〜15桁
の第3のマルチプレクサM P X 3に同時入力する
ことにより第8〜15桁までの実和信号F8〜F+sを
同時選択出力することができる。 このため第12〜15桁での仮キャリー信号C”、、(
])、C”、、(0)を最下位桁からの実キャリー信号
CINの伝播と時間的に並列処理させることにより実キ
ャリー信号C1〜C1,の決定に要する信号処理時間分
を短縮することが可能となる。 この信号処理時間はトランスファーゲートTOとインパ
ーク11の連結回路1組で論理ゲート1段分の平均遅延
時間に相当する。従って従来例の最下位の桁からl11
頁次、実キャリー信号Cjが決定されて行く桁上げ方法
に比べ、本発明の第2の実施例では任意の桁の実キャリ
ー(i号Cjを決定する信号処理時間について、仮キャ
リー信号C″1(1) 、 C” i (0)を上位
桁へ伝播する直列信号パスを増加することにより同時選
択出力する信号段数を増力■させることができるので、
遅延時間を)9縮することが可能となる。 また、各4ビット区分加算2’A CS Aのキ崎、り
一制fllPi、定住信号Giを生成した時間を起点と
すれば、論理ゲート5段分の遅延時間後にその出力が(
゛)られるため従来構成の回路に比べて約1.8倍の高
速処理を達成することが可能となる。 これは従来例のマングーニスクー形ニド→・リーアダー
や2段階桁、!ユげ先見JIII″X7器に比べても第
1の実施例の2段階桁上げjS(沢加算器の方が並列処
理時間が短く、配線容量等を無視すれば最も高速な加ゴ
γ回路を構成することが可能である。 第8図は木発明の第2の実施例に係る4ビット区分加1
γ器の構成図であり、同Iii’1(a)は、該区分加
算器の下位桁(j=−1)からの桁上げが“°ビの場合
の仮和信号Fj(1)(j=o、I。 2.3)及び上位桁(j≧4)へのブロック先見桁−ヒ
げ制御信号B P 3を生成する論理回路を示している
。 なお、第1の実施例に係る区分加算器の論理回路と同し
符号のものは同じ機能を有するので説明を省略する。 Vにおいて、BP、は4人力NAND回路13に各桁の
キャリー制<n信1’j P0〜P3を入ツノし、その
後、インバータ11を介して出ノ〕されるプロ7り先見
桁」二げ制御イス月である。 rEた、F、(1)〜F、(1)は、TG、 インパ
ーク連1j゛1により生成される該区分抽1γ器の下位
桁(j=−1)からの桁Eげが°゛ビ°場合の仮和信号
Fj(1)である。 同図(b)、’j同IYに下(Sr!ii (j
I)か5C)桁−J二げが°゛0゛の場合の仮和信号F
j(0) (i・0、l、2.3)及び十位桁(」≧
4)へのブ0゜り先見桁十げ発生信号BG1をノ1成ず
ろ論理回路を示している。 なお、同図(a)と同し符号のものは同し機能を存して
いるので説明を省略する。 図において、BG、は、TG、インパーク連鎖により発
生する各桁の反転キャリー信号C3,。をインバータ1
1を介して出力されるブロンク先見桁上げ発生信号であ
る。また、F、(0)〜F、(0)は、TC,インバー
タ連11゛1により生成される下位桁(j−−1)から
の桁−ヒげが“0°“の場合の仮和信号Fj (0)で
ある。 第9図は本発明の第2の実施例の4ビット区分加算器に
係る説明t’2+であり、同図(a)はE OR回路の
内部の論理回路を示している。また、同図(b)は4ビ
ット区分加’ff:2WC3へのプロ、り図を示してい
る。 これにより4ビット区分加1γ器を構成する。 第+aし=は第2の′L施例の第1のマルチプレクサ(
MI)XI)に係る構成図である。 し1において、TGはトランスファーゲート、11はイ
ンバータを示している。 F、(])〜F3(1)は桁」二げが“ビの場合の仮和
信号、F、(0)〜F、(0)は桁上げが“°0゛の場
合の仮和信号である。なお、XCINは最下位桁の1つ
下の桁からの反転実キャリー信号であり、Mは機能選択
信号である。 その動作は、仮和信号Fj (0)又はFj(1)を反
転実キャリー信号XCINによりTG、インバータ+1
4鎖してHJI、その出力信号とキャリー制御信−号P
jとを機能選択信号MによりTO,インバータl1i1
!Riシて選択し、実和信号Fjを出力するものである
。これにより反転実キャリー信号XC[Nがもπ定ずれ
ば聞刻実和(3号F1を確定することができる。 第11図は、本発明第2の実施例のプロンク先見1ji
上げ発生回路に係る説明図であり、同図(a)は下位桁
からの桁上げが°“1°°のときのブロック先見桁上げ
発生回路(BLACC;)を示している。 図において、TG1〜TG、はトランスファーゲート、
11はインバータである。また、BP。 、BPt 、BP、、、BP、、i:tBLAcGに入
力するブロック先見桁上げ制御53号であり、各4ビ。 ト区分加算器C3A4個の4人力NAND回路13から
インパーク11を介して出力されたブロック先見桁上げ
制御信号BPjである。 また、BC,、BO,、[3G、、、BG、、はr3L
ACGに入力するブロック先見桁上げ発生信号であり、
各4ビット区分加算2にC3AのTO,インバータ連鎖
により発1tする各桁の反転キャリー信rzcz、o
l clO、Cx+o+ CI5+0をインパーク
11を介して出力されたブロック先見桁上げ制御■信号
[3CJである。 なお、C,(1)、 C,(1)、 C,、(1)
、 C,、(1)は区分加算器の上位桁に伝i工さ
せる波速IRキャリー信号Ci (1)であり、下位桁
が“ビの場合の各4ピント区分加112″、の上(7を
行へのキャリー信号Ci (1)である。 同図(b)は下位桁からの桁上げが°“0°”のときの
ブロック先見桁上げ発生回路である。 図において、B G2 、 B Gq 、 B C
;+6. B C1s、BP7.8P++、BPts
は同図(a)のブo7り先見桁上げ制御及びブロック先
見桁上げ発生信号と同様である。 ° なお、C,(0)、 C,(0)、 C,、(
0) 、 C,5(0)は下位桁からの桁上げが0゛の
ときの区分加算器の上位桁に伝播さセる被jx択キャリ
ー信号Ci (0)である。 第12図は、本発明の第2の実施例の第2のマルチプレ
クサ(MPX2)に係る構成図である。 図において、TGはトランスファーゲート、11はイン
パークを示している。 また、XC3,XC7,XC1,XC15は反転実キャ
リー信号で〒であり、該ブロンクの最下位桁より下位桁
からの反転実キャリー信号XCIN(で口)の確定と共
に選択される実・トヤリー信号である。 その動作は、区分加算器C3A0十(0桁に伝播さυル
」中リーイ、’、 ”yci (]) 、 Ci (0
) と、反中、1′)、14リ−(11号XCIN(
て窮−0)を入力し7亡1’ G。 インハーク迎ジ1に、Lり選打ぐして、1位桁に伝(工
する反転実、1−ヤリ−!?;’rX3 (C−3)、
XC7(C7)、MCI+ (で〒〒) 、 MCI
5 (CI−r)を出力するものである。 これにより反転実キャリー信号XCINが確定すると即
時−116桁に伝播する反転実キャリー信号Ciを確定
することができる。 第13図は本発明の第2の実施例の2段階桁−Lげ選択
回路に係る説明図であり、同図(a)は第1のマルチプ
レクサMPXIのプI:+7り図を示している。 また、同図(b)はブロンク先見桁上げ発汁回路B L
A CCのブロック図であり、同図(c)は第2の7
6ルヂプレクサMPX2のブlコ、クレ1を示している
。 このようにして、各桁の:1−ヤリー信信号Cj (0
)とト(17桁上げ用の被iπ択キ中す−信υC1(0
)とを同TC:()ランスファーゲート)、インバータ
連9 へ [・“1:こ、1、リフ1成しくいる。 ごのためJlじ、下(1冒Hjo)l hJ王の実1−
ヤ“) i+遇](71、が(In”zi−引i5々
I荀((iに(i、Gli Jる初二〕バIR−1ヤリ
−(,1υCi (1) 、 Ci (0)が確定する
ことができ、これにより高速加算処理をすることが可能
となる。 第14図は第3の実施例に係る64ピノl□ A +、
。 (Jの構成図である。 なお、桁上げ伝播/’l−成ユニント、ULB、4ビッ
ト区分加算器C3A、第1.2のマルチプレクサMPX
I、MPX2は第2の実施例に係るものと同一の論理回
路を用いる。 −りだ、第3の実lAl1例でLよ第2の実施例と異な
り、ゾLl ンク桁上げ制御、発4I信号BPi、r3
ciを入力とする先見処理の桁数を第2の実施例による
同一桁数処理とはIPえて、下位桁から順次多くしてゆ
く方法を利用する。 第15図は、本発明の第3の実施例の64ビン1ALU
に係る説明図であり、同図(a)は1段口のブロック先
見+i7上げ発生回路とその内部の論理回路の構成図を
示している。 G 図において、B L、Δ0はプロ、りの下(0桁が0”
である場合のブロック桁にげ先住回路であり、ブロンク
先見桁−りげ発/−L信号r3G、、 BG2、ブロ
ック先見桁上げ制御13号BP、 、BP、 、実キャ
リー信号Ciを入力して、反転実キャリー信号テ丁、τ
「を出力する機能を有している。 同図(b)〜同図(c)は第2の実施例のブロック先見
桁上げ発生回路BLΔcGと第2のマルチプレクサMP
X2とを組み合わゼた先見処理回路の論理回路の構成図
を示している。 Vにおいて、BLA2は各桁のプロ、り先見桁上げ訓;
π信号BPjとプロ、り先見桁上げ先住信号[3Cjお
よび下位桁からの反転実・1−中リー信号C1に基づ(
・て2ビ、ト分の反転実キャリー信号CI と02を発
?1:する回路であり、同様にBL△3は3ビット分、
BL A 4は4ビy l・分、I31−△5は5ビア
)分の反転実キャリー信りGを71成する回路である。 これ等により第3の実施例に係る64ビ、ト△[、U(
先見桁上げj5テ沢加算器)を構成ずろ。 次にその動作を説明する。 まず、64ビツトALLIの第0桁より下位桁からの実
キャリー信号C8,,と4ビット区分加算器C3Aによ
り生成されたブロック先見桁上テ上げ制御信−″;″J
’ B P 2 + B r’ 1 、ブロック先見
桁上げ発生信号BG、、BGt (7)5つ(7)信号
をBLAO回路に入力し、反転実キャリー信号で了、百
〒を生成する。 反転実キャリー信号百丁と下位桁からの反転実キャリー
信号でπは4ビット区分加算器により生成された(ワ和
信号F、(1)〜F、(1)、 F、(0)〜F、(
0)及びF。(1)〜F、(1)、 Fo(0)〜F
、 (0)の各桁の信号対から実和信号F4〜F、、
F、〜F、を選択し、それ等にダj応する第1のマルチ
プレクサMP×1に実和信号F4〜Ft、F0〜F、を
入力す伝 なお、反転実キャリー信号で下も同様に第1のマルチプ
レクサM P X l @J路と、上位桁の反転実キャ
リー信号Cjを選択する信号として同時に81、△2回
路と番こ入力される。 )’l <j 、’lli I’、” ’、r′1.
pi’をシ゛7、 を−ン、 I +、:’ ljこ
)I(i、、 、’\′)・′・B 1.、 A 4
f”’回路の′ノU ’、、1. j’s l’lIG
スロbi t’t ’& 1lrl ン’K I曽j
lll ::1ろ。コ+1. ;= 、1す、王(+’
r fiiからの反−F#実、1−4リ−<:1X’:
で]を」−イヘ“1桁側のIl、Δ回路に入力ずろのと
ほとんど同時に誇B l、六回路内の各桁のン残」5で
沢キャリー信号C,1(1)、Cj(0)のうちの一方
を(反転)実キャリー信号として出力できるので、信号
遅延の増加を極力小さく、かつ同時処理をすることが可
能となる。 rLだ、第2の実施例の論理ゲート9段分のiff 3
iu時間に比べて、第3の実施例では論pIlゲート2
段分の遅延時間だけ部列7111算処理を速くすること
が可能となる。 第16171は本発明の第4の実施例に係る64ビア1
・△LtJの措成図てJ・、ろ。 なお、第40実旅(シ1:の7分);r ITTG3Δ
は第2の実施例の11ビ、トロ倍加1γ葬C5Δを4ビ
、1・ずつに等公害i:処書されるのS:対し、下位桁
で少なく、上位桁で多くの+(ヲを処理する可変ビット
褐成にしているIす、で眉−っている。 [7j H二、I;イ’ζ、lJ、、;バJ111γ:
ln r、 (−1A (2’) = (’、 ’
−,s t’\(、”+ )’、’、l同口1々几1’
ll1才ろfii tIノが2へ−5の区分)用1γ器
でA・、+1、Mpy、+(2)〜:、4 P X(5
) i;i、同時処理するIii 数が2〜5の第1の
マルチプレクサで2・)ろ。 また、C8△0は最下位桁の区分加算器である。 B1.、Δ2.BL△3.r3LA4.1”(L、△5
は第3の実施例と同様に2〜5ビア)を処理ずろ先見処
理回路であり、ブ1.17り先見桁−Fげ発ノ1:回路
と第2のマルチプレクサMPX回路によりキノ4成する
。 第17図は本発明の第4の実施例の64ビツト△L U
に係る説明図であり、同<(a)は最下位桁の区分抽1
γ器c S A Oの論PF回路を示している。 Vにおいて、TGはトランスファーゲート、11はイン
バータ、12はEOr1回路である。 なお、最下位桁の区分加算器CS A Oは、最下位よ
り一術下の桁から桁上げ信−号C16を直接取り込んで
実和信号F。、Flおよび反転実キャリー信号CIを7
1:成する回路である。 同図(b)はC8ΔOのブロック図を示していこれ等シ
こより第4の実施例に係る64ビ、トALUを構成する
。 次にその動作を説明する4 まず、第2〜3桁と7j′X4〜5477 +よ、2桁
間時処理を行う区分力′Sフ器CS /’l、 j ’
) )、第1のマルチプレクサMPX l <2)回
路により処理する。また、反転実キ・、リー位号百了お
よびて了を生成するのに、ν・要t;プロ、・り先見1
ii Eげ制jn信号BP。 、BPユ、ブロック先見桁−にげ発汁信号nc、。 BCJを下位からの反転実キト“71−信号で〒をBI
5Δ2回路に入力して、C5よ3よびC3を同一・クイ
ミングシ二よζC′1−成する。 これにより+31− 、A、 2 J′、1つ出力する
反転実キャリーti号−百了5で了は、キー□ ’J
ih’i fl (+’+号P jトキャリー先住、
信号CIがlid 1.、 H,)’伝播/ノI゛成ユ
ニ、1・IJ I−Bかa発?ニーさねた移論理り一゛
−1・3段分iY延時間を要して11みれろ。 :Fた、Hニアtii”ノー/”” y ’) ’/C
見i1i 1げ制?7n信号BPj、プロ、り先見+r
r +−:t’発/1イア4 ’;’711 (: 1
!、i下また、上(+7損へのブ117り先見桁−ヒげ
制+n <x z−BPj、プロ、り先見桁上げ発生信
号BGjは下位(iiからの反転実・トヤリー信号τ丁
の伝+工に要する時間に合ねゼで出力する。 この結果、第2〜8桁までの!Fj、和信号Fj(1)
。 1勺(0)は、4ゲ一トJヱ廷時間内に、第9〜18桁
は5ゲート、第19暑ij〜35桁は6ゲート、第36
〜60桁まで1ま7ゲート、第61tii〜63桁まで
は8ゲート相当の遅延時間内で実和信号Fjを出力する
ことができる。 このようにして、V分抽1′1器C5i\のブロック先
見発生、1tll f311信号nGj、BP、iを構
成する時間と反転実キヤ’J −(、V「Cjが下(1
7桁から伝(工しでくる時間とを同一タイミングにする
ように、区分抽1γ器C8への処理を下位)iiで少な
く、上イヴ桁で多くすることにより、全体の処理時間を
より短くすることが可能となる。 :rた、】y適時間+;t ′:F!、3 ノ実施例ゲ
ート10段に比べて、第4の実施例では、ゲート8段分
のr旧I〔1′、、 1111であり、2段分短縮する
ことが可能となる。 なオン、第4 C’11.’、 ++i量・例の64ヒ
ノ1△1,1ノ(F第12.第3の実施例のよ−)Gこ
区分加算器C3△及び、第1のマルチプレクサM P
X ]回路を規則的に並列配置することができないとい
うレイアラ1の!1点を除IJば、64ピノ1−今加1
γ処理を最も高速にすることが可能である。 〔発明の効果] 以上説明したように本発明によれば、2段階の桁上げ信
号と実和信号と、それらの反転信号−等をTG、 イ
ンバータ連鎖により実キャリー信号確定と同時に選択処
理することが可能となる。 これにより、全加算器の処理時間を短縮することができ
、Mビット並列全加算処理を高速にすることが可能とな
る。
第1図は、本発明の第1の実施例に係る区分別1γ器の
論理回路図、 第2図は、本発明の第1の実施例の区分加lγ器に係る
説明図、 7Q 3 i、21 !;i、本発明の第1の実施例乙
コ係ル2 I’> ffl!νtiil−げ選択力11
初1回路の構成図、第4図は、本発明の第1の実施例に
係る第3のマルチプレクサの(111成図、 第57は、本発明の第1の実施例に係る第4のマルチプ
レクサの構成図、 第60は、本発明の第1の実施例に係る各マルチプレク
サの)′ロンク図、 第7図は、本発明の第2の実施例に係る2段階桁上げ選
択加算回路の説明図、 第8Vは、本発明の第2の実施例に係る4ビツト区分加
算器の構成図、 第9Mは、本発明の第2”の実施例の4ビツト区分加算
器に係る説明図、 第10図は、本発明の第2の実施例の第1のマルチプレ
クサに係る構成図、 第1][1iは、本発明の第2の実施例のブロック先見
桁上げ定住回路に係る説明図、 第12閏は、本発明の第2の実施例の第2のマルチプレ
クサに係る構成図、 第13図は、本発明の第2の実施例の2段階桁1−げ選
択加算回路に係る説明図、 第14図は、本発明の第3の実施例に係る64ビツトA
L tJの構成図、 第15図は、本発明の第3の実施例の64ビ・7)AL
tlに係る説明図、 第16図は、本発明の第4の実施例に係る64ビツトA
LUの構成図、 第17図は、本発明の第4の実施例の64ピントALU
に係る説明図、 第18図は、従来例に係る16ビ、ト桁上げ選択加算回
路の構成図、 第19図は、従来例に係るマンチェスター形キャリー加
算器の構成図、 第20凹は、従来例の32ピント長の2段階桁」−げ先
見選択加算器に係る構成図である。 (符号の説明) ULB・・・桁上げ伝l!/生成ユニット、C3A・・
・4ビツト長区分加算器(区分別1γ器)、MPχ・・
・4組の2人カマルチプレクサ、CS・・・桁上げ選択
器、 TO,TO,−TG、、TC;、’ 〜TG、’
・・・トランスファーゲート、 1.11・・・インバータ、 BCLA・・・4ビット長ブロック桁上げ先見ユニット
・ 2・・・8ビット−JBCLAユニット、3・・・32
ピント長和ユニツト、 12・・・EOR回路、 MPXl、MPXl(2) 〜MPX1(5) ・・・
第1のマルチプレクサ、 MPX2・・・第2のマルチプレクサ、MPX3・・・
第3のマルチプレクサ、BLACG、BLAO〜BLA
5・・・ブロック先見桁上げ発ノド回路、 C3A0.C3A(2) 〜C3△(5)−nビットを
処理する区分加′X器、 G、 =C1(i=o、1.2.3−) ・=キャリー
発生信号、P0〜Pi(i・0,1,2.3・・・)・
・・キャリー制御信号、Go =Gi (i・0,1,
2.3・・・)・・・反転キャリー発生(ハ5;、 P0〜P i (io、 1.2.3・)・・反転キャ
リー制(30信号、 Fj (1) 、 Fo(])〜F、(1)・・下位
桁°“ビ°の場合の仮相信心、 Fj (0) 、 F−(0)〜F、(0)・・・下
位桁“0゛の場合の仮和信号、 C1,。、C0,。〜C3,。・・・各桁の下位桁から
の該ブロックへの桁上げが0(C−+ =O)のときの
キャリー信号、 Ci、l + CO−1〜C3,1・・・各桁の下位
桁からの該ブロックへの桁上げが1 (C−1= 1
)のときのキャリー信号、 C1,。、C0,。〜C1,。・・・各桁の下位桁から
の該ブロックへの桁上げがO(C−、=O)のときの反
転キャリー信号、 百τ丁、−ピア乙−〜で〒1・・各桁の下位桁からの8
亥プロ・2りへのtii−にげがl (c−1=Hの
ときの反転キャリー信号、 C’、,Ci(0)、C,(0)、ct (0)。 C11(0’) 、 C,、、(0) 衿5J
バIR−1七・リー(,1号(Cj、==0の場合)、 C’、、 CJ (1)、 C,(])、
C’+ (1)。 c、、(1)、 C,5(]) ・・?波選)尺キャ
リー(3号(C−1−1の場合)、 C,、、C,、、Cj、 C3〜C63,XC3〜X
Cl3.XCIN・・・反転実キャリー信号、C+ 、
CIN、 Ci、、−Cj、 Cn5−+、C3
〜C63、CIN・・・実キャリー信号、 Cn5−、(0)、 C”h(0) 、 C’+(
0)−上位桁への仮キャリー信号(C−+−O)、 Cn5−、(1)、 C”、(1) 、 C”:+(
IL・・上位桁への仮キャリー信号(C−、=1)、 Fj、Fe〜F i、3・・・実和信号、BPj、BP
0〜BP、、・・・ブロック先見桁上げ制御■(3号、 BC; j、BCa ”−BC,3・・・ブロック先見
桁上げ発4−信号、 ■f丁、BPo〜BP−3・・・反転ブロック先見桁上
げ制御信号、 B BGj、[;、−〜1τK ・・・反転ブロック先見桁
上げ発生信号、 A、B・・・M桁で表される2進数(表示された被加数
および加数)、 A i、 B i、 Aff−0〜A+s−+t +
B5−0〜B l5−I!・・・第i tijのビ
ット(入力データ)、S、S i、S、 〜S、s・−
・サム出力信号、A、B・・・正・負論理ブロック、 ■、〜T、、M・・・機能選択信号。 rf li ULB σ1) ■の <a)< ご F2O% F ψ Σ 二 に 限〜F U Σ 5’W FE F52.−F Q Σ 二 に F48〜F Q Σ く ゞ L/I に −〜 QΣ く べ t/1 1 陽0〜I U Σ 二 r F36〜 Q Σ 特開平]−244531(15) ′59 =51 区 縞 記 回 (3胤 呉 区 1野「iI Ll(JLにjO LB CIQT リ リ リ エリ 寓梶 綜 奪 夕 ULB 胃盾 − く CL F2O−F63−8.2 8G63 0泊 く +/1 ユ F56〜F59 Σ ” BP59 BGS9 C55 6纜 F52〜F55 φ Σ ” BPSS BG5S C51 く ご F48〜F51の Σ ’ BPSI 8G 51 (:;汗 < q F44−F47の Σ Q日P4 8G47 ■ く t/’l cL、F2O−F430
Σ < ど F36〜F39 の Q Σ 8G39 C35 ((L F32〜F35 L/1 τ i Q (p 旨 − く : 、−L 1 ″″ l上記上[酔上下 1 r)’b ] 耘 コ ニ ?15 」
論理回路図、 第2図は、本発明の第1の実施例の区分加lγ器に係る
説明図、 7Q 3 i、21 !;i、本発明の第1の実施例乙
コ係ル2 I’> ffl!νtiil−げ選択力11
初1回路の構成図、第4図は、本発明の第1の実施例に
係る第3のマルチプレクサの(111成図、 第57は、本発明の第1の実施例に係る第4のマルチプ
レクサの構成図、 第60は、本発明の第1の実施例に係る各マルチプレク
サの)′ロンク図、 第7図は、本発明の第2の実施例に係る2段階桁上げ選
択加算回路の説明図、 第8Vは、本発明の第2の実施例に係る4ビツト区分加
算器の構成図、 第9Mは、本発明の第2”の実施例の4ビツト区分加算
器に係る説明図、 第10図は、本発明の第2の実施例の第1のマルチプレ
クサに係る構成図、 第1][1iは、本発明の第2の実施例のブロック先見
桁上げ定住回路に係る説明図、 第12閏は、本発明の第2の実施例の第2のマルチプレ
クサに係る構成図、 第13図は、本発明の第2の実施例の2段階桁1−げ選
択加算回路に係る説明図、 第14図は、本発明の第3の実施例に係る64ビツトA
L tJの構成図、 第15図は、本発明の第3の実施例の64ビ・7)AL
tlに係る説明図、 第16図は、本発明の第4の実施例に係る64ビツトA
LUの構成図、 第17図は、本発明の第4の実施例の64ピントALU
に係る説明図、 第18図は、従来例に係る16ビ、ト桁上げ選択加算回
路の構成図、 第19図は、従来例に係るマンチェスター形キャリー加
算器の構成図、 第20凹は、従来例の32ピント長の2段階桁」−げ先
見選択加算器に係る構成図である。 (符号の説明) ULB・・・桁上げ伝l!/生成ユニット、C3A・・
・4ビツト長区分加算器(区分別1γ器)、MPχ・・
・4組の2人カマルチプレクサ、CS・・・桁上げ選択
器、 TO,TO,−TG、、TC;、’ 〜TG、’
・・・トランスファーゲート、 1.11・・・インバータ、 BCLA・・・4ビット長ブロック桁上げ先見ユニット
・ 2・・・8ビット−JBCLAユニット、3・・・32
ピント長和ユニツト、 12・・・EOR回路、 MPXl、MPXl(2) 〜MPX1(5) ・・・
第1のマルチプレクサ、 MPX2・・・第2のマルチプレクサ、MPX3・・・
第3のマルチプレクサ、BLACG、BLAO〜BLA
5・・・ブロック先見桁上げ発ノド回路、 C3A0.C3A(2) 〜C3△(5)−nビットを
処理する区分加′X器、 G、 =C1(i=o、1.2.3−) ・=キャリー
発生信号、P0〜Pi(i・0,1,2.3・・・)・
・・キャリー制御信号、Go =Gi (i・0,1,
2.3・・・)・・・反転キャリー発生(ハ5;、 P0〜P i (io、 1.2.3・)・・反転キャ
リー制(30信号、 Fj (1) 、 Fo(])〜F、(1)・・下位
桁°“ビ°の場合の仮相信心、 Fj (0) 、 F−(0)〜F、(0)・・・下
位桁“0゛の場合の仮和信号、 C1,。、C0,。〜C3,。・・・各桁の下位桁から
の該ブロックへの桁上げが0(C−+ =O)のときの
キャリー信号、 Ci、l + CO−1〜C3,1・・・各桁の下位
桁からの該ブロックへの桁上げが1 (C−1= 1
)のときのキャリー信号、 C1,。、C0,。〜C1,。・・・各桁の下位桁から
の該ブロックへの桁上げがO(C−、=O)のときの反
転キャリー信号、 百τ丁、−ピア乙−〜で〒1・・各桁の下位桁からの8
亥プロ・2りへのtii−にげがl (c−1=Hの
ときの反転キャリー信号、 C’、,Ci(0)、C,(0)、ct (0)。 C11(0’) 、 C,、、(0) 衿5J
バIR−1七・リー(,1号(Cj、==0の場合)、 C’、、 CJ (1)、 C,(])、
C’+ (1)。 c、、(1)、 C,5(]) ・・?波選)尺キャ
リー(3号(C−1−1の場合)、 C,、、C,、、Cj、 C3〜C63,XC3〜X
Cl3.XCIN・・・反転実キャリー信号、C+ 、
CIN、 Ci、、−Cj、 Cn5−+、C3
〜C63、CIN・・・実キャリー信号、 Cn5−、(0)、 C”h(0) 、 C’+(
0)−上位桁への仮キャリー信号(C−+−O)、 Cn5−、(1)、 C”、(1) 、 C”:+(
IL・・上位桁への仮キャリー信号(C−、=1)、 Fj、Fe〜F i、3・・・実和信号、BPj、BP
0〜BP、、・・・ブロック先見桁上げ制御■(3号、 BC; j、BCa ”−BC,3・・・ブロック先見
桁上げ発4−信号、 ■f丁、BPo〜BP−3・・・反転ブロック先見桁上
げ制御信号、 B BGj、[;、−〜1τK ・・・反転ブロック先見桁
上げ発生信号、 A、B・・・M桁で表される2進数(表示された被加数
および加数)、 A i、 B i、 Aff−0〜A+s−+t +
B5−0〜B l5−I!・・・第i tijのビ
ット(入力データ)、S、S i、S、 〜S、s・−
・サム出力信号、A、B・・・正・負論理ブロック、 ■、〜T、、M・・・機能選択信号。 rf li ULB σ1) ■の <a)< ご F2O% F ψ Σ 二 に 限〜F U Σ 5’W FE F52.−F Q Σ 二 に F48〜F Q Σ く ゞ L/I に −〜 QΣ く べ t/1 1 陽0〜I U Σ 二 r F36〜 Q Σ 特開平]−244531(15) ′59 =51 区 縞 記 回 (3胤 呉 区 1野「iI Ll(JLにjO LB CIQT リ リ リ エリ 寓梶 綜 奪 夕 ULB 胃盾 − く CL F2O−F63−8.2 8G63 0泊 く +/1 ユ F56〜F59 Σ ” BP59 BGS9 C55 6纜 F52〜F55 φ Σ ” BPSS BG5S C51 く ご F48〜F51の Σ ’ BPSI 8G 51 (:;汗 < q F44−F47の Σ Q日P4 8G47 ■ く t/’l cL、F2O−F430
Σ < ど F36〜F39 の Q Σ 8G39 C35 ((L F32〜F35 L/1 τ i Q (p 旨 − く : 、−L 1 ″″ l上記上[酔上下 1 r)’b ] 耘 コ ニ ?15 」
Claims (9)
- (1)Mビット並列全加算回路における区分加算をする
論理回路であって、 前記論理回路がユニポーラ素子のトランスファーゲート
(TG)を用いて構成される区分加算器(CSA)を具
備し、 前記区分加算器(CSA)内の最下位桁から一桁下位側
の桁からの実キャリー信号(Ci)が「1」及び「0」
である場合の仮和信号Fj(1)又はFj(0)の出力
生成に要する各桁の下位桁からのキャリー信号(C_j
_−_1_,_1及びC_j_−_1_,_0)と、前
記区分加算器(CSA)の上位桁に伝播させるキャリー
信号(Ci(1),Ci(0))とを、同一のトランス
ファーゲート(TG)及びインバータ連鎖より生成する
ことを特徴とする論理回路。 - (2)Mビット並列全加算をする論理回路であ前記論理
回路がnビット毎に区分加算器(CSA)を具備し、 前記最下位側から第S個目の区分加算器(CSA)内の
最下位桁より一桁下位桁からの実キャリー信号がC_(
_s_−_1_)_n_−_1が該区分加算器(CSA
)に到達する以前に、該区分加算器(CSA)からの仮
のキャリー信号出力C_n_s_−_1(1),C_n
_s_−_1(0)(C_k^*(1),C_k^*(
0))を上位桁へm桁伝播させて各桁の仮和信号Fj(
1)、Fj(0)を生成しておき、前記区分加算器(C
SA)の1桁下の桁の実キャリー信号(C_(_s_−
_1_)_n_−_1)が確定した時点で、該実キャリ
ー信号の「1」又は「0」に応じたn+m桁の実和信号
(Fj)とm+1桁目への実キャリー信号(C_(_s
_−_1_)_n_+_m_−_1)とを同時に選択出
力することを特徴とする論理回路。 - (3)前記仮キャリー信号(C^*(1),C^*(0
))を上位へ伝播する桁数mが下位桁で少なく、上位桁
で多くすることを特徴とする請求項2記載の論理回路。 - (4)下位桁から数えて第S個目のnビット区分加算器
(CSA)において、該区分加算器(CSA)の一桁下
位桁側の区分加算器(CSA)より出力される仮のキャ
リー信号対(C_k^*(1),C_k^*(0))と
、該区分加算器(CSA)で生成される仮和信号対(F
j(1),Fj(0))及び上位桁への一対のキャリー
信号(C_n_s_−_1(1),C_n_s_−_1
(0))とを入力して、該区分加算器(CSA)より下
位桁側から出力される実キャリー信号(Ci,i≦(s
−1)n−1)の確定時にn個の実和信号(Fj)と実
キャリー信号(C_n_s_−_1)とを該実キャリー
信号(Ci)の「1」及び「0」に応じて選択出力する
論理回路であって、 トランスファーゲート(TG)のワイヤード・オア出力
をインバータ(11)により反転出力する回路を2段連
結して構成されることを特徴とする論理回路。 - (5)Mビット並列全加算回路における区分加算をする
論理回路であって、 前記論理回路がトランスファーゲート(TG)を用いて
構成される区分加算器(CSA)を具備し、 前記区分加算器(CSA)内の最下位桁から一桁下位側
の桁の実キャリー信号(C_1)が「1」及び「0」で
ある場合の仮和信号(Fj(1)又はFj(0)))の
出力生成に要する各桁の下位桁からのキャリー信号(C
_j_−_,_1及びC_j_−_1_,_0)と、前
記区分加算器(CSA)の上位桁に伝播させるキャリー
信号C_jを生成するために使用するブロック先見桁上
げ発生信号(BGj)とをトランスファーゲート(TG
)及びインバータ連鎖より生成することを特徴とする論
理回路。 - (6)Mビット並列全加算をする論理回路であって、 区分加算器(CSA)から出力されるブロック先見桁上
げ制御信号(BPj)と、ブロック先見桁上げ発生信号
(BGj)とを複数個入力して仮のブロック先見桁上げ
信号(Ci(0)およびCi(1))を複数個出力する
回路をトランスファーゲート(TG)及びインバータ連
鎖より生成することを特徴とする論理回路。 - (7)前記区分加算器(CSA)の処理桁数が下位段を
少なく、上位段を多くすることを特徴とする請求項2又
は5記載の論理回路。 - (8)前記下位桁側にある区分加算器(CSA)より少
ない桁数を先見処理する区分加算器(CSA)を上位桁
側で混在することを特徴とする請求項6に記載の論理回
路。 - (9)前記区分加算器(CSA)の仮キャリー信号(C
^*(1)、C^*(0))又はブロック先見桁上げ制
御信号(BPj)及びブロック先見桁上げ発生信号(B
Gj)の上位桁への伝播桁数(m)を、最下位の桁から
順次2,3,4……桁と増加させて桁数に応じた仮のブ
ロック先見桁上げ信号(Ci(0)およびCi(1))
を生成しておき、下位桁からの実キャリー信号(Ci)
の決定と同時に各桁の実キャリー信号(Cns−1)を
決定することを特徴とする請求項4又は6記載の論理回
路。
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