JPH01244531A

JPH01244531A - 論理回路

Info

Publication number: JPH01244531A
Application number: JP63072635A
Authority: JP
Inventors: Gensuke Goto; 後藤　源助; Hajime Kubosawa; 久保沢　元
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-03-25
Filing date: 1988-03-25
Publication date: 1989-09-28
Also published as: DE68928370D1; DE68928370T2; EP0334768A2; KR920004108B1; EP0334768A3; EP0334768B1; KR890015511A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔概要〕論理回路、特に３２．６４．８０ビツトなどの多ビット
数の並列同時処理に係る２段階桁上げ選択加算回路に関
し、区分加算器の桁上げ信号を直接上位に順次伝播させるこ
となく、桁上げ信号と、和信号と、それらの反転信号と
を２段階に分けて選択処理し、実キャリー信号確定時に
同時に高速加算処理をすることを目的とし、その第１の回路をＭビット並列全加算回路における区分
加算をする論理回路であって、前記論理回路がユニポー
ラ素子のトランスファーゲートを用いて構成される区分
加算器を具備し、前記区分加算器内の最下位桁から一桁
下位側桁からの実キャリー信号が「１１及びｒ　□　、
＋である場合の仮和信号Ｆｊ（１）又は　Ｆｊ　（０）
の出力生成に要する各桁の下位桁からの；トヤリー信号
と、前記区分加算器の上位桁に伝播させるキャリー信号
とを、同一のトランスファーゲート及びインパーク連鎖
より生成することを含み構成する。その第２の回路をＭビット並列全加算をする論理回路で
あって、１１；１記論理１１１１路がｒｌビ、ｒ　ｌマ＋ｊにし
゛分貫用η器７．−１．４−（１：：１し、１１；１記最下位１ｉｉ側からも２えて第Ｓ　ＩＩＩＪ
口の区分線１γ器から出力される仮のニドヤリ−信号対
を下（◇Ｉ（ｉからの実−１−ヤリ−信号が前記区分加
算器へ到達する以前に、上位桁へｍ桁伝播さゼて各桁の
仮和信号を生成しておき、前記区分加算器の１つ下の桁の実キャリー信号が確定し
た時点で、該実キャリー信号のｒｌ、又は「０１に応し
たｎ十ｍ桁の実和信ηとｍ＋１桁日ぺの実キャリー信号
とを同時に；’Ａ択比出力ることを含み構成する。〔産業上の利用分野］本発明は論理回路に関するものであり、更に詳しく言え
ば３２，６４．１’ｌＯヒ′ノドなどの多ピント数の並
列同時処理に係る２段階桁」二げ選ＩＲ加算回路に関す
るものである。１１ヌ°ｌ１ｒｌｊ州、Ｉ）・第１８〜２０し］：：Ｌ　ｉｉｆ：東側に係る説明図で
、ノｉうろ。７Ｐ、　］　８１ニアＪ　（；ｌ従来例、、ｌｆ＋ルｌ
　Ｇ　ヒｙ　）　ｆｉｒ　ｌｘげｉ’！　ｔＲ加算回路
の（１４成図を示している。［２１において、ＣＳ△は４ピノ［■、区分加算器、Ｍ
　Ｉ）　Ｘは４　Ｋ、Ｉｌの２人カマルチプレクサ、Ｃ
８は桁上げｉｒ１尺器である。また、Ａ、Ｂは２つのＭ
桁で表される２進数すなわち、表示された被加数および
力１１数であり、（列えばＭ＝１６のときは１６ビノト
の情報軍である。なお、Δ３−０．　　ｒ３１−ｏ−Ａ
ｌｓ−＋Ｚ　、ＢＩＳ−１２は、１６ピントの情報室を
４区分して各区分線１γ器Ｃ３Ａに入力する「０」又は
「１１の区分ピッ）・である。Ｃ−１は最下焼損のすく下のｔｉｉからの実キャリー信
号であり、Ｃ：＋’、　　Ｃ１’、ｃｌ＋’、　　ｃ１
５’は該実キャリー信号がｒＯ，の場合の−Ｆ位桁に伝
播するキャリー信号、ｃ、’　、ｃ、奪、　　ＣＩ＋’
　、　　ｃ＋’、’　は該実キャリー信号が「１１の場
合の」二値桁に伝播するキャリー信号である。また８０
〜Ｓｌ、はサム出力信号（Ｓ＝Ａ＋Ｂ）である。第１９図は従来例に係るマンチェスター形、トヤリー加
′ａ、３の構成図であり同図（ａ）は３２ビツトアダ一
全体措成図を示している。図において、／’１１．Ｂは
づピント分のフルアダーを含む正・負論理ブロックを示
している。同ＵＬ　（ｂ　）は４ビツトバイパス回路図であり、イ
ンバータｌやトランスファーゲートＴＧを用いて、４ビ
ツト毎に下位からのキャリー信号ＣＡＮをバイパスさせ
てキャリー信号Ｃｊを出力する回路を示している。同図（Ｃ）！：；４ビ、トフルアダーであり、正論理フ
ルアダーを示している。図において、４ビツトフルアダーは各入力デー９　Ａ　
ｉ　、　　Ｂ　ｉ　Ｃ：）組ミ合ｈＱ　（Ａ　ｉ、　　
Ｂ　ｉ　）　−□　（０，１）又は（１，０）の場合、
下位ビットからのキャリー信号ＣＩＮの待ち状態を発汁
している、この場合、バイパス回路を通すことにより４
ビツトすべてをキャリー信号Ｃ３が伝播して１〒くクリ
チカルパフ、を短１宿することができ、イ１［ゼて、４
ビツトを一、Ｔ−位とする３プロ、りをバイパスする１
２ビノト区間のバイパス回路を２カ所設ける事によりキ
ャリー信号Ｃｊの伝播の商速処理をしている。第２０図は従来例の３２ビツト長の２段階桁上げ先見加
算器に係る構成図であり、同図（ａ）は同全体構成図を
示している。図においてＵ　Ｌ　Ｂは、桁上げ伝ｔ１５／生成ユニン
ト、ＢＣＬＡは４ビット長ブロック桁上げ先見ユニット
、２は８ビ、ト１ｃＬＡユニット、３は３２ビツト長和
ユニツトである。またＡ＝Ａ０〜△、、、Ｂ−Ｂ、　〜
Ｒ，，は２つの３２桁で表される２進数である。なＪ、
ｒ　Ｐ　！　＝　Ｐ　（１””’　Ｐ　３１及びＧ＝Ｇ
。〜Ｇ、１はＰｉ＝Ａｉ■１３ｉ、Ｇｉ−△１−Ｂｉによ
り定義されるキャリー制御１又はキャリー発生信号であ
る。Ｓ　ｉ　−＝　Ｓ、−３，、、はサム出力信号（Ｓ＝＝
Ａ＋Ｂ）である。同図（ｂ）は４ビ、ト長ブロック桁上げ先見ユニットの
１１・ｉ成ｒ２１である。［４において、第Ｏビ、Ｉ・かみ第３ピントまでのｉヤ
リ−制御ゴＤイ；＋　ＳＩ　Ｉ”。〜「゛、と、第ＯＬ
”ｙ　ｌから第３ビ、ト；トでの、１−ヤリー発・十イ
言５）Ｇ０〜Ｇ３、および本ブロックの？ｔ３下位、１
、リー桁下の桁からのＴキャリー信ΣＣ−１を入力とし
、プロ、り先見Ｉｉｉ」二げ制御信号Ｐ。“、プロ、り
先見桁」二げ発ノ１−信号Ｇ、′、および実キャリー信
号Ｃｏ　、ＣＩ、Ｃ２を生成している。同図（Ｃ）は８ビツト長ＣＩ、Δユニットの構成図であ
る。図において、第０ビツトから第７ビ。トまでのブロック先見桁上げ制御信号Ｐ０°〜Ｐ、。、第０ビツトから第７ビツトまでのブロック先見桁上げ
発生信号Ｇ０°〜Ｇ７°、および木ブＩｌ：ｌ。りの最下位より一桁下の桁からの実キャリー信号Ｃ−１
を入力として、４桁毎の実、１−ヤリー信ηＣ７、Ｃ，
、Ｃ，、、・・・、Ｃ，、、Ｃ，、を構成している。なお、ＣＬＡユニットは２〜９人力Ａ、：＜Ｄ（又はＮ
ＡＮＤ）と２〜９人力ＯＲ（又はＸ０Ｒ）論理回路より
成っている。また、実際の回路構成では、５人力以上の
回路、たとえば９人力Ａ、　Ｎ　Ｄ　ｉ−理回路の場合
には３人力Ａ　Ｎ　Ｄ　３Ａ理回路４個（又は３入力Ｎ
“／〜Ｎｍ１３個と３人７すＮ０１で１　”１１．１　
）を且Ｉみ合ね一〇で形成される。〔発明が解決しようとする課題〕ところで従来例によれば、１６ビノト桁上げｊπＩＲ加
１１回路では、胎列加算の高速処理をするために区分加
算器の上位桁に伝播させるキャリー信号Ｃ：ｌ’、　　
Ｃ？’、　　ＣＩｌ’Ｉ　　Ｃｌ５Ｏ０Ｃｆｆ’、　　
Ｃ？’、ＣＩ＋’、　　ｃｐ５’を高速に発生させる区
分加算器Ｃ３Ａや桁上げ選択器Ｃ８を設けている。これによりその構成素子数が多くなり、また、区分ビッ
ト長が長くなったときに桁上げ選択器Ｃ８において、処
理時間の遅れを発生するという課題がある。また、トランスファーゲートＴＧを４段以上直結にする
ゲート長１．！’ｉ　（μｍ）以下のＣＭＯ３回路を含
むマンチェスター形キャリー加算器では、トランスファ
ーゲートの直列抵抗とソース・ドレ・イン間の接合容量
の影響で信号波形が鈍り、処理速度が遅くなったり、素
子数を減少した割には動作電力を多く消費するという課
題がある。さらに、３２ピント長の２段階）；テ上げ先見１１口１
′Ｌ器によれば、ゲート段数が増１；ロシ、−１−り一
信号の伝播が低速になり、ファンイン酸の増大に伴う処
理の低速化の原因を４Ｌするまた、各桁のキャリー１３号Ｃ０〜Ｃ）　１　＋：キー
リー発生信号Ｇｉ、キャリーギ１１１信号Ｐ）を入力待
ＢＣＬＡ−ＣＩ−へ→Ｂ　ＣＬ　、Ａとイ′Ｉ：螺され
て信号−夕凸理された後にサム出力信号Ｓ　ｉ　＝　Ｓ
　ｏ〜Ｓ　５　ｌ　’：得るための信号として生成され
るので、その処理時間を長く要するという課題がある。本発明はかかる従来例の１に鑑み創作されたものであり
、区分加算器の桁上げ信号を直接−に１位に順次伝播さ
せることなく、ｔｉテ上げ信号と可信号とそれらの反転
信号とを２段階に分けて選択処理し、実キャリー確定時
に同時に高速加算処理をすることを可能とする論理回路
の提供を目的とする。〔課題を解決するための手段〕本発明の論理回路は、その一実施例を第１〜１７図に示
すように、第１の回路をＭビット並列全加算回路におけ
る区分加算をする論理回路であって・前記論理回路がユニポーラ素子のトランスファーゲー）
ＴＧを用いて構成される区分力Ｉｌ算器Ｃ８Ａを具備し
、前記区分加算器Ｃ３Ａの内の最下位桁から一桁下位側の
桁の実キャリー信号Ｃｉが「１」及び「０」である場合
の仮和信号Ｆｊ　（１）又は　Ｆｊ　（０）の出力生成
に要する各桁の下位桁からのキャリー信号Ｃｊ　−１，
１　びＣｊ　−＋、ｏ　と、前記区分抽ｎ器Ｃ５Ａの上
位桁に伝播させるキャリー信号Ｃ１（１）　、　Ｃ１（
０）　とを、同一のトランスファーゲート及びインパー
ク連鎖より生成することを特徴とし、第２の回路をＭビ、ト並列全加算をする論理回路であっ
て、前記論理回路がｎビット毎に区分加算器Ｃ５Ａを！′ｌ
ｔ偏し、前記最下位桁側から数えて第Ｓ個目の区分加算器ＣＳ△
から出力される仮の−１−４・リーイ３号り・ｌ　Ｃｒ
、　Ｓ−＋（］）、　Ｃｎ５−＋（０）を、下位桁から
の実キ・・り一部６Ｃい−１，。−１が該Ｐ分抽算器Ｃ
８Δに達成する以前に」二値桁へｍ槓伝１工さセ、各桁
の仮の和（３号Ｆｊ（１）　、　Ｆｊ（０）を発生さ一
部ておき、前記区分加算２ｉｉ　ＣＳ　Ａの一桁下の桁
ｊ’　＝　（ｓ−１）ｎ−１での実キャリー信号Ｃｊ′
が確定した時点で、該実キャリー信号Ｃｊ′の「１」又
は「０」に応したｎ十ｍ桁の実和信号Ｆｊとｍ＋１桁目
への実キャリー信号Ｃ（ｓ−１１ｅｕｓ−１とを同時に
選択出力することを特徴とし、第３の回路を区分加算器Ｃ５Ａより出力される仮のキャ
リー信号Ｃ−（１）　、　　Ｃ−（０）　と、仮和信号
Ｆｊ（１）　、　Ｆｊ（０）及び上位桁への一対の；ト
ヤリー信号Ｃｎ５−　＋　（］）　、　Ｃｎ５−　、　
（０）とを入力して、下位桁の実キャリー信号Ｃｊの６
イ１°定時に実和信号Ｆ１と実キャリー信号Ｃｎ５−＋
　とを選択出ノＪする論理回路であって、トランスファーゲー）ＴＯのワイヤード・オア出力をイ
ンバータ１１により反転出力する回路を２段連結して構
成されることを１冒１シとじ、第４の回路をＭビット４
１・列全加算回路における区分抽１γをする論理回路で
あって前記論理回路を（１４成する回路の一部がＩ・ラ
ンスファーゲートＴＧを用いて）色代されるＶ分フ）Ｉ
′ｌ算器Ｃ３△を具備し、前記区分加算２Ｈｃ　Ｓ　Ａ
より下位桁からの実キャリー（３号Ｃ５が「１」及び「
０」である場合の仮和信号Ｆｊ　（１）又はＦｊ　（０
）の出力生成に要する各桁の下位桁からのキャリー信心
Ｃｊ−１，１及びＣｊ−＋、ｏと、前記区分加算器ＣＳ
　Ａの上位桁に伝播させるキャリー信号Ｃｊを生成する
ために使用するブロック先見桁上げ副面信号ＢＰｉ及び
先見桁上げ発生信号ＢＧｉとを生成する回路を含み、前
記キャリー信号Ｃｊ−＋　、　ｏと先見桁上げ発生信号
ＢＧｉとを同一のトランスファーゲートＴＧ及びインパ
ーク連鎖より生成することを特徴とする回路とし、第５
の回路を１，４ピント並列全加算をする論理回路であっ
て、前記論日回・路がｎビット毎に区分加算器Ｃ３Ａを具（
１口し、前記区分加算器ＣＳ　Ａから出力されるブロック先見桁
上げ制？１１信号ＢＰｊと、ブロンク先見桁上げ発生信
号ＢＧｊとを用いてブロック先見処理をする回路がトラ
ンスファーゲートＴＧおよびインバータ連鎖よりなるこ
とを特徴とし、１１」記区分加算器Ｃ３八およびブロッ
ク先見処理回路の上位桁への桁上げ信号Ｃげ（０）　、
　Ｃｋ″（］）および仮相和信号ｊ　（０）　、　Ｆｊ
　（１）を生成する桁数が下位桁を少なく、上位桁を多
くすることを特徴とし上記目的を達成する。（作用〕本発明の第１の論理回路によれば、各桁の桁上げ信号と
上位桁上げ信号とを同一のＴＧ（トランスファーゲート
）、インパーク連鎖により生成している。このため、同時に処理するブロック内の最下位桁の１桁
下の実キャリー信号が確定すると上位桁に伝播するキャ
リー信号と該ブロック内の各桁の実和信号Ｆｊを即時に
確定することができ、これにＧより少ない構成素子数で高速加速処理をすることが可能
となる。また、本発明の第２の論理回路によれば実キャリーが到
達する以前に下位桁から第Ｓ個目の区分加算器より出力
される仮キャリー信号を上位桁にある一つ以上の区分加
算コ５の出力を処理するブロックに伝播し先見加速処理
をしている。このため、実キτり一信号が確定すると区分加算器の上
位（（テに伝を工する被選択キャリー信号（仮キャリー
信号）から真の桁上げ信号と該区分加算器の上位桁側に
ある複数の区分加″ｃ′Ｌ器の出力に係る複数桁の実和
信号とを即時に選択することができる。これＵ二より高
速区分選択処理をすることが可能となる。また、第３の論理回路によれば、トランスファーゲート
のワイヤードオア出力をインパークにより反転出力する
回路を２段連結して構成している。このため論理ゲートの構成素子数を少なくすることがで
き、ゲート遅延時間を短縮することが可能となる。 −ｚた　が４　ノ’ＨＱ　ｐｐ　ｍ’、　路：ｌ　ｌ　
ｈ　’Ｊ：　［）７．？　１ｊｌｌ　’（’Ｊ：　：４
ｇ　円’Ｔブ１コ、り先見！ｉｉ　１−げ発）１（、；
−シを′１−成し、該［７，分１ｊ１１算２χ内での仮
和信号対とを構成するのに必要な各ｔｉｉの下位桁から
のキャリー信号対のうちの一方と該ブロック先見ｔｉｉ
−１−げ発）１ユ１ハ号とを同一のトランスファーゲー
トおよびインハーク連鎖により生成している。このため論理ゲートの構成素子数を少なくすることがで
き、ゲートの遅延時間を短縮することが可能となる。また、第５の論理回路に、Ｌれば、区分加算器の上（ケ
［５のｌｉｉ上げを仮決定する桁数が下位！ｉ？を少な
く上位桁を多くしている。このため、例えば第２〜８桁までの実和信号を４ゲ一ト
遅延時間内に、また第９〜Ｉ８桁は５ゲート、第１９〜
３５ｔｉｉは６ゲート、第３６〜６０）１テまでは７ゲ
ート、第ＧＩＩｉ７〜Ｇ　３１ｉｉまでは８ゲ＋、　！
１］５の遅延時累１内に出力さ−Ｕることができる。これにより全体の処理時間をより短縮することが可能と
なる。１つ１．１．ト（う１１゛。次

【二１う１を６照しなから７４：発明の実施）２１１
に−）い′こ説明する。第１〜１７図は、本発明の実ｈト例に係る論理回路の説
明図であり、第１し１は本発明の第１の実施例に係る区
分加算器の論理回路口を示している。なコ３、Ｍビア　１−．１（：列全加算処理をする第１
の実施例に係るｎビ、Ｉ・区分抽１′１器ではｎ＝４の
場合を例にとって説明する。同［ｉ’ＩＩ（ａ）は４ビット区分加算器の下位桁（ｊ
−−１）からの桁」ニげか“ビの場合の仮和信号Ｆ　ｉ
（］）（ｊ＝０．１．２．３）及び１−位桁（ｉ≧４）
への１ｉｉ−Ｊ二げ信号（キャリー（六″；′ｉ）Ｃ，
（１）を定住する論１１ｒ回路を示している。Ｖにおいて、ＴＯ，〜ＴＧ、は例えばＣＭＯＳトランジ
スタ回路から成るトランスファーゲートである。なお、
ｌ−ランスファーゲートＴＯ，〜ＴＧ、：よＣＦ〜イＯ
Ｓトランジスク回路以外に、ＮＭＯ３，Ｐ’、、＋Ｏ８
，その他ＭＩＳ系素子を用いた回路、ＮべＥ　ＳＦ　Ｅ
　ＴやＩｔ　Ｅ　Ｍ　Ｔなどの双方向特性を有する幸子
によりネハ成される回路を利用するものであっても良い
。なお、１１はインバータ、１２はＥＯＲ回路でＩ）る
。また、Ｇ０〜Ｇ１はＧｊ−八１−Ｂｊからなるキー・り
一発ｌト信号であり、Ｐｏ−Ｐ、はＰｊ＝△ｊ　Ｓ　Ｂ
　ｊからなるキャリー制？］ｌｌ信号である。なお、Ａ
　ｊ、　Ｂ　ｊＬｉ２”）（１）Ｍヒン）ノ２ｉ！！ｖ
ｉＡ、　Ｂ○第ｊ桁のピノ１−（入ツノデータ）である
、また、ｒ０〜■、はＰ０〜Ｐ、の反転キャリー制御信
号、ｉｃ２．ｎ、はＧｔ、Ｇ−の反転キー・り一発ｋｌ
コイ３壮である。ＣＪ　＋　１　およびＣ，Ｌ＋　はＴＧ、インバータ連
鎖により生成される各桁の下位桁からのキャリー（１）
潟もしく　ｉｔ反転キャリー信号であり、該区分力ｌ１
１７器Ｏ下位桁（ｊ−−−１）からのｌｉｉ　Ｉ−げが
“１′。の場合のキャ°ノー信ｑ、　Ｃ０，、〜Ｃ１，，もしく
ば反転キー・り一信ＺＣ，，１〜Ｃ３、ｌである。Ｆ　０ｆｌｌ〜Ｆ　Ｉ　Ｎ）　：：！古Ｐ分抽１γ器の
下（−！！１７（ｊ＝＝１′）からの桁）−げが“ビの
Ｉ＋、合の仮相（１１号てあ！つＦ　ｊｍ　である、。なお、ＣＪｔ＋＋は各区分加算器Ｃ３Ａからその上位桁
に伝播させる被ｉ′Ａ沢キャリー信号（仮のキャリー信
号）Ｃｊ（１）である。同ｔ”１　（ｂ）は、同様に４ビア）区分ハ１１算器の
下位桁　（、ｉ　−−−１）からの桁」二げが“０パの
場合の仮和信号Ｆｊ（０）ｎ＝０．１．２．３）及びト
（＋７　ｔｉｉ　（ｊ≧４）へのキャリー信号Ｃ３（０
）を発生する論理回路を示している。図において、ＴＧｌ′〜ＴＣ：、　’　はトランスファ
ーゲート、１１はインバータ、１２はＦ、　ＯＲ回（焔
で友）ろ。なオン、ｃ、、、　〜ｂ−はＴＯ、インバー
タ連鎖により先住する各桁下佼ｔｉｉからの反転キャリ
ー信号で］１であり、Ｆ、（０）〜Ｆ３（０）は同様（
二発生ずる二な区分加算器の下（ｉＮｉｊ（ｊｍ−１）
からのｔｉｉ　ｈ　’、丁が“０°゛の場合の仮和信号
でありＦ　’＋（０）である。またＣ、（０）は区分抽１γ器の」−位桁に伝（８さ一
已る複！！ｊ旧尺キャリー信号−（（反のキャリー信号
）Ｃｊ（０）である。第２図（↑本発明の第１の実施例の区分加算器に任る１
悦明ＵＡ−（あり、同図（ｉｌ）　：、口？（’ｌ　Ｒ
ｌ【＋ｌ　ｈ：：　（７）内部の論理回路を示している
。図において、］゛Ｇ、はＩ・ランスファーゲート、１１
はインバータである。なおＩ？、ＯＲ［１ｌｉｌ路１２
はキャリー制御π信月Ｐｊ、−１’〒、−１−ヤリ−（
Ｊ１号Ｃｊ−１，１、　Ｃｊ−１，１を入力して、仮和
信号Ｆｊ（１）　、　　（ＰｊθＣｊ−１，１）を出ツ
ノする機能を有している。同図（ｂ）は４ビット区分加算処理をする区分加算器の
ブロックＨを示している。このようにして、区分加算器の十位桁に伝播する２つの
被選択キャリー信号（仮のキャリー信号）Ｃｉ（１），
Ｃｉ（０）（ｉ　＝３．７．１１．１５・・・６３・・
・）から真の桁上げ信号を、下位から伝播してきた実キ
ャリー信号Ｃｊ　　（ｉ＞ｊ）に基づいて選択すること
ができ、これにより裔速区分選）Ｒ処理をすることが可
能となる。第３図は本発明の第１の実施例に係る２段階桁上げｊＫ
択加算回路の構成図であり、６４ビツト△ＬＵを示して
いる。図において、ＵＬＢは桁上げ伝ｉｆ！ｉ／生成ユニノｔ
　’ｒ　、Ｌ−＋　ｌ／ｌ、２７１　（、〔Ｎ４　Ｌ　
−、；　ｒ　２１＋１数Ａ、　Ｂ　Ｊ）　第！柘（ｉ−
０，１，２・・　６３）のビ、）（入力データ）をイれ
ぞれΔＩ　（△ｏ　−Ａ＋、ｚ）　、　　Ｂ　’＋　　
（Ｂ。〜ＢＬＪ）と、機能選沢信瀉Ｔ。−１３とを入力して、
キャリー制御（３号Ｐ。−Ｐ　６’ｊ及びキャリー発牛
信壮Ｇ０〜Ｃｍを出力する機能を有している。またＣ３Ａは第１図に示す４ビット区分加算器、Ｍ　Ｐ
　Ｘ　３およびＭＰＸ４は第３および第４のマルチプレ
クサである。またＣ８Δ０は第１図に示すＣＳへの回路
（ｂ）とＦ、（０）として信号Ｐ０を出力する回路を合
わせたものである。なお、各回路の機能は第４〜６９：ｌにおいて詳述する
。第４図は本発明の第１の実施例に係る第３のマルチプレ
クサ（ＭＰＸ３）の構成図であり、２段ト！ｖ桁上げ選
択加算回路の中框となるものである。図において、ＴＧはトランスファーゲート。】１はインバータである。ｔｇお、第３のマルチプレクサ（ＭＰＸ３）は、４ピン
ト区分加算器Ｃ３Ａの最下位の桁の一桁下の桁から仮の
キャリー信号Ｃ”（１）およびＣ”（０）の２２１１　
ｔｈηの信号の°′ビ、“′０゛′に応して仮和信号Ｆ
ｊ　（１）　、　Ｆｊ　（０）及び被選択キャリー信号
Ｃｉ　（１）　１Ｃｉ（０）のいずれか一方を予め選ん
で置く回路と、実際のキャリー信号ＣＩＮが決定された
ときにＣ”　（１）側で選んだキャリー信号と、Ｃ”（
０）側で選んだキャリー信号のいずれか一方を実２１の
キャリー信号ＣＩＮの“１”、　”′０°′に夕・づ応
して選択する回路とを、２段連結したものである。また、第３のマルチプレクサ（ＭＰＸ３）の論理回路は
、トランスファーゲートＴＧのワイヤードオアとインバ
ータ１１との直結回路２段により、２段階桁上げ選択回
路を構成する。これにより論理ゲートの構成素子数を少なくすることが
でき、ゲート遅延時間を短縮することができる。なおト
ランスファーゲートＴＧを使用しない組み合わせ回路、
例えばバイポーラ素子を使用して該選択回路を構成して
も良い。また、被選択キャリー信号Ｃ，（１）、　　Ｃ，（０）
は各区分加算器により生成される上位ｔｉ３に伝播さゼ
るキャリー信号であり、第１図のＭビット並列全加算処
理をする区分加算器のキャリー信号出力Ｃ１（１）およ
びＣｉ　（０）に対応している。なおＣ”　（１）　、　　Ｃ’　（０）は仮キャリー信
号であり、４ビット区分加算器Ｃ３Ａの一つ下位側の同
様な第３のマルチプレクサＭＰＸ３から仮に選択出力さ
れるキャリー信号、例えばＣ”ｚ（１）　、　Ｃ’５（
０）又は一つ下位側の４ビット区分加１２ＨｃｓＡから
のキャリー信号Ｃ，（１）、　　Ｃ，（０）である。すなわち、第３のマルチプレクサＭＰＸ３から出力する
仮キャリー信号Ｃ”、（１）は、下位桁からのキャリー
信号Ｃ”（１）の°゛ｌ“°、“′０°”に対応して仮
に選択される一つ上位側の桁へのキャリー信ηであり、
同様にＣ”）（０）は、下位ｔｉｊからのキャリー信号
、Ｃ”　（０）に対応した仮キャリー信号である。第５図は本発明の第１の実りか例に係る第４のマルチプ
レクサ（Ｍ　Ｐ　Ｘ　４　）の構成図である。図において、ＴＧはトランスファーゲート、１１はイン
バータである。なお、第４のマルチプレクサ（ＭＰ：ｌ）ニオ第１Ｖの
４ビ、ト区分）〕１１算器ＣＳ△により４−成された仮
和信号Ｆｊ　（１）　、　Ｆｊ　（０）およびキャリー
信月０１（１）　、　Ｃ１（０）の各信号ベアから下位
桁からの実キャリー信号ＣＩの°“１”、ｏ゛に応じて
対応した実和信号Ｆｊおよび上位桁への実キャリー信号
Ｃｉを選択する回路である。第６図は木発明の第１の実施例に係る各マルチプレクサ
のプロ、り図であり、同図（ａ）は第３のマルチプレク
サ（ＭＰＸ３）のブロック図、同図（ｂ）は第４のマル
チプレクサのブロック図を示している。これ等により第１の実施例に係る２段階桁上げｍｌＲ加
１γ器を構成する。次にその桁上げ動作を説明する。例えば第４〜第７桁に
第４のマルチプレク→’）ＭＰＸ４回路を通用し、選択
実和信号Ｆ、〜Ｆ、と実キャリー信号Ｃ１を同時に出力
する。この出力信閃Ｃ１を実和信号Ｆ、〜Ｆ　Ｉ＋を決
定する第４のマルチプレクサＭＰＸ４回路、実和信号Ｆ
　１２〜Ｆ＋ｓを決定する第３のマルチプし・クリヤ〜
４　ＰＸ　３回路に同時入力する。これにより第３のマルチプレクサＭＰＸ　３回路ではＣ
Ｉ　＋の仮キャリー信号Ｃ”、、（１）、Ｃ”、　、　
（０）として、第８〜１１桁を処理する４ビット区分加
算２’Ａ　ＣＳ　Ａからのキャリー信号出力Ｃ，，（１
）　。Ｃ口（０）を選んで第１２〜１５桁の第３のマルチプレ
クサＭＰＸ３回路へ入力して、第１２〜１５桁の仮キャ
リー信号Ｃｎ５−．（１）、　Ｃｎ５−、（０）の出力
に備えている。次に被ｊ×択キャリー信号Ｃ，，（１）　、　　Ｃ，、
（０）のいずれかを選ふべきかを決定する実キャリー信
号Ｃ７が決定されると、その信号Ｃ１を第８〜１１）（
ｉの第４のマルチプレクサＭＰＸｆｌ、第１２〜１５桁
の第３のマルチプレクサＭ　Ｐ　Ｘ　３に同時入力する
ことにより第８〜１５桁までの実和信号Ｆ８〜Ｆ＋ｓを
同時選択出力することができる。このため第１２〜１５桁での仮キャリー信号Ｃ”、、（
］）、Ｃ”、、（０）を最下位桁からの実キャリー信号
ＣＩＮの伝播と時間的に並列処理させることにより実キ
ャリー信号Ｃ１〜Ｃ１，の決定に要する信号処理時間分
を短縮することが可能となる。この信号処理時間はトランスファーゲートＴＯとインパ
ーク１１の連結回路１組で論理ゲート１段分の平均遅延
時間に相当する。従って従来例の最下位の桁からｌ１１
頁次、実キャリー信号Ｃｊが決定されて行く桁上げ方法
に比べ、本発明の第２の実施例では任意の桁の実キャリ
ー（ｉ号Ｃｊを決定する信号処理時間について、仮キャ
リー信号Ｃ″１（１）　、　　Ｃ”　ｉ　（０）を上位
桁へ伝播する直列信号パスを増加することにより同時選
択出力する信号段数を増力■させることができるので、
遅延時間を）９縮することが可能となる。また、各４ビット区分加算２’Ａ　ＣＳ　Ａのキ崎、り
一制ｆｌｌＰｉ、定住信号Ｇｉを生成した時間を起点と
すれば、論理ゲート５段分の遅延時間後にその出力が（
゛）られるため従来構成の回路に比べて約１．８倍の高
速処理を達成することが可能となる。これは従来例のマングーニスクー形ニド→・リーアダー
や２段階桁、！ユげ先見ＪＩＩＩ″Ｘ７器に比べても第
１の実施例の２段階桁上げｊＳ（沢加算器の方が並列処
理時間が短く、配線容量等を無視すれば最も高速な加ゴ
γ回路を構成することが可能である。第８図は木発明の第２の実施例に係る４ビット区分加１
γ器の構成図であり、同Ｉｉｉ’１（ａ）は、該区分加
算器の下位桁（ｊ＝−１）からの桁上げが“°ビの場合
の仮和信号Ｆｊ（１）（ｊ＝ｏ、Ｉ。２．３）及び上位桁（ｊ≧４）へのブロック先見桁−ヒ
げ制御信号Ｂ　Ｐ　３を生成する論理回路を示している
。なお、第１の実施例に係る区分加算器の論理回路と同し
符号のものは同じ機能を有するので説明を省略する。Ｖにおいて、ＢＰ、は４人力ＮＡＮＤ回路１３に各桁の
キャリー制＜ｎ信１’ｊ　Ｐ０〜Ｐ３を入ツノし、その
後、インバータ１１を介して出ノ〕されるプロ７り先見
桁」二げ制御イス月である。ｒＥた、Ｆ、（１）〜Ｆ、（１）は、ＴＧ、　　インパ
ーク連１ｊ゛１により生成される該区分抽１γ器の下位
桁（ｊ＝−１）からの桁Ｅげが°゛ビ°場合の仮和信号
Ｆｊ（１）である。同図（ｂ）、’ｊ同ＩＹに下（Ｓｒ！ｉｉ　（ｊ　　　
Ｉ）か５Ｃ）桁−Ｊ二げが°゛０゛の場合の仮和信号Ｆ
ｊ（０）　　（ｉ・０、ｌ、２．３）及び十位桁（」≧
４）へのブ０゜り先見桁十げ発生信号ＢＧ１をノ１成ず
ろ論理回路を示している。なお、同図（ａ）と同し符号のものは同し機能を存して
いるので説明を省略する。図において、ＢＧ、は、ＴＧ、インパーク連鎖により発
生する各桁の反転キャリー信号Ｃ３，。をインバータ１
１を介して出力されるブロンク先見桁上げ発生信号であ
る。また、Ｆ、（０）〜Ｆ、（０）は、ＴＣ，インバー
タ連１１゛１により生成される下位桁（ｊ−−１）から
の桁−ヒげが“０°“の場合の仮和信号Ｆｊ　（０）で
ある。第９図は本発明の第２の実施例の４ビット区分加算器に
係る説明ｔ’２＋であり、同図（ａ）はＥ　ＯＲ回路の
内部の論理回路を示している。また、同図（ｂ）は４ビ
ット区分加’ｆｆ：２ＷＣ３へのプロ、り図を示してい
る。これにより４ビット区分加１γ器を構成する。第＋ａし＝は第２の′Ｌ施例の第１のマルチプレクサ（
ＭＩ）ＸＩ）に係る構成図である。し１において、ＴＧはトランスファーゲート、１１はイ
ンバータを示している。Ｆ、（］）〜Ｆ３（１）は桁」二げが“ビの場合の仮和
信号、Ｆ、（０）〜Ｆ、（０）は桁上げが“°０゛の場
合の仮和信号である。なお、ＸＣＩＮは最下位桁の１つ
下の桁からの反転実キャリー信号であり、Ｍは機能選択
信号である。その動作は、仮和信号Ｆｊ　（０）又はＦｊ（１）を反
転実キャリー信号ＸＣＩＮによりＴＧ、インバータ＋１
４鎖してＨＪＩ、その出力信号とキャリー制御信−号Ｐ
ｊとを機能選択信号ＭによりＴＯ，インバータｌ１ｉ１
！Ｒｉシて選択し、実和信号Ｆｊを出力するものである
。これにより反転実キャリー信号ＸＣ［Ｎがもπ定ずれ
ば聞刻実和（３号Ｆ１を確定することができる。第１１図は、本発明第２の実施例のプロンク先見１ｊｉ
上げ発生回路に係る説明図であり、同図（ａ）は下位桁
からの桁上げが°“１°°のときのブロック先見桁上げ
発生回路（ＢＬＡＣＣ；）を示している。図において、ＴＧ１〜ＴＧ、はトランスファーゲート、
１１はインバータである。また、ＢＰ。、ＢＰｔ　、ＢＰ、、、ＢＰ、、ｉ：ｔＢＬＡｃＧに入
力するブロック先見桁上げ制御５３号であり、各４ビ。ト区分加算器Ｃ３Ａ４個の４人力ＮＡＮＤ回路１３から
インパーク１１を介して出力されたブロック先見桁上げ
制御信号ＢＰｊである。また、ＢＣ，、ＢＯ，、［３Ｇ、、、ＢＧ、、はｒ３Ｌ
ＡＣＧに入力するブロック先見桁上げ発生信号であり、
各４ビット区分加算２にＣ３ＡのＴＯ，インバータ連鎖
により発１ｔする各桁の反転キャリー信ｒｚｃｚ、ｏ　
ｌ　　ｃｌＯ、Ｃｘ＋ｏ＋　　ＣＩ５＋０をインパーク
１１を介して出力されたブロック先見桁上げ制御■信号
［３ＣＪである。なお、Ｃ，（１）、　　Ｃ，（１）、　　Ｃ，、（１）
　、　　Ｃ，、（１）は区分加算器の上位桁に伝ｉ工さ
せる波速ＩＲキャリー信号Ｃｉ　（１）であり、下位桁
が“ビの場合の各４ピント区分加１１２″、の上（７を
行へのキャリー信号Ｃｉ　（１）である。同図（ｂ）は下位桁からの桁上げが°“０°”のときの
ブロック先見桁上げ発生回路である。図において、Ｂ　Ｇ２　、　　Ｂ　Ｇｑ　、　　Ｂ　Ｃ
；＋６．　　Ｂ　Ｃ１ｓ、ＢＰ７．８Ｐ＋＋、ＢＰｔｓ
は同図（ａ）のブｏ７り先見桁上げ制御及びブロック先
見桁上げ発生信号と同様である。 °　なお、Ｃ，（０）、　　Ｃ，（０）、　　Ｃ，、（
０）　、　Ｃ，５（０）は下位桁からの桁上げが０゛の
ときの区分加算器の上位桁に伝播さセる被ｊｘ択キャリ
ー信号Ｃｉ　（０）である。第１２図は、本発明の第２の実施例の第２のマルチプレ
クサ（ＭＰＸ２）に係る構成図である。図において、ＴＧはトランスファーゲート、１１はイン
パークを示している。また、ＸＣ３，ＸＣ７，ＸＣ１，ＸＣ１５は反転実キャ
リー信号で〒であり、該ブロンクの最下位桁より下位桁
からの反転実キャリー信号ＸＣＩＮ（で口）の確定と共
に選択される実・トヤリー信号である。その動作は、区分加算器Ｃ３Ａ０十（０桁に伝播さυル
」中リーイ、’、　”ｙｃｉ　（］）　、　Ｃｉ　（０
）　　と、反中、１′）、１４リ−（１１号ＸＣＩＮ（
て窮−０）を入力し７亡１’　Ｇ。インハーク迎ジ１に、Ｌり選打ぐして、１位桁に伝（工
する反転実、１−ヤリ−！？；’ｒＸ３　（Ｃ−３）、
ＸＣ７（Ｃ７）、ＭＣＩ＋　（で〒〒）　、　ＭＣＩ　
５　（ＣＩ−ｒ）を出力するものである。これにより反転実キャリー信号ＸＣＩＮが確定すると即
時−１１６桁に伝播する反転実キャリー信号Ｃｉを確定
することができる。第１３図は本発明の第２の実施例の２段階桁−Ｌげ選択
回路に係る説明図であり、同図（ａ）は第１のマルチプ
レクサＭＰＸＩのプＩ：＋７り図を示している。また、同図（ｂ）はブロンク先見桁上げ発汁回路Ｂ　Ｌ
　Ａ　ＣＣのブロック図であり、同図（ｃ）は第２の７
６ルヂプレクサＭＰＸ２のブｌコ、クレ１を示している
。このようにして、各桁の：１−ヤリー信信号Ｃｊ　（０
）とト（１７桁上げ用の被ｉπ択キ中す−信υＣ１（０
）とを同ＴＣ：（）ランスファーゲート）、インバータ
連９　へ［・“１：こ、１、リフ１成しくいる。ごのためＪｌじ、下（１冒Ｈｊｏ）ｌ　ｈＪ王の実１−
ヤ“）　　ｉ＋遇］（７１、が（Ｉｎ”ｚｉ−引ｉ５々
Ｉ荀（（ｉに（ｉ、Ｇｌｉ　Ｊる初二〕バＩＲ−１ヤリ
−（，１υＣｉ　（１）　、　Ｃｉ　（０）が確定する
ことができ、これにより高速加算処理をすることが可能
となる。第１４図は第３の実施例に係る６４ピノｌ□　Ａ　＋、
。（Ｊの構成図である。なお、桁上げ伝播／’ｌ−成ユニント、ＵＬＢ、４ビッ
ト区分加算器Ｃ３Ａ、第１．２のマルチプレクサＭＰＸ
Ｉ、ＭＰＸ２は第２の実施例に係るものと同一の論理回
路を用いる。 −りだ、第３の実ｌＡｌ１例でＬよ第２の実施例と異な
り、ゾＬｌ　ンク桁上げ制御、発４Ｉ信号ＢＰｉ、ｒ３
ｃｉを入力とする先見処理の桁数を第２の実施例による
同一桁数処理とはＩＰえて、下位桁から順次多くしてゆ
く方法を利用する。第１５図は、本発明の第３の実施例の６４ビン１ＡＬＵ
に係る説明図であり、同図（ａ）は１段口のブロック先
見＋ｉ７上げ発生回路とその内部の論理回路の構成図を
示している。Ｇ図において、Ｂ　Ｌ、Δ０はプロ、りの下（０桁が０”
である場合のブロック桁にげ先住回路であり、ブロンク
先見桁−りげ発／−Ｌ信号ｒ３Ｇ、、　　ＢＧ２、ブロ
ック先見桁上げ制御１３号ＢＰ、　、ＢＰ、　、実キャ
リー信号Ｃｉを入力して、反転実キャリー信号テ丁、τ
「を出力する機能を有している。同図（ｂ）〜同図（ｃ）は第２の実施例のブロック先見
桁上げ発生回路ＢＬΔｃＧと第２のマルチプレクサＭＰ
Ｘ２とを組み合わゼた先見処理回路の論理回路の構成図
を示している。Ｖにおいて、ＢＬＡ２は各桁のプロ、り先見桁上げ訓；
π信号ＢＰｊとプロ、り先見桁上げ先住信号［３Ｃｊお
よび下位桁からの反転実・１−中リー信号Ｃ１に基づ（
・て２ビ、ト分の反転実キャリー信号ＣＩ　と０２を発
？１：する回路であり、同様にＢＬ△３は３ビット分、
ＢＬ　Ａ　４は４ビｙ　ｌ・分、Ｉ３１−△５は５ビア
）分の反転実キャリー信りＧを７１成する回路である。これ等により第３の実施例に係る６４ビ、ト△［、Ｕ（
先見桁上げｊ５テ沢加算器）を構成ずろ。次にその動作を説明する。まず、６４ビツトＡＬＬＩの第０桁より下位桁からの実
キャリー信号Ｃ８，，と４ビット区分加算器Ｃ３Ａによ
り生成されたブロック先見桁上テ上げ制御信−″；″Ｊ
’　Ｂ　Ｐ　２　＋　　Ｂ　ｒ’　１　、ブロック先見
桁上げ発生信号ＢＧ、、ＢＧｔ　（７）５つ（７）信号
をＢＬＡＯ回路に入力し、反転実キャリー信号で了、百
〒を生成する。反転実キャリー信号百丁と下位桁からの反転実キャリー
信号でπは４ビット区分加算器により生成された（ワ和
信号Ｆ、（１）〜Ｆ、（１）、　　Ｆ、（０）〜Ｆ、（
０）及びＦ。（１）〜Ｆ、（１）、　　Ｆｏ（０）〜Ｆ
　、　（０）の各桁の信号対から実和信号Ｆ４〜Ｆ、、
Ｆ、〜Ｆ、を選択し、それ等にダｊ応する第１のマルチ
プレクサＭＰ×１に実和信号Ｆ４〜Ｆｔ、Ｆ０〜Ｆ、を
入力す伝なお、反転実キャリー信号で下も同様に第１のマルチプ
レクサＭ　Ｐ　Ｘ　ｌ　＠Ｊ路と、上位桁の反転実キャ
リー信号Ｃｊを選択する信号として同時に８１、△２回
路と番こ入力される。）’ｌ　＜ｊ　、’ｌｌｉ　Ｉ’、”　’、ｒ′１．　
ｐｉ’をシ゛７、　　を−ン、　Ｉ　＋、：’　ｌｊこ
）Ｉ（ｉ、、　、’＼′）・′・Ｂ　１．、　Ａ　４　
ｆ”’回路の′ノＵ　’、、１．　ｊ’ｓ　ｌ’ｌＩＧ
　スロｂｉ　ｔ’ｔ　’＆　１ｌｒｌ　ン’Ｋ　Ｉ曽ｊ
ｌｌｌ　：：１ろ。コ＋１．　；＝　、１す、王（＋’
ｒ　ｆｉｉからの反−Ｆ＃実、１−４リ−＜：１Ｘ’：
で］を」−イヘ“１桁側のＩｌ、Δ回路に入力ずろのと
ほとんど同時に誇Ｂ　ｌ、六回路内の各桁のン残」５で
沢キャリー信号Ｃ，１（１）、Ｃｊ（０）のうちの一方
を（反転）実キャリー信号として出力できるので、信号
遅延の増加を極力小さく、かつ同時処理をすることが可
能となる。ｒＬだ、第２の実施例の論理ゲート９段分のｉｆｆ　３
ｉｕ時間に比べて、第３の実施例では論ｐＩｌゲート２
段分の遅延時間だけ部列７１１１算処理を速くすること
が可能となる。第１６１７１は本発明の第４の実施例に係る６４ビア１
・△ＬｔＪの措成図てＪ・、ろ。なお、第４０実旅（シ１：の７分）；ｒ　ＩＴＴＧ３Δ
は第２の実施例の１１ビ、トロ倍加１γ葬Ｃ５Δを４ビ
、１・ずつに等公害ｉ：処書されるのＳ：対し、下位桁
で少なく、上位桁で多くの＋（ヲを処理する可変ビット
褐成にしているＩす、で眉−っている。［７ｊ　Ｈ二、Ｉ；イ’ζ、ｌＪ、、；バＪ１１１γ：
ｌｎ　ｒ、　（−１Ａ　　（２’）　　＝　（’、　’
−，ｓ　ｔ’＼（、”＋　）’、’、ｌ同口１々几１’
ｌｌ１才ろｆｉｉ　ｔＩノが２へ−５の区分）用１γ器
でＡ・、＋１、Ｍｐｙ、＋（２）〜：、４　Ｐ　Ｘ（５
）　ｉ；ｉ、同時処理するＩｉｉ　数が２〜５の第１の
マルチプレクサで２・）ろ。また、Ｃ８△０は最下位桁の区分加算器である。Ｂ１．、Δ２．ＢＬ△３．ｒ３ＬＡ４．１”（Ｌ、△５
は第３の実施例と同様に２〜５ビア）を処理ずろ先見処
理回路であり、ブ１．１７り先見桁−Ｆげ発ノ１：回路
と第２のマルチプレクサＭＰＸ回路によりキノ４成する
。第１７図は本発明の第４の実施例の６４ビツト△Ｌ　Ｕ
に係る説明図であり、同＜（ａ）は最下位桁の区分抽１
γ器ｃ　Ｓ　Ａ　Ｏの論ＰＦ回路を示している。Ｖにおいて、ＴＧはトランスファーゲート、１１はイン
バータ、１２はＥＯｒ１回路である。なお、最下位桁の区分加算器ＣＳ　Ａ　Ｏは、最下位よ
り一術下の桁から桁上げ信−号Ｃ１６を直接取り込んで
実和信号Ｆ。、Ｆｌおよび反転実キャリー信号ＣＩを７
１：成する回路である。同図（ｂ）はＣ８ΔＯのブロック図を示していこれ等シ
こより第４の実施例に係る６４ビ、トＡＬＵを構成する
。次にその動作を説明する４まず、第２〜３桁と７ｊ′Ｘ４〜５４７７　＋よ、２桁
間時処理を行う区分力′Ｓフ器ＣＳ　／’ｌ、　ｊ　’
）　）、第１のマルチプレクサＭＰＸ　ｌ　　＜２）回
路により処理する。また、反転実キ・、リー位号百了お
よびて了を生成するのに、ν・要ｔ；プロ、・り先見１
ｉｉ　Ｅげ制ｊｎ信号ＢＰ。、ＢＰユ、ブロック先見桁−にげ発汁信号ｎｃ、。ＢＣＪを下位からの反転実キト“７１−信号で〒をＢＩ
５Δ２回路に入力して、Ｃ５よ３よびＣ３を同一・クイ
ミングシ二よζＣ′１−成する。これにより＋３１−　、Ａ、　２　Ｊ′、１つ出力する
反転実キャリーｔｉ号−百了５で了は、キー□　’Ｊ　
　ｉｈ’ｉ　ｆｌ　（＋’＋号Ｐ　ｊトキャリー先住、
信号ＣＩがｌｉｄ　１．、　Ｈ，）’伝播／ノＩ゛成ユ
ニ、１・ＩＪ　Ｉ−Ｂかａ発？ニーさねた移論理り一゛
−１・３段分ｉＹ延時間を要して１１みれろ。：Ｆた、Ｈニアｔｉｉ”ノー／””　ｙ　’）　’／Ｃ
見ｉ１ｉ　１げ制？７ｎ信号ＢＰｊ、プロ、り先見＋ｒ
ｒ　＋−：ｔ’発／１イア４　’；’７１１　（：　１
！、ｉ下また、上（＋７損へのブ１１７り先見桁−ヒげ
制＋ｎ　＜ｘ　ｚ−ＢＰｊ、プロ、り先見桁上げ発生信
号ＢＧｊは下位（ｉｉからの反転実・トヤリー信号τ丁
の伝＋工に要する時間に合ねゼで出力する。この結果、第２〜８桁までの！Ｆｊ、和信号Ｆｊ（１）
　。１勺（０）は、４ゲ一トＪヱ廷時間内に、第９〜１８桁
は５ゲート、第１９暑ｉｊ〜３５桁は６ゲート、第３６
〜６０桁まで１ま７ゲート、第６１ｔｉｉ〜６３桁まで
は８ゲート相当の遅延時間内で実和信号Ｆｊを出力する
ことができる。このようにして、Ｖ分抽１′１器Ｃ５ｉ＼のブロック先
見発生、１ｔｌｌ　ｆ３１１信号ｎＧｊ、ＢＰ、ｉを構
成する時間と反転実キヤ’Ｊ　−（、Ｖ「Ｃｊが下（１
７桁から伝（工しでくる時間とを同一タイミングにする
ように、区分抽１γ器Ｃ８への処理を下位）ｉｉで少な
く、上イヴ桁で多くすることにより、全体の処理時間を
より短くすることが可能となる。：ｒた、】ｙ適時間＋；ｔ　′：Ｆ！、３　ノ実施例ゲ
ート１０段に比べて、第４の実施例では、ゲート８段分
のｒ旧Ｉ〔１′、、　１１１１であり、２段分短縮する
ことが可能となる。なオン、第４　Ｃ’１１．’、　＋＋ｉ量・例の６４ヒ
ノ１△１，１ノ（Ｆ第１２．第３の実施例のよ−）Ｇこ
区分加算器Ｃ３△及び、第１のマルチプレクサＭ　Ｐ　
Ｘ　］回路を規則的に並列配置することができないとい
うレイアラ１の！１点を除ＩＪば、６４ピノ１−今加１
γ処理を最も高速にすることが可能である。〔発明の効果］以上説明したように本発明によれば、２段階の桁上げ信
号と実和信号と、それらの反転信号−等をＴＧ、　　イ
ンバータ連鎖により実キャリー信号確定と同時に選択処
理することが可能となる。これにより、全加算器の処理時間を短縮することができ
、Ｍビット並列全加算処理を高速にすることが可能とな
る。

【図面の簡単な説明】

第１図は、本発明の第１の実施例に係る区分別１γ器の
論理回路図、第２図は、本発明の第１の実施例の区分加ｌγ器に係る
説明図、７Ｑ　３　ｉ、２１　！；ｉ、本発明の第１の実施例乙
コ係ル２　Ｉ’＞　ｆｆｌ！νｔｉｉｌ−げ選択力１１
初１回路の構成図、第４図は、本発明の第１の実施例に
係る第３のマルチプレクサの（１１１成図、第５７は、本発明の第１の実施例に係る第４のマルチプ
レクサの構成図、第６０は、本発明の第１の実施例に係る各マルチプレク
サの）′ロンク図、第７図は、本発明の第２の実施例に係る２段階桁上げ選
択加算回路の説明図、第８Ｖは、本発明の第２の実施例に係る４ビツト区分加
算器の構成図、第９Ｍは、本発明の第２”の実施例の４ビツト区分加算
器に係る説明図、第１０図は、本発明の第２の実施例の第１のマルチプレ
クサに係る構成図、第１］［１ｉは、本発明の第２の実施例のブロック先見
桁上げ定住回路に係る説明図、第１２閏は、本発明の第２の実施例の第２のマルチプレ
クサに係る構成図、第１３図は、本発明の第２の実施例の２段階桁１−げ選
択加算回路に係る説明図、第１４図は、本発明の第３の実施例に係る６４ビツトＡ
　Ｌ　ｔＪの構成図、第１５図は、本発明の第３の実施例の６４ビ・７）ＡＬ
ｔｌに係る説明図、第１６図は、本発明の第４の実施例に係る６４ビツトＡ
ＬＵの構成図、第１７図は、本発明の第４の実施例の６４ピントＡＬＵ
に係る説明図、第１８図は、従来例に係る１６ビ、ト桁上げ選択加算回
路の構成図、第１９図は、従来例に係るマンチェスター形キャリー加
算器の構成図、第２０凹は、従来例の３２ピント長の２段階桁」−げ先
見選択加算器に係る構成図である。（符号の説明）ＵＬＢ・・・桁上げ伝ｌ！／生成ユニット、Ｃ３Ａ・・
・４ビツト長区分加算器（区分別１γ器）、ＭＰχ・・
・４組の２人カマルチプレクサ、ＣＳ・・・桁上げ選択
器、ＴＯ，ＴＯ，−ＴＧ、、ＴＣ；、’　　〜ＴＧ、’　　
・・・トランスファーゲート、１．１１・・・インバータ、ＢＣＬＡ・・・４ビット長ブロック桁上げ先見ユニット
・２・・・８ビット−ＪＢＣＬＡユニット、３・・・３２
ピント長和ユニツト、１２・・・ＥＯＲ回路、ＭＰＸｌ、ＭＰＸｌ（２）　〜ＭＰＸ１（５）　・・・
第１のマルチプレクサ、ＭＰＸ２・・・第２のマルチプレクサ、ＭＰＸ３・・・
第３のマルチプレクサ、ＢＬＡＣＧ、ＢＬＡＯ〜ＢＬＡ
５・・・ブロック先見桁上げ発ノド回路、Ｃ３Ａ０．Ｃ３Ａ（２）　〜Ｃ３△（５）−ｎビットを
処理する区分加′Ｘ器、Ｇ、　＝Ｃ１（ｉ＝ｏ、１．２．３−）　・＝キャリー
発生信号、Ｐ０〜Ｐｉ（ｉ・０，１，２．３・・・）・
・・キャリー制御信号、Ｇｏ　＝Ｇｉ　（ｉ・０，１，
２．３・・・）・・・反転キャリー発生（ハ５；、Ｐ０〜Ｐ　ｉ　（ｉｏ、　１．２．３・）・・反転キャ
リー制（３０信号、Ｆｊ　（１）　、　　Ｆｏ（］）〜Ｆ、（１）・・下位
桁°“ビ°の場合の仮相信心、Ｆｊ　（０）　、　　Ｆ−（０）〜Ｆ、（０）・・・下
位桁“０゛の場合の仮和信号、Ｃ１，。、Ｃ０，。〜Ｃ３，。・・・各桁の下位桁から
の該ブロックへの桁上げが０（Ｃ−＋　＝Ｏ）のときの
キャリー信号、Ｃｉ、ｌ　＋　　ＣＯ−１〜Ｃ３，１・・・各桁の下位
桁からの該ブロックへの桁上げが１　　（Ｃ−１＝　１
　）のときのキャリー信号、Ｃ１，。、Ｃ０，。〜Ｃ１，。・・・各桁の下位桁から
の該ブロックへの桁上げがＯ（Ｃ−、＝Ｏ）のときの反
転キャリー信号、百τ丁、−ピア乙−〜で〒１・・各桁の下位桁からの８
亥プロ・２りへのｔｉｉ−にげがｌ　　（ｃ−１＝Ｈの
ときの反転キャリー信号、Ｃ’、，Ｃｉ（０）、Ｃ，（０）、ｃｔ　（０）。Ｃ１１（０’）　　、　　Ｃ，、、（０）　　　衿５Ｊ
バＩＲ−１七・リー（，１号（Ｃｊ、＝＝０の場合）、Ｃ’、、　　ＣＪ　（１）、　　　Ｃ，（］）、　　　
Ｃ’＋　　（１）。ｃ、、（１）、　　Ｃ，５（］）　・・？波選）尺キャ
リー（３号（Ｃ−１−１の場合）、Ｃ，、、Ｃ，、、Ｃｊ、　　Ｃ３〜Ｃ６３，ＸＣ３〜Ｘ
Ｃｌ３．ＸＣＩＮ・・・反転実キャリー信号、Ｃ＋　、
　　ＣＩＮ、　　Ｃｉ、、−Ｃｊ、　Ｃｎ５−＋、Ｃ３
〜Ｃ６３、ＣＩＮ・・・実キャリー信号、Ｃｎ５−、（０）、　　Ｃ”ｈ（０）　、　　Ｃ’＋（
０）−上位桁への仮キャリー信号（Ｃ−＋−Ｏ）、Ｃｎ５−、（１）、　　Ｃ”、（１）　、　Ｃ”：＋（
ＩＬ・・上位桁への仮キャリー信号（Ｃ−、＝１）、Ｆｊ、Ｆｅ〜Ｆ　ｉ、３・・・実和信号、ＢＰｊ、ＢＰ
０〜ＢＰ、、・・・ブロック先見桁上げ制御■（３号、ＢＣ；　ｊ、ＢＣａ　”−ＢＣ，３・・・ブロック先見
桁上げ発４−信号、 ■ｆ丁、ＢＰｏ〜ＢＰ−３・・・反転ブロック先見桁上
げ制御信号、ＢＢＧｊ、［；、−〜１τＫ　・・・反転ブロック先見桁
上げ発生信号、Ａ、Ｂ・・・Ｍ桁で表される２進数（表示された被加数
および加数）、Ａ　ｉ、　　Ｂ　ｉ、　Ａｆｆ−０〜Ａ＋ｓ−＋ｔ　＋
　　Ｂ５−０〜Ｂ　ｌ５−Ｉ！・・・第ｉ　ｔｉｊのビ
ット（入力データ）、Ｓ、Ｓ　ｉ、Ｓ、　〜Ｓ、ｓ・−
・サム出力信号、Ａ、Ｂ・・・正・負論理ブロック、 ■、〜Ｔ、、Ｍ・・・機能選択信号。ｒｆ　　　ｌｉＵＬＢ σ１） ■の＜ａ）＜　　　ご　Ｆ２Ｏ％　Ｆ ψ　　　Σ 二　　に　限〜ＦＵ　　　　Σ ５’Ｗ　　　ＦＥ　　Ｆ５２．−ＦＱ　　　Σ 二　　に　Ｆ４８〜ＦＱ　　　　Σ く　　　　　ゞＬ／Ｉ　　　　に　　−〜ＱΣ く　　　　　べｔ／１　　　１　　陽０〜ＩＵ　　　　　Σ 二　　ｒ　Ｆ３６〜Ｑ　　　　Σ 特開平］−２４４５３１（１５） ′５９＝５１区縞記回（３胤呉区１野「ｉＩＬｌ（ＪＬにｊＯＬＢＣＩＱＴリ　リ　リ　エリ　　　　　　　　　　寓梶綜奪夕ＵＬＢ胃盾　　　　　　　　　− く　　　　　ＣＬ　　　　　Ｆ２Ｏ−Ｆ６３−８．２８Ｇ６３　　　　０泊く＋／１　　　　ユ　　Ｆ５６〜Ｆ５９ Σ ”　ＢＰ５９ＢＧＳ９　　　　　　Ｃ５５６纜　　Ｆ５２〜Ｆ５５ φ　　　Σ ”　ＢＰＳＳＢＧ５Ｓ　　　　　　Ｃ５１く　　　　　ご　　　　Ｆ４８〜Ｆ５１の　　　Σ ’　ＢＰＳＩ８Ｇ　５１　　　　　　（：；汗＜　　　　　　ｑ　　　　Ｆ４４−Ｆ４７の　　　Σ Ｑ日Ｐ４８Ｇ４７　　　　　　■ くｔ／’ｌ　　　　　ｃＬ、Ｆ２Ｏ−Ｆ４３０　　　　　
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Claims

【特許請求の範囲】

（１）Ｍビット並列全加算回路における区分加算をする
論理回路であって、前記論理回路がユニポーラ素子のトランスファーゲート
（ＴＧ）を用いて構成される区分加算器（ＣＳＡ）を具
備し、前記区分加算器（ＣＳＡ）内の最下位桁から一桁下位側
の桁からの実キャリー信号（Ｃｉ）が「１」及び「０」
である場合の仮和信号Ｆｊ（１）又はＦｊ（０）の出力
生成に要する各桁の下位桁からのキャリー信号（Ｃ＿ｊ
＿−＿１＿，＿１及びＣ＿ｊ＿−＿１＿，＿０）と、前
記区分加算器（ＣＳＡ）の上位桁に伝播させるキャリー
信号（Ｃｉ（１），Ｃｉ（０））とを、同一のトランス
ファーゲート（ＴＧ）及びインバータ連鎖より生成する
ことを特徴とする論理回路。
（２）Ｍビット並列全加算をする論理回路であ前記論理
回路がｎビット毎に区分加算器（ＣＳＡ）を具備し、前記最下位側から第Ｓ個目の区分加算器（ＣＳＡ）内の
最下位桁より一桁下位桁からの実キャリー信号がＣ＿（
＿ｓ＿−＿１＿）＿ｎ＿−＿１が該区分加算器（ＣＳＡ
）に到達する以前に、該区分加算器（ＣＳＡ）からの仮
のキャリー信号出力Ｃ＿ｎ＿ｓ＿−＿１（１），Ｃ＿ｎ
＿ｓ＿−＿１（０）（Ｃ＿ｋ＾＊（１），Ｃ＿ｋ＾＊（
０））を上位桁へｍ桁伝播させて各桁の仮和信号Ｆｊ（
１）、Ｆｊ（０）を生成しておき、前記区分加算器（Ｃ
ＳＡ）の１桁下の桁の実キャリー信号（Ｃ＿（＿ｓ＿−
＿１＿）＿ｎ＿−＿１）が確定した時点で、該実キャリ
ー信号の「１」又は「０」に応じたｎ＋ｍ桁の実和信号
（Ｆｊ）とｍ＋１桁目への実キャリー信号（Ｃ＿（＿ｓ
＿−＿１＿）＿ｎ＿＋＿ｍ＿−＿１）とを同時に選択出
力することを特徴とする論理回路。
（３）前記仮キャリー信号（Ｃ＾＊（１），Ｃ＾＊（０
））を上位へ伝播する桁数ｍが下位桁で少なく、上位桁
で多くすることを特徴とする請求項２記載の論理回路。
（４）下位桁から数えて第Ｓ個目のｎビット区分加算器
（ＣＳＡ）において、該区分加算器（ＣＳＡ）の一桁下
位桁側の区分加算器（ＣＳＡ）より出力される仮のキャ
リー信号対（Ｃ＿ｋ＾＊（１），Ｃ＿ｋ＾＊（０））と
、該区分加算器（ＣＳＡ）で生成される仮和信号対（Ｆ
ｊ（１），Ｆｊ（０））及び上位桁への一対のキャリー
信号（Ｃ＿ｎ＿ｓ＿−＿１（１），Ｃ＿ｎ＿ｓ＿−＿１
（０））とを入力して、該区分加算器（ＣＳＡ）より下
位桁側から出力される実キャリー信号（Ｃｉ，ｉ≦（ｓ
−１）ｎ−１）の確定時にｎ個の実和信号（Ｆｊ）と実
キャリー信号（Ｃ＿ｎ＿ｓ＿−＿１）とを該実キャリー
信号（Ｃｉ）の「１」及び「０」に応じて選択出力する
論理回路であって、トランスファーゲート（ＴＧ）のワイヤード・オア出力
をインバータ（１１）により反転出力する回路を２段連
結して構成されることを特徴とする論理回路。
（５）Ｍビット並列全加算回路における区分加算をする
論理回路であって、前記論理回路がトランスファーゲート（ＴＧ）を用いて
構成される区分加算器（ＣＳＡ）を具備し、前記区分加算器（ＣＳＡ）内の最下位桁から一桁下位側
の桁の実キャリー信号（Ｃ＿１）が「１」及び「０」で
ある場合の仮和信号（Ｆｊ（１）又はＦｊ（０）））の
出力生成に要する各桁の下位桁からのキャリー信号（Ｃ
＿ｊ＿−＿，＿１及びＣ＿ｊ＿−＿１＿，＿０）と、前
記区分加算器（ＣＳＡ）の上位桁に伝播させるキャリー
信号Ｃ＿ｊを生成するために使用するブロック先見桁上
げ発生信号（ＢＧｊ）とをトランスファーゲート（ＴＧ
）及びインバータ連鎖より生成することを特徴とする論
理回路。
（６）Ｍビット並列全加算をする論理回路であって、区分加算器（ＣＳＡ）から出力されるブロック先見桁上
げ制御信号（ＢＰｊ）と、ブロック先見桁上げ発生信号
（ＢＧｊ）とを複数個入力して仮のブロック先見桁上げ
信号（Ｃｉ（０）およびＣｉ（１））を複数個出力する
回路をトランスファーゲート（ＴＧ）及びインバータ連
鎖より生成することを特徴とする論理回路。
（７）前記区分加算器（ＣＳＡ）の処理桁数が下位段を
少なく、上位段を多くすることを特徴とする請求項２又
は５記載の論理回路。
（８）前記下位桁側にある区分加算器（ＣＳＡ）より少
ない桁数を先見処理する区分加算器（ＣＳＡ）を上位桁
側で混在することを特徴とする請求項６に記載の論理回
路。
（９）前記区分加算器（ＣＳＡ）の仮キャリー信号（Ｃ
＾＊（１）、Ｃ＾＊（０））又はブロック先見桁上げ制
御信号（ＢＰｊ）及びブロック先見桁上げ発生信号（Ｂ
Ｇｊ）の上位桁への伝播桁数（ｍ）を、最下位の桁から
順次２，３，４……桁と増加させて桁数に応じた仮のブ
ロック先見桁上げ信号（Ｃｉ（０）およびＣｉ（１））
を生成しておき、下位桁からの実キャリー信号（Ｃｉ）
の決定と同時に各桁の実キャリー信号（Ｃｎｓ−１）を
決定することを特徴とする請求項４又は６記載の論理回
路。