JPS61226836A - 桁上げ選択加算器 - Google Patents
桁上げ選択加算器Info
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- JPS61226836A JPS61226836A JP6687785A JP6687785A JPS61226836A JP S61226836 A JPS61226836 A JP S61226836A JP 6687785 A JP6687785 A JP 6687785A JP 6687785 A JP6687785 A JP 6687785A JP S61226836 A JPS61226836 A JP S61226836A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、加算器に係わるもので、特に、動作速度の
高速化を因りた桁上げ選択側算器に関する。
高速化を因りた桁上げ選択側算器に関する。
従来１桁上げ選択側算器（Ｃａｒｒｙ ８ｅｌｅｃｔム
ｄｄｅｒ ：以下Ｃａムと略称する）は、ガ兄ばＩ！
２５図に示すように構放されている。この回路は１群桁
上げ虫取機能（ＸとＹ） ｔ−持つ次１６ビツト長の桁
上げ選択圓算器であり、８人は４ビツト長の区分加算器
、ＭＰＸは４重入力マルチプレクサ、Ｃ８ｄ桁上げ選択
器ｔそれぞれ示している。この加算器は、最初に仮の和
と桁上げをビット毎に生成するかわりに、長い語長の加
算器を固定長の加算器群に分け、各区分での加算を並列
に実施し、真の和ｔ−適切な桁上げ入力を使って得るも
のである。すなわち。
ｄｄｅｒ ：以下Ｃａムと略称する）は、ガ兄ばＩ！
２５図に示すように構放されている。この回路は１群桁
上げ虫取機能（ＸとＹ） ｔ−持つ次１６ビツト長の桁
上げ選択圓算器であり、８人は４ビツト長の区分加算器
、ＭＰＸは４重入力マルチプレクサ、Ｃ８ｄ桁上げ選択
器ｔそれぞれ示している。この加算器は、最初に仮の和
と桁上げをビット毎に生成するかわりに、長い語長の加
算器を固定長の加算器群に分け、各区分での加算を並列
に実施し、真の和ｔ−適切な桁上げ入力を使って得るも
のである。すなわち。
１６ビツ）７１０算器は４つの４ビツト加算器に分割さ
れ、各々の区分には加算器が２つある。ここで、一方は
区分の最下位ビットへの桁上げの存ＰＥｔ−仮定し、一
方は桁上げなしと仮定して加算を行なう。第２５図にお
いては、２種類の区分加算器を明示する九めに１強制桁
上げ人力′″ｌ″、＠０″ｌｃ本しである。また、説明
を簡単にするために１区分７Ｊ１算器内ではりプル桁上
げ伝播が行なわれると仮定する。
れ、各々の区分には加算器が２つある。ここで、一方は
区分の最下位ビットへの桁上げの存ＰＥｔ−仮定し、一
方は桁上げなしと仮定して加算を行なう。第２５図にお
いては、２種類の区分加算器を明示する九めに１強制桁
上げ人力′″ｌ″、＠０″ｌｃ本しである。また、説明
を簡単にするために１区分７Ｊ１算器内ではりプル桁上
げ伝播が行なわれると仮定する。
第２６図は、４ビット長区分五６個ｔ−４つの１６ビッ
ト長群に分けて構成した６４ビット長桁上げ選択児算器
における３レベルの桁上げ虫取方法ｋ ７ｒＸシており
、ｓｔｒ記第２５図にホした１６ビツ）ＪＪＯ算器を４
個用いて構成さｎたＣ８んの桁上げ虫取方法である。こ
の工うな桁上げ虫取方法にエリ、通常のりプル卯算器に
比べて大幅な処理速度の高速化が図れる。
ト長群に分けて構成した６４ビット長桁上げ選択児算器
における３レベルの桁上げ虫取方法ｋ ７ｒＸシており
、ｓｔｒ記第２５図にホした１６ビツ）ＪＪＯ算器を４
個用いて構成さｎたＣ８んの桁上げ虫取方法である。こ
の工うな桁上げ虫取方法にエリ、通常のりプル卯算器に
比べて大幅な処理速度の高速化が図れる。
また、前記Ｉ！２５図に示した１６ビツトの加算器’に
！２７図（Ｊｌ）に示すように４個直列に接続し、６４
ビツトのＣ８入を構成する方法もある。 ＠２７
図（ａＪにおいて４１ Ｃｆ９Ａ１６がｊＩｔｒ記第２
５図の回路に対応している。ここで、苧ヤリＣ□ａ ｃ
ｓ、、 ｃ４丁ａｃｍｓｋ生成するゲートは・例えば＠
２７図（ｂ）に示すＬうに、アンドゲート１１１〜１１
．と、このアンドゲート１１□〜１１４の出力の論理和
を取るオアゲート１２とから構成さルる。
！２７図（Ｊｌ）に示すように４個直列に接続し、６４
ビツトのＣ８入を構成する方法もある。 ＠２７
図（ａＪにおいて４１ Ｃｆ９Ａ１６がｊＩｔｒ記第２
５図の回路に対応している。ここで、苧ヤリＣ□ａ ｃ
ｓ、、 ｃ４丁ａｃｍｓｋ生成するゲートは・例えば＠
２７図（ｂ）に示すＬうに、アンドゲート１１１〜１１
．と、このアンドゲート１１□〜１１４の出力の論理和
を取るオアゲート１２とから構成さルる。
以上の説明は１６ビツトのＣ８Ａｔ一単位とした例であ
るが、８ビツトのＣＳム七単位として６４ビツトのＣ８
Ａｔ−ｌ１ｌ底すると、＠２８図に示すように、８個の
Ｃ８ムｔ−直列接続することになる。
るが、８ビツトのＣＳム七単位として６４ビツトのＣ８
Ａｔ−ｌ１ｌ底すると、＠２８図に示すように、８個の
Ｃ８ムｔ−直列接続することになる。
次に１ｍ記ｌ１１ｇ２６図に示した６４ビツトのＣ８入
の演算時間を考える。前記遍２５図に示した４ビット長
区分１算器Ｓ入の処理時間をｔｓムとし１桁上げ選択器
Ｃ８１５，Ｃ８１１゜ｃｓ ｙ 、 ｃｓ ｓのゲート
遅延時間をそれぞ九ｔｌｓ＃ｔ１８．を丁 、ｔ３．＋
１ｒ記第２６図において群桁上げのｘ２生成しているゲ
ートのｔｘとキヤＩＪｃ、？を生成しているゲートの遅
延時間ｔ４ｔ’ｔ” ｒ ｔｘ ＝ ”４？＝ ｔｕＪ
ｈ 中ヤリＣａ５ｔ生放しているゲートの遅延時間ｔ
ｓｓｋｒｔａａ＝ｔｓｓＪ、＃記第２５図における４重
大カマルチプレクサＭＰＸの遅延時間をｔｍｐｘとする
と、前記＠２６図に不した方法にＬる６４ビツトのＣ３
Ａの全ビットの和（サム）が決定されるまでの時＋ｓ５
Ｔ ｔは次式（１）で不す工うになる。
の演算時間を考える。前記遍２５図に示した４ビット長
区分１算器Ｓ入の処理時間をｔｓムとし１桁上げ選択器
Ｃ８１５，Ｃ８１１゜ｃｓ ｙ 、 ｃｓ ｓのゲート
遅延時間をそれぞ九ｔｌｓ＃ｔ１８．を丁 、ｔ３．＋
１ｒ記第２６図において群桁上げのｘ２生成しているゲ
ートのｔｘとキヤＩＪｃ、？を生成しているゲートの遅
延時間ｔ４ｔ’ｔ” ｒ ｔｘ ＝ ”４？＝ ｔｕＪ
ｈ 中ヤリＣａ５ｔ生放しているゲートの遅延時間ｔ
ｓｓｋｒｔａａ＝ｔｓｓＪ、＃記第２５図における４重
大カマルチプレクサＭＰＸの遅延時間をｔｍｐｘとする
と、前記＠２６図に不した方法にＬる６４ビツトのＣ３
Ａの全ビットの和（サム）が決定されるまでの時＋ｓ５
Ｔ ｔは次式（１）で不す工うになる。
Ｔｓ ＝ｔｓＡ＋ｔｘ＋ｔ＋ｙｆｔｏ＋ｔｍｐｘ＝ｔｓ
Ａ＋ｔｔｔ Ｘ ３ ＋ ＠ｍｐｘ 四重曲（１）な
お、上式（１）において−ｒ ｔ ｕ ＋ｔｍｐｘＪは
中ヤリＣ４，が決定されてからｄ一群のサムが決定され
るまでの時間である。
Ａ＋ｔｔｔ Ｘ ３ ＋ ＠ｍｐｘ 四重曲（１）な
お、上式（１）において−ｒ ｔ ｕ ＋ｔｍｐｘＪは
中ヤリＣ４，が決定されてからｄ一群のサムが決定され
るまでの時間である。
同様にして、：？ヤ！ＪＣｅａが決定されるまでの時間
Ｔよけ。
Ｔよけ。
’ｒ、＝ｔ５ム＋ｔｘ＋ｔｓｍ
＝ｔｓＡ十’ｔｓ ＋ ｉ １１ ・・・・・・・
・・・・・・・・（２）となる。ここで演算時間は、上
記時間Ｔ、とＴ、と全比較して大きい方と考える。この
場合。
・・・・・・・・（２）となる。ここで演算時間は、上
記時間Ｔ、とＴ、と全比較して大きい方と考える。この
場合。
ｒｔ４テ＋ｔ ｔｓ ＋ ｔｍｐｘＪとｔａｘとの比較
となるが。
となるが。
ゲートの段数を考慮すると＠ ｒ ｔ ４？ ＋ ｔ
ｔｓ ＋ ｔｍｐｘＪＯ方が多いのでＴｔ を演ＩＬ
時間と考える。
ｔｓ ＋ ｔｍｐｘＪＯ方が多いのでＴｔ を演ＩＬ
時間と考える。
上述し九工うに、前記＠２６図に示したような方法では
１回路規模の大きさや構成の復線さに比べ高速化に関し
ては大きな効果が得られない。また、４ｇ２６図におい
て、 Ｘ ａ 、 Ｘ ｂ等を生成しているゲートの出
力配線等も長くなる友め、 Ｘ ａ ａ Ｘ ｂ等のゲ
ート遅延時間も大きくなる。さらに、この回路’ｋＬ８
１化しＬうとした場合、構成に規則性が無く配線も復線
であるので、パターンレイアウトが１廟である。ここで
は６４ビツトの０８人を示したが、エリビット数ルンジ
が大きくなると上述し九欠点が顕著となる。また、上記
Ｍ２６図の構成では１６ビツトモード等の分割モードに
対応できない等多くの欠点がある。
１回路規模の大きさや構成の復線さに比べ高速化に関し
ては大きな効果が得られない。また、４ｇ２６図におい
て、 Ｘ ａ 、 Ｘ ｂ等を生成しているゲートの出
力配線等も長くなる友め、 Ｘ ａ ａ Ｘ ｂ等のゲ
ート遅延時間も大きくなる。さらに、この回路’ｋＬ８
１化しＬうとした場合、構成に規則性が無く配線も復線
であるので、パターンレイアウトが１廟である。ここで
は６４ビツトの０８人を示したが、エリビット数ルンジ
が大きくなると上述し九欠点が顕著となる。また、上記
Ｍ２６図の構成では１６ビツトモード等の分割モードに
対応できない等多くの欠点がある。
一方、第２７図（ａ）に示した６４ビツトのＣ８４にお
ける演算時間Ｔ、は１次式（３）に不す工うになる。
ける演算時間Ｔ、は１次式（３）に不す工うになる。
Ｔｍ ＝ ｔｓム十ｔｕ Ｘ ４ ’・・・・・
・・・（３）なお、上式（３）は、「ｔヨ〉ｔ口＋咄ｐ
ＬＩの条件が取立し、キャリＣＩＩｍの出力エリ全ての
サムが決定される時間の方が速いものと仮定している。
・・・（３）なお、上式（３）は、「ｔヨ〉ｔ口＋咄ｐ
ＬＩの条件が取立し、キャリＣＩＩｍの出力エリ全ての
サムが決定される時間の方が速いものと仮定している。
上式（３）が取立するのは１例えばキヤ！ＪＣｓｔｔ’
虫取する桁上げ選択器Ｃ８には、下位のＣ８人１６から
出力されるキャリＣ１ツが入力さ九るので。
虫取する桁上げ選択器Ｃ８には、下位のＣ８人１６から
出力されるキャリＣ１ツが入力さ九るので。
中ヤリＣ１が決定さする時間は−ｒ ’ｓＡ＋ ｔｔｓ
十ｔｔｓＪとなる。よって、６４ビツトのＣ８入の演算
時間である千ヤリＣ６４が決定されるまでの時間は［ｔ
ｓ＊＋’ｔｓ＋ｔｓｓ ＋ｔｔｓ＋ｔｕＪとなることに
よる。
十ｔｔｓＪとなる。よって、６４ビツトのＣ８入の演算
時間である千ヤリＣ６４が決定されるまでの時間は［ｔ
ｓ＊＋’ｔｓ＋ｔｓｓ ＋ｔｔｓ＋ｔｕＪとなることに
よる。
このＬうに、第２７図に示す回路では、４ビツト長の区
分加算器８４の演算が終了してから。
分加算器８４の演算が終了してから。
桁上げ選択器０８１５５４段通過しｌけ几ばならず、演
算速度が遅くなる。
算速度が遅くなる。
また、第２８図の回路の演算時間は前記第２７図（ａ）
の回路と同様にして。
の回路と同様にして。
Ｔ、＝ｔＢ人＋ｔ、Ｘｇ ・・・・・・・・・・
・・・・・（４）となり、この場合も演算速度が低下す
る。
・・・・・（４）となり、この場合も演算速度が低下す
る。
このように、前記＠２７図（ａ）および第２８図に示し
た回路は、構底に規則性があり、ＬＳＩ化に適している
反面、前記第２６図の方法に比べて演算速度が劣るとい
う問題がある。
た回路は、構底に規則性があり、ＬＳＩ化に適している
反面、前記第２６図の方法に比べて演算速度が劣るとい
う問題がある。
この発明は上記の工うな事情に鑑みてなされたもので、
その目的とするところは、エリ高速動作が可能であり、
且つ溝底に規則性が有りＬＳＩ化に好適な演算増幅器を
提供することである。
その目的とするところは、エリ高速動作が可能であり、
且つ溝底に規則性が有りＬＳＩ化に好適な演算増幅器を
提供することである。
すなわち、この発明においては、上記の目的ｔａ成する
ために、複数の群那算器から横取される桁上げ選択別算
器において、ａ記各群卯算器が複数の区分に分割されて
構底さ几自身の区分への桁上げの存在を仮定する第１の
区分別算器、前ε各群加算器が環数の区分に分割されて
構放され自身の区分への桁上げを無しと仮定する第２の
区分２７ｏＸ器、ｆｆａ記群引算器への桁上げ信号と前
記嬉１．舊２の区分加算器への桁上げ信号とが入力され
る桁上げ選択器、自身への群那算器への桁上げの存在を
仮定する＠ｌのゲート、自身の群引算器への桁上げを無
しと仮定する！２のゲート、お工びマルチプレクサを設
け。
ために、複数の群那算器から横取される桁上げ選択別算
器において、ａ記各群卯算器が複数の区分に分割されて
構底さ几自身の区分への桁上げの存在を仮定する第１の
区分別算器、前ε各群加算器が環数の区分に分割されて
構放され自身の区分への桁上げを無しと仮定する第２の
区分２７ｏＸ器、ｆｆａ記群引算器への桁上げ信号と前
記嬉１．舊２の区分加算器への桁上げ信号とが入力され
る桁上げ選択器、自身への群那算器への桁上げの存在を
仮定する＠ｌのゲート、自身の群引算器への桁上げを無
しと仮定する！２のゲート、お工びマルチプレクサを設
け。
前記マルチプレクサのデータ入力端に前記第１、第２の
ゲートの出力を供給するとともに、このマルチプレクサ
の選択制御端子に自身の群加算器への桁上げ信号を供給
し、このマルチプレクサの出力を当該の桁上げ選択器の
出力としているＯ 〔発明の実施ガ〕 以下、この発明の一実施例について図面全参照して説明
する。＠１図は６４ビツトのＣ８Ａ’ｋｌｌＷ！Ｌした
もので、第１図にボすＣＳ入１６゜Ｃ８３，ＣＢ３Ｂ、
Ｃ８７，Ｃ８７Ｓ、Ｃ８１Ｘ、Ｃ８１１Ｂ、Ｃ８１５，
お工びＣ８１５Ｓはそ几ぞれ、第２図ないし第１０図に
示す工うに溝底さｎている。なお、Ｃ８は桁上げ選択器
を示すもので、上記Ｃ８、ｖ 、 Ｃ８ｙ 、 Ｃ３Ｚ
Ｊお工びＣ８１５は通常の桁上げ選択器、ｃｓｓｓ、
ＣＢ７Ｂ、Ｃ８１１Ｂ、Ｃ８１５８は本発明を実施する
ために溝底した桁上げ選択器である。
ゲートの出力を供給するとともに、このマルチプレクサ
の選択制御端子に自身の群加算器への桁上げ信号を供給
し、このマルチプレクサの出力を当該の桁上げ選択器の
出力としているＯ 〔発明の実施ガ〕 以下、この発明の一実施例について図面全参照して説明
する。＠１図は６４ビツトのＣ８Ａ’ｋｌｌＷ！Ｌした
もので、第１図にボすＣＳ入１６゜Ｃ８３，ＣＢ３Ｂ、
Ｃ８７，Ｃ８７Ｓ、Ｃ８１Ｘ、Ｃ８１１Ｂ、Ｃ８１５，
お工びＣ８１５Ｓはそ几ぞれ、第２図ないし第１０図に
示す工うに溝底さｎている。なお、Ｃ８は桁上げ選択器
を示すもので、上記Ｃ８、ｖ 、 Ｃ８ｙ 、 Ｃ３Ｚ
Ｊお工びＣ８１５は通常の桁上げ選択器、ｃｓｓｓ、
ＣＢ７Ｂ、Ｃ８１１Ｂ、Ｃ８１５８は本発明を実施する
ために溝底した桁上げ選択器である。
この発明においては、ａ記ｌ！２７図（ａ）のＣ８＆で
は４ビツト長の区分加算器Ｓ＆の演算終了後に桁上げ選
択器Ｃ８１５を４段通過させていたことによる演算速度
の低下を防止することにＬす、高速化を図っている。す
なわち１桁上げ選択器Ｃ８の内部に、この桁上げ選択器
Ｃ８に下位から入力される中ヤリ人力を予め＠１″と＠
０”とに仮定したゲートをそｎぞれ設け、真の中ヤリが
入力されるとこの中ヤリに基づいて上記一方のゲート出
力をマルチプレクサＭＰＸによって選択する。ここで最
下位のＣａＡｆ ６０Ｃ８に対する中ヤリ入力はＣ−１
となる。上記Ｃ８３Ｂ、ＣＢｌＢ、Ｃ８１１８，お工び
Ｃ８１５Ｂは全てこのような横取となっている〇次に、
ｓｎ記第１１Ｒに不した６４ビツトのＣ８＆の演算時間
を考える。今、オペランド入、Ｂと中ヤリ人力Ｃ−１が
同時に４兄らルるとすると、！？ヤリＣ□が決定さルる
までの時間Ｔ１お工び中ヤＩＪ Ｃ□が決定さｎるまで
の時間Ｔ６はそ几ぞれ次式＋５） 、 （６）で示すよ
うになる。
は４ビツト長の区分加算器Ｓ＆の演算終了後に桁上げ選
択器Ｃ８１５を４段通過させていたことによる演算速度
の低下を防止することにＬす、高速化を図っている。す
なわち１桁上げ選択器Ｃ８の内部に、この桁上げ選択器
Ｃ８に下位から入力される中ヤリ人力を予め＠１″と＠
０”とに仮定したゲートをそｎぞれ設け、真の中ヤリが
入力されるとこの中ヤリに基づいて上記一方のゲート出
力をマルチプレクサＭＰＸによって選択する。ここで最
下位のＣａＡｆ ６０Ｃ８に対する中ヤリ入力はＣ−１
となる。上記Ｃ８３Ｂ、ＣＢｌＢ、Ｃ８１１８，お工び
Ｃ８１５Ｂは全てこのような横取となっている〇次に、
ｓｎ記第１１Ｒに不した６４ビツトのＣ８＆の演算時間
を考える。今、オペランド入、Ｂと中ヤリ人力Ｃ−１が
同時に４兄らルるとすると、！？ヤリＣ□が決定さルる
までの時間Ｔ１お工び中ヤＩＪ Ｃ□が決定さｎるまで
の時間Ｔ６はそ几ぞれ次式＋５） 、 （６）で示すよ
うになる。
’ｌ’、＝ｌ、人十 ｔ ｔｓ ・・・・
・・・・・・・・・・・ ＋５）Ｔ、＝ｔ１人＋ｔ０＋
咄、Ｘ・・・・・・・・・・・・・・・（６）つまり、
−＃ヤリＣ１１１が決定した時にはすでに１群の桁上げ
選択器Ｃ’３１５ＢのマルチプレクサＭＰＸに対する２
つのゲートの入力が決定さ几ているので、キャリＣ１１
が１群の桁上げ選択器Ｃ８１５Ｂに与えら几ると＠
ｔｍｐｘ（マルチプレクサＭＰＸの遅延時間）後に、中
ヤリＣ１１が友だちに決定さｎる。従って、第１図に示
すＣ８ｋの全演算時間Ｔ、は１次式（７）に不すように
なる。
・・・・・・・・・・・ ＋５）Ｔ、＝ｔ１人＋ｔ０＋
咄、Ｘ・・・・・・・・・・・・・・・（６）つまり、
−＃ヤリＣ１１１が決定した時にはすでに１群の桁上げ
選択器Ｃ’３１５ＢのマルチプレクサＭＰＸに対する２
つのゲートの入力が決定さ几ているので、キャリＣ１１
が１群の桁上げ選択器Ｃ８１５Ｂに与えら几ると＠
ｔｍｐｘ（マルチプレクサＭＰＸの遅延時間）後に、中
ヤリＣ１１が友だちに決定さｎる。従って、第１図に示
すＣ８ｋの全演算時間Ｔ、は１次式（７）に不すように
なる。
Ｔｔ −ｉｓ人 ＋ ｔ ｓｓ＋ ｔｍｐｘＸ
３ ＋ ｔｍｐｘ−＝ ｔ ８Ａ ＋ ｔ ｔ
ｉ ＋ ｔｍｐｘＸ ４ ・・・・・・（７
）なお、ａ式（力では、！？中ヤリ６ｓの決足エリ全て
のサムが決定されるまでの時間が長いものとしている。
３ ＋ ｔｍｐｘ−＝ ｔ ８Ａ ＋ ｔ ｔ
ｉ ＋ ｔｍｐｘＸ ４ ・・・・・・（７
）なお、ａ式（力では、！？中ヤリ６ｓの決足エリ全て
のサムが決定されるまでの時間が長いものとしている。
また、前式（７）においてダッシユを付して示したｔｍ
ｐｘは、中ヤリＣｓ・が決定された後。
ｐｘは、中ヤリＣｓ・が決定された後。
サムがマルチプレクサＭＰＸｉ通過する時間である。
次に、各演算時間Ｔｌ ａ Ｔ３ ＃ Ｔ４および
Ｔｙｋ回路シエミレーシ璽ン８ＰＩＣＥＩｆＣＬって求
めたデータを用いて比較する。この回路シエミレーシ璽
ンにおいては、全てのゲートは１．２μｍルールの０Ｍ
０８１１放とし、ゲート出力の付加容量やその他の動作
条件は全て同一にしている。また、４ピツトの区分卯算
器は、説明を簡単にするためにリプル圓算器になってい
るとする。
Ｔｙｋ回路シエミレーシ璽ン８ＰＩＣＥＩｆＣＬって求
めたデータを用いて比較する。この回路シエミレーシ璽
ンにおいては、全てのゲートは１．２μｍルールの０Ｍ
０８１１放とし、ゲート出力の付加容量やその他の動作
条件は全て同一にしている。また、４ピツトの区分卯算
器は、説明を簡単にするためにリプル圓算器になってい
るとする。
＠ｌ１図は、４ビット長区分圓算器８４の処理時間ｔｓ
ｈ’に、 ＄ １２図は桁上げ選択器Ｃ５５ｔ、第１３
図は桁上げ選択器Ｃ８７のゲート遅延時間ｔｙｋ、第１
４図は桁上げ選択器Ｃａ１ｌのゲート遅延時間ｔ□ｔ、
第１５図は桁上げ選択器Ｃ８１５のゲート遅延時間ｔ０
會、＠１６図はマルチプレクサＭＰＸの遅延時間ｔｍｐ
ｘ ｔ”そｎぞれシエミレーションした結果を示してい
る。
ｈ’に、 ＄ １２図は桁上げ選択器Ｃ５５ｔ、第１３
図は桁上げ選択器Ｃ８７のゲート遅延時間ｔｙｋ、第１
４図は桁上げ選択器Ｃａ１ｌのゲート遅延時間ｔ□ｔ、
第１５図は桁上げ選択器Ｃ８１５のゲート遅延時間ｔ０
會、＠１６図はマルチプレクサＭＰＸの遅延時間ｔｍｐ
ｘ ｔ”そｎぞれシエミレーションした結果を示してい
る。
前記＠ｌｌ因ないし！１６図エリ。
ｒ ｔｓ人＝ ４．６０ｎｓｅｃＪ ａ ｒ ｉｓ
＝ １．１２ｎｓｅｃＪ−「ｔｙ＝１．７６ｎｓｅｃＪ
＃ ｒ ｔ １１＝ ２．７７ｎＳｅＣＪｍ「ｉ、、
＝４，２８ｎｓｅｃＪ ＃ ｒ ！ｍｐｘ＝ｏ、７６
ｎｓｅｃＪが求まる。
＝ １．１２ｎｓｅｃＪ−「ｔｙ＝１．７６ｎｓｅｃＪ
＃ ｒ ｔ １１＝ ２．７７ｎＳｅＣＪｍ「ｉ、、
＝４，２８ｎｓｅｃＪ ＃ ｒ ！ｍｐｘ＝ｏ、７６
ｎｓｅｃＪが求まる。
以上のデータエリ、 「’ｆ１＝ １３．６７ｎｓｅ
ｃ」。
ｃ」。
ｒ Ｔｓ ＝ ２１．７２ｎｓｅｃＪ −ｒＴ、＝
１８．６８ｎｓｅｃ」。
１８．６８ｎｓｅｃ」。
「Ｔ、＝１１．９２□、」が求まる。今、前記第２７図
（ａ）に示した１６ビツトのＣ８入を用いた場合の演算
時間Ｔ、１ｃｌＯＯ％とすると、前記第２６図に不した
方法による１６ビツ）０８人の群桁上げでは６３％、第
８図にボし九８ピットのＣ８Ａを用いたものは８６％４
１ ＠１図に不した本発明のＣ８んでは５５％となり、
不発明のＣ８入は最も高速処理が可能であることがわか
る。
（ａ）に示した１６ビツトのＣ８入を用いた場合の演算
時間Ｔ、１ｃｌＯＯ％とすると、前記第２６図に不した
方法による１６ビツ）０８人の群桁上げでは６３％、第
８図にボし九８ピットのＣ８Ａを用いたものは８６％４
１ ＠１図に不した本発明のＣ８んでは５５％となり、
不発明のＣ８入は最も高速処理が可能であることがわか
る。
なお、上述した比較では、ゲート出力の負荷容量は全て
同一にしているが、実際には前記第２６図に承した方法
では出力ゲートの付圓容量が他に比べて大きくなるので
、Ｔ１は上記の１工り大きくなる。また、＠１図におい
ては１桁上げ選択器Ｃ８’Ｑ通常のものとマルチプレク
サＭＰＸ＠含んだものとの両方を用いているが。
同一にしているが、実際には前記第２６図に承した方法
では出力ゲートの付圓容量が他に比べて大きくなるので
、Ｔ１は上記の１工り大きくなる。また、＠１図におい
ては１桁上げ選択器Ｃ８’Ｑ通常のものとマルチプレク
サＭＰＸ＠含んだものとの両方を用いているが。
これは中子’）Ｃ＠ｎが決定される以前に通常の桁上げ
選択器Ｃ８を用いても出力が確定するものはこれを使用
しているからである。上記桁上げ選択器ｃｓｔｖ選択は
、上述シタＳ Ｐ Ｉ Ｃ）、Ｃ！るシエミレーシ■ン
データを用いて決定している。ここでａ ｂ＃ Ｃ＃
’群の中ヤリー出力を生成する桁上げ選択器Ｃ８は、
全てＣ８１５でなければならない。また、中ヤリＣ−鳳
がオペランドＡ＃Ｂ工り遅く与えらｎる場合には、ａ群
の中ヤリ出力を生成する桁上げ選択回路としてＣ８Ｉ
５８ｔ−用いる。さらに、パターンレイアウトの簡単化
や回路の動作マージンｔ−得たい場合には１桁上げ選択
器Ｃ８全てにマルチプレクサＭＰＸｔ−含むものｔ用い
ても良い。
選択器Ｃ８を用いても出力が確定するものはこれを使用
しているからである。上記桁上げ選択器ｃｓｔｖ選択は
、上述シタＳ Ｐ Ｉ Ｃ）、Ｃ！るシエミレーシ■ン
データを用いて決定している。ここでａ ｂ＃ Ｃ＃
’群の中ヤリー出力を生成する桁上げ選択器Ｃ８は、
全てＣ８１５でなければならない。また、中ヤリＣ−鳳
がオペランドＡ＃Ｂ工り遅く与えらｎる場合には、ａ群
の中ヤリ出力を生成する桁上げ選択回路としてＣ８Ｉ
５８ｔ−用いる。さらに、パターンレイアウトの簡単化
や回路の動作マージンｔ−得たい場合には１桁上げ選択
器Ｃ８全てにマルチプレクサＭＰＸｔ−含むものｔ用い
ても良い。
第１７図は、この発明の他の実施ｆＱを示すもので、＃
記＠１図における１群Ｏ桁上げ選択器Ｃ８１１，Ｃ８１
５に代えて、第１８図にホす工うな構成の桁上げ選択器
Ｃ８１１８８ｆ用いたものである。このような構成にお
いても基本的には前記＠１図に示したＣ８入と同様な動
作を行なう。この場合には前記第１図のＣ８入に比ペハ
ードウエア童が低減できる。但し、前記第五図に示した
構成では分割モードに容易に対応でき、ビットのレンジ
が大きくなっても高速処理が可能であり、パターンレイ
アウトが容易である等の利点が得られる。
記＠１図における１群Ｏ桁上げ選択器Ｃ８１１，Ｃ８１
５に代えて、第１８図にホす工うな構成の桁上げ選択器
Ｃ８１１８８ｆ用いたものである。このような構成にお
いても基本的には前記＠１図に示したＣ８入と同様な動
作を行なう。この場合には前記第１図のＣ８入に比ペハ
ードウエア童が低減できる。但し、前記第五図に示した
構成では分割モードに容易に対応でき、ビットのレンジ
が大きくなっても高速処理が可能であり、パターンレイ
アウトが容易である等の利点が得られる。
第１９図は、この発明の他の実施例を不すもので、上記
実施列でＦ１１６ピツトのＣｆ９Ａｔ−４個用いていた
のに対し、８ピツトのＣＳム（ＣＢＬＬ８）を８個縦続
接続して６４ビツトのＣａＡｔ構氏している。
実施列でＦ１１６ピツトのＣｆ９Ａｔ−４個用いていた
のに対し、８ピツトのＣＳム（ＣＢＬＬ８）を８個縦続
接続して６４ビツトのＣａＡｔ構氏している。
１！２０図に上記Ｍ１９図におけるＣＢＬＬ８の溝底列
を示す。
を示す。
前！ｅ第１９図にホす６４ビツトのＣ８＆の演算時間Ｔ
、は１次式（８）で表わされる。
、は１次式（８）で表わされる。
Ｔｓ ” ｔｓＡ＋ ｔ ｒ ＋ ｔｒｒｐｘ ＋ ｔ
ｍｐｘＸ ６＋ ’ ｓ ＋ ｔｍｐｘ” ｔｓｈ＋ｔ
？ ＋ ｔ ｓ ＋ ％ｎｐｘＸ ７ ・・
・・・・・・・・・・（８）なお、両式（８）は中ヤリ
ＣａＷの決定エリ全てのサムが決定される時間が違いと
仮定した場合である。またｍ ｒ ｔｓＡ十ｔ ？
＋ｔｍｐｘ Ｊは、！？中ヤリ２が決定される時間であ
り、ＣＢ７８１ｆ（用いているので実際にはこｆＬ工り
若干速い。「ｔｓ十ｔｍｐｘ Ｊ ｆｉ、キャリＣ１が
決定してから全てのサムが決定さｎるまでの時間である
。
ｍｐｘＸ ６＋ ’ ｓ ＋ ｔｍｐｘ” ｔｓｈ＋ｔ
？ ＋ ｔ ｓ ＋ ％ｎｐｘＸ ７ ・・
・・・・・・・・・・（８）なお、両式（８）は中ヤリ
ＣａＷの決定エリ全てのサムが決定される時間が違いと
仮定した場合である。またｍ ｒ ｔｓＡ十ｔ ？
＋ｔｍｐｘ Ｊは、！？中ヤリ２が決定される時間であ
り、ＣＢ７８１ｆ（用いているので実際にはこｆＬ工り
若干速い。「ｔｓ十ｔｍｐｘ Ｊ ｆｉ、キャリＣ１が
決定してから全てのサムが決定さｎるまでの時間である
。
両式（８）に前述した８ＰＩＣＥｖｃよるシエミレ−り
嘗ンで得らルたデータを代入すると。
嘗ンで得らルたデータを代入すると。
「Ｔ ＠ ＝ １２．８ｎｓｅｃ Ｊが得らｎる。前記
第２６図に示した方法の演算時間Ｔ、＠１００％とする
と、Ｔ＠はこの５８．９％となる。従って、ａ紀＠２６
図の方法エリ高速処理が可能である。
第２６図に示した方法の演算時間Ｔ、＠１００％とする
と、Ｔ＠はこの５８．９％となる。従って、ａ紀＠２６
図の方法エリ高速処理が可能である。
また、前記第６図に示した桁上げ選択器０８７８は、第
２１図あるいは＠２２図に示すＬ５に構成することも可
能であり、他の桁上げ選択器ＣＳも同様である。
２１図あるいは＠２２図に示すＬ５に構成することも可
能であり、他の桁上げ選択器ＣＳも同様である。
第２３烏はｌｔｌ述した各回路におけるマルチプレクサ
ＭＰＸの具体的な構成を不しており。
ＭＰＸの具体的な構成を不しており。
前述したｉ！ＩＰ Ｉ ＣＩｉ！のシェミレーシ嘗ンの
際には、ｗルチプレクサＭＰＸはこの回路溝Ｈ！ｔを用
いた。
際には、ｗルチプレクサＭＰＸはこの回路溝Ｈ！ｔを用
いた。
また、第２４図は、前記第６図、１！２１因お工び＠２
２図にボしたｃｓｙｓｏｌらｒｃＩｔＩ！ノ構［１４Ｊ
ｋホすもので、マルチプレクサＭＰＸの２つのデータ
入力端を反転入力として構成している。他の桁上げ選択
器Ｃ８も同様な構成とすることが可能であり、こうする
ことにＬす、エリ高ｉＭな処理が可能となる。
２図にボしたｃｓｙｓｏｌらｒｃＩｔＩ！ノ構［１４Ｊ
ｋホすもので、マルチプレクサＭＰＸの２つのデータ
入力端を反転入力として構成している。他の桁上げ選択
器Ｃ８も同様な構成とすることが可能であり、こうする
ことにＬす、エリ高ｉＭな処理が可能となる。
なお、上記各実施例では全て４ピツトの区分１１ｒＪＪ
ＩＬ器８Ａｌ用いたが、このビット数はシステムの最適
化によるもので、他のビット数に設定しても良いのはも
ちろんである。
ＩＬ器８Ａｌ用いたが、このビット数はシステムの最適
化によるもので、他のビット数に設定しても良いのはも
ちろんである。
１Ｉｔｒ述した第２６図の方法による６４ビツトのＣ８
入と、＠１図に示した本発明による６４ビツトのＣａＡ
ｔ−構成するトランジスタ数Ｆｉ１両者とも約４８００
でほぼ同じである０しかし。
入と、＠１図に示した本発明による６４ビツトのＣａＡ
ｔ−構成するトランジスタ数Ｆｉ１両者とも約４８００
でほぼ同じである０しかし。
前記第２６図にボした方法の構成では、 Ｘ、Ｙｔ生成
するゲートと、キャリＣ１ｌ ＃ ｃａｔ ａ Ｃ４？
お１びＣａ５ｔ−生成するゲートとの接続ｔ−施さなけ
ればならないので、第１図に示すＣ８九に比べて少なく
とも１０本前後の配線トラックを余分に設けなければな
らない。０８人本体ｔ−１，２）ｘｎルールの０Ｍ０８
回路で設計した場合、縦６０μｍＸ横２５００μｍ橿度
となることがわかっているので、上記配線トラックの占
める１ｆｆｉ横は。
するゲートと、キャリＣ１ｌ ＃ ｃａｔ ａ Ｃ４？
お１びＣａ５ｔ−生成するゲートとの接続ｔ−施さなけ
ればならないので、第１図に示すＣ８九に比べて少なく
とも１０本前後の配線トラックを余分に設けなければな
らない。０８人本体ｔ−１，２）ｘｎルールの０Ｍ０８
回路で設計した場合、縦６０μｍＸ横２５００μｍ橿度
となることがわかっているので、上記配線トラックの占
める１ｆｆｉ横は。
約３．ａｍＸ １０ Ｘ ２５００ｐｍ＝ ３０μｍＸ
２５００μｍとなる〇一方・キャＩＪＣ，１ａ Ｃ＠
１ ＃ Ｃ４曾お工びＣａ５１を生成するゲートが本体
部からはみ出してしまうが、上記ゲート間はデッドスペ
ースになり易（，８２６図の方法は＠１図のｃｓ入に比
べて集積度の面で不利となる。この差はビット数のレン
ジが大きい場合に特に顕著となる。
２５００μｍとなる〇一方・キャＩＪＣ，１ａ Ｃ＠
１ ＃ Ｃ４曾お工びＣａ５１を生成するゲートが本体
部からはみ出してしまうが、上記ゲート間はデッドスペ
ースになり易（，８２６図の方法は＠１図のｃｓ入に比
べて集積度の面で不利となる。この差はビット数のレン
ジが大きい場合に特に顕著となる。
上述したようにこの発明によれば、高速な演算速度、高
集積度、設計の容易さ１分割モードなどのアプリケージ
嘗ンへの対応の長さ、レンジの拡張性の良さなど徨々の
利点を有する桁上げ選択茄算器が得られる。
集積度、設計の容易さ１分割モードなどのアプリケージ
嘗ンへの対応の長さ、レンジの拡張性の良さなど徨々の
利点を有する桁上げ選択茄算器が得られる。
Ｉ！１図はこの発明の一実施例に係わる桁上げ選択圓算
器について説明するためのブロック図。 第２図ないし第１Ｏ図はそれぞれ上記ｗｃ１図における
一部回路の横取列を示す回路図、第１１図ナイし単１６
図はそれぞｆＬ ８ Ｐ Ｉ Ｃ’Ｂ ＩＣＬる各回路
の７ユミレーシ１ン結果を示す図、＠１７図はこの発明
の他の実施列について説明するためのブａツク１１．１
！１８直記４ｇｔ’７図における桁上げ選択器の構ＨＬ
例を不す回路図、第五９図はこの発明の他の実施列につ
いて説明するためのブロック図、第２０図は上記第１９
図における一部回路の横取列を不す回路図、第２１図お
よびＩＣ２２図はそ几ぞれ桁゛上げ選択器の他の溝底例
を示す回路図、第２３図はマルチプレクサの構ＩＥＬ例
を示す回路図、第２４図は桁上げ選択器の他の構成ガを
示す回路図、第２５図ないし第２８図はそれぞ几従米の
桁上げ選択卯算器について説明するための図である〇Ｃ
８Ａ・・・桁上げ選択）ＪＤ算器、ＳＡ・・・区分卯算
器、Ｃ８３，Ｃ８ｙ、Ｃ８１ｘ、Ｃ３ｚｓ。 Ｃ８３Ｓ、Ｃ８７８，Ｃ３ｌｘ８．ＣＢ１５８°・・桁
上げ選択器、ＭＰＸ・・・マルチプレクサ。 出願人代理人 弁理士 鈴 江 武 彦第５図 第７図 第９図 第１０図 第１１図 ０、０
２２第１２図 ０．０
３０第１３図 ０．０
３０第１４図 ０．０
３０第１５図 ０．０
３０第２１図 第２３図 第２４図
器について説明するためのブロック図。 第２図ないし第１Ｏ図はそれぞれ上記ｗｃ１図における
一部回路の横取列を示す回路図、第１１図ナイし単１６
図はそれぞｆＬ ８ Ｐ Ｉ Ｃ’Ｂ ＩＣＬる各回路
の７ユミレーシ１ン結果を示す図、＠１７図はこの発明
の他の実施列について説明するためのブａツク１１．１
！１８直記４ｇｔ’７図における桁上げ選択器の構ＨＬ
例を不す回路図、第五９図はこの発明の他の実施列につ
いて説明するためのブロック図、第２０図は上記第１９
図における一部回路の横取列を不す回路図、第２１図お
よびＩＣ２２図はそ几ぞれ桁゛上げ選択器の他の溝底例
を示す回路図、第２３図はマルチプレクサの構ＩＥＬ例
を示す回路図、第２４図は桁上げ選択器の他の構成ガを
示す回路図、第２５図ないし第２８図はそれぞ几従米の
桁上げ選択卯算器について説明するための図である〇Ｃ
８Ａ・・・桁上げ選択）ＪＤ算器、ＳＡ・・・区分卯算
器、Ｃ８３，Ｃ８ｙ、Ｃ８１ｘ、Ｃ３ｚｓ。 Ｃ８３Ｓ、Ｃ８７８，Ｃ３ｌｘ８．ＣＢ１５８°・・桁
上げ選択器、ＭＰＸ・・・マルチプレクサ。 出願人代理人 弁理士 鈴 江 武 彦第５図 第７図 第９図 第１０図 第１１図 ０、０
２２第１２図 ０．０
３０第１３図 ０．０
３０第１４図 ０．０
３０第１５図 ０．０
３０第２１図 第２３図 第２４図
Claims (2)
- （１）複数の群加算器から構成される桁上げ選択加算器
において、前記各群加算器が複数の区分に分割されて形
成され自身の区分への桁上げの存在を仮定する第１の区
分加算器と、前記各群加算器が複数の区分に分割されて
形成され自身の区分への桁上げを無しと仮定する第２の
区分加算器と、前記群加算器への桁上げ信号と前記第１
、第２の区分加算器の桁上げ信号とが入力される桁上げ
選択器と、自身の群加算器への桁上げの存在を仮定する
第１のゲートと、自身の群加算器への桁上げを無しと仮
定する第２のゲートと、マルチプレクサとを具備し、前
記マルチプレクサのデータ入力端に前記第１、第２のゲ
ートの出力を供給するとともに、このマルチプレクサの
選択制御端子に自身の群加算器への桁上げ信号を供給し
、このマルチプレクサの出力を当該の桁上げ選択器の出
力とすることを特徴とする桁上げ選択加算器。 - （２）前記群加算器の桁上げ信号は、次段の上位の群加
算器の桁上げ入力とし、当該の上位の群加算器の桁上げ
選択器に供給することを特徴とする特許請求の範囲第１
項記載の桁上げ選択加算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6687785A JPS61226836A (ja) | 1985-03-30 | 1985-03-30 | 桁上げ選択加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6687785A JPS61226836A (ja) | 1985-03-30 | 1985-03-30 | 桁上げ選択加算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61226836A true JPS61226836A (ja) | 1986-10-08 |
Family
ID=13328542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6687785A Pending JPS61226836A (ja) | 1985-03-30 | 1985-03-30 | 桁上げ選択加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61226836A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0334768A2 (en) * | 1988-03-25 | 1989-09-27 | Fujitsu Limited | Logic circuit having carry select adders |
| US5047976A (en) * | 1988-03-25 | 1991-09-10 | Fujitsu Limited | Logic circuit having carry select adders |
| US5434810A (en) * | 1988-04-20 | 1995-07-18 | Fujitsu Limited | Binary operator using block select look ahead system which serves as parallel adder/subtracter able to greatly reduce the number of elements of circuit with out sacrifice to high speed of computation |
-
1985
- 1985-03-30 JP JP6687785A patent/JPS61226836A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0334768A2 (en) * | 1988-03-25 | 1989-09-27 | Fujitsu Limited | Logic circuit having carry select adders |
| JPH01244531A (ja) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | 論理回路 |
| US5047976A (en) * | 1988-03-25 | 1991-09-10 | Fujitsu Limited | Logic circuit having carry select adders |
| US5434810A (en) * | 1988-04-20 | 1995-07-18 | Fujitsu Limited | Binary operator using block select look ahead system which serves as parallel adder/subtracter able to greatly reduce the number of elements of circuit with out sacrifice to high speed of computation |
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