NL8401308A - Voloptelschakeling. - Google Patents

Voloptelschakeling. Download PDF

Info

Publication number
NL8401308A
NL8401308A NL8401308A NL8401308A NL8401308A NL 8401308 A NL8401308 A NL 8401308A NL 8401308 A NL8401308 A NL 8401308A NL 8401308 A NL8401308 A NL 8401308A NL 8401308 A NL8401308 A NL 8401308A
Authority
NL
Netherlands
Prior art keywords
circuit
sub
transfer
signals
circuits
Prior art date
Application number
NL8401308A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8401308A priority Critical patent/NL8401308A/nl
Priority to DE8585200582T priority patent/DE3580125D1/de
Priority to EP85200582A priority patent/EP0165623B1/en
Priority to CA000479473A priority patent/CA1232073A/en
Priority to IE1020/85A priority patent/IE57678B1/en
Priority to KR1019850002695A priority patent/KR920004276B1/ko
Priority to JP60086605A priority patent/JPS60233730A/ja
Publication of NL8401308A publication Critical patent/NL8401308A/nl
Priority to US07/576,132 priority patent/US5117386A/en

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50Adding; Subtracting
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50Adding; Subtracting
    • G06F7/505Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
    • G06F7/506Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
    • G06F7/507Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Optimization (AREA)
  • General Engineering & Computer Science (AREA)
  • Complex Calculations (AREA)
  • Logic Circuits (AREA)
  • Processing Of Color Television Signals (AREA)

Description

'1 PHN 11017 1 N.V. Philips' Gloeilanpenfabrieken te Eindhoven.
Voloptelschakeling.
De uitvinding heeft betrekking op een voloptelschakeling voor het optellen van twee binaire getallen van n bits, welke voloptelschakeling is opgedeeld in een aantal in cascade geschakelde subscha-kelingen, die een aantal bitingangen hebben voor het ontvangen van 5 groepen bitsignalen met een van m tot k opklimmende significantie waarbij m < k ^ n, welke subschakeling twee deelschakelingen en een selectieschakeling bevat, waarbij een eerste respectievelijk tweede deel-schakeling de logische waarde "0" respectievelijk "1" op een overdracht-signaalingang ontvangt en op een overdrachtsignaaluitgang een fictief 10 overdrachtsignaal met een significantie k opwekt, welke overdrachtsignaal-uitgangen zijn verbonden net ingangen van de selectieschakeling waarvan een verdere ingang met een uitgang van een met de subschakeling in cascade geschakelde voorgaande subschakeling of deelschakeling is verbonden, waarop een overdrachtsignaal met een eerste significantie (m) 15 wordt opgewekt voor het met de selectieschakeling kiezen van een overdrachtsignaal met hogere significantie (k) uit de opgewekte fictieve overdrachtsignalen en voor het toevoeren van het gekozen overdrachtsignaal aan een overdrachtsignaaluitgang van de subschakeling.
Een dergelijke logische schakeling is bekend uit een publicatie 20 tijdens de International Solid State Conference, 22 februari 1984, paginas 90, 91, 324, "A CMOS Floating Point Multiplier" door Masaru Kya. De bij de vermenigvuldiger toegepaste 24 bit-voloptelschakeling bevat in cascade geschakelde subschakelingen, die elk twee parallel verkende (4, 5 of 6 bits) volopteldeelschakelingen bevatten, waarbij een eerste 25 respectievelijk tweede deelschakeling op hun overdrachtsignaalingang een logisch signaal "0" respectievelijk "1" ontvangen. De twee parallel werkende deelschakelingen wekken derhalve complementaire groepen van somsignalen en complementaire fictieve overdrachtsignalen op. Uit de groep minst significante bits van de twee op te tellen getallen wordt een 30 eerste werkelijk overdrachtsignaal door een eerste volopteldeelschakeling gegenereerd. Het eerste werkelijke overdrachtsignaal wordt aan een multiplexschakeling van een net de eerste volopteldeelschakeling in cascade staande subschakeling toegevoerd, waarmee uit de aan de multiplex- 8401308 ( PHN 11017 2 schakeling toegevoerde complementaire groepen van somsignalen een groep somsignalen wordt gekozen. De subschakeling bevat verder nog selectiemiddelen waaraan de complementaire fictieve overdrachtsignalen worden toegevoerd evenals het eerste werkelijke overdrachtsignaal. Met het laatste-5 noemde overdrachtsignaal wordt uit de twee fictieve overdrachtsignalen het juiste overdrachtsignaal van hogere significantie gekozen, dat op zijn beurt weer als "eerste werkelijke" overdrachtsignaal voor een met de subschakeling in cascade staande volgende subschakeling wordt benut.
Met een dergelijke voloptelschakeling is het mogelijk om in relatief korte 10 tijd grote binaire getallen (bijvoorbeeld 24 bit) op te tellen.
Een nadeel van de schakeling is echter dat door het toepassen van de dubbele volopteldeelschakelingen en de daarop aangesloten multi-plexschakelingen een relatief groot half ge leider opper vlak nodig is. Ook zal de tijd nodig voor het optellen van binaire getallen van bijvoorbeeld 15 meer dan 32 a 40 bits toenemen tengevolge van bet daarvoor noodzakelijk groeiend aantal in serie geschakelde selectiemiddelen (poortschakelingen).
Het is het doel van de uitvinding om in een voloptelschakeling te voorzien, waarbij het nodige half gele ideroppervlak kleiner is dan bij de schakeling volgens de stand van de techniek en waarbij in dezelfde korte 20 tijd of in een nog kortere tijd binaire getallen (bijvoorbeeld 30 a 40 bits) zijn op te tellen.
Een voloptelschakeling volgens de uitvinding heeft daartoe tot kenmerk, dat de deelschakelingen overdrachtpredictieschakelingen zijn, waarvan een uitgang is verbonden met de overdrachtsignaalingang van de 25 selectieschakeling, waarvan de verdere ingang met een overdrachtsignaalingang van een volopteller voor het optellen van twee bits met significantie m is verbonden.
Een voorkeursuitvoeringsvorm van een voloptelschakeling volgens de uitvinding heeft tot kenmerk, dat een overdrachtpredictieschakeling 30 ten minste twee predictiedeelschakelingen bevat, waarbij de op elkaar volgende predictiedeelschakelingen in significantie elkaar opvolgende subgroepen (m tot 1, 1 tot k) van een groep bitsignalen (met m^l^k) ont vangen voor het opwekken van fictieve overdrachtsignalen met opklirmende significantie, waarbij de selectiemiddelen voor elke twee predictiedeel-35 schakelingen, die fictieve overdrachtsignalen leveren met eenzelfde significantie, een kiesschakeling bevat, waarvan overdrachtsignaalingangen zijn verbonden net de uitgangen van de laatstgenoemde twee predictiedeelschakelingen en waarvan de uitgang is verbonden met de ingang van een vol- 8401308 PHN 11017 3 opteller voor het optellen van twee bits net eenzelfde bijbehorende significantie, waarbij aan elke kiesschakeling in een subschakeling in een voorgaande subschakeling of deelschakeling opgewekt overdrachtsignaal net een eerste significantie wordt toegevoerd voor het kiezen van een 5 overdrachtsignaal uit de twee aan de kiesschakeling toegevoerde fictieve overdrachtsignalen.
De uitvinding zal worden toegelicht aan de hand van in tekening weergegeven voorbeelden, in velke tekening : figuur 1 een blokschema van een voloptelschakeling volgens 10 de uitvinding weergeeft, figuur 2 een neer gedetailleerd blokschema van een voloptelschakeling in een verdere uitvoeringsvorm volgens de uitvinding weergeeft, figuur 3 een blokschema van een voorkeursuitvoeringsvorm van 15 een deel van de voloptelschakeling volgens de uitvinding toont, en figuur 4 een detail van een vierde uitvoeringsvorm van een deel van een voloptelschakeling volgens de uitvinding weergeeft.
20 In figuur 1 is een blokschema van een 12 bit voloptelschakeling _1_ volgens de uitvinding weergegeven. De schakeling 1_ bevat een viertal subschakelingen SU-1, -2, -3 en -4, die in cascade geschakeld zijn. De subschakelingen SU-1, -2, -3, -4 bevatten elk twee deelschakelingen cla 11, 12, cla 21, 22, cla 31, 32 en cla 41, 42, een selectieschakeling 25 S1, S2, S3, S4 en elk een drietal in cascade geschakelde voloptellers 11, 1_2, 1_3 en _14_. Aan de deelschakelingen cla 11, 12, .......41, 42 en aan de voloptellers 11, 12, 13, 14 worden in dit voorbeeld groepen bitsignalen Uq, a^, a2 , bg b^, b2, ........ a^, a^g, ®ίι' ^9' b-jg, b^ toegevoerd voor het bepalen van de somsignalen sQ, s^, s2> S3 ......
30 Sg, s^g, s^ door de respectievelijke voloptellers Y\_, ]2_, J_3, 14 die derhalve respectievelijk tevens overdrachtsignalen CQ, C^, Cg, ontvangen. Het overdrachtsignaal C wordt vanaf extern aangeboden en is meestal een logische "0", tenzij de in figuur 1 weergegeven voloptelschakeling 1_ in cascade wordt geschakeld met een (soortgelijke) volop-35 telschakeling voor het optellen van twee binaire getallen met een groter aantal bits dan 12. De overdrachtsignalen Cg, Cg en (en C^) worden in de schakeling 1_ gegenereerd. Aan de driebit volopteller 11 worden van twee op te tellen getallen A en B drie bits aQ, bQ, ^, a2, b2 8401308 PHN 11017 4 toegevoerd, waarvan, de significantie vanaf 0 opklimt naar 2. De volop-teller 12 ontvangt de drie in significantie daarop volgende bits a^, bg, ... a,., b,. van die getallen A en B en de volopteller 13 ontvangt de volgende drie in significantie daarop volgende bits ag, bg, ....
5 ag, bg enz. Uit elk paar toegevoerde bits a^, b^ met dezelfde significantie worden een geïnverteerd en -signaal a~T"bT en een geïnverteerd of-signaal a^ + b^ gevormd, waarmee in combinatie met een overdracht-signaal Ck een somsignaal s^ en een overdrachtsignaal van hogere significantie worden bepaald. Het nieuw gegenereerde overdracht-10 signaal Ck+^ wordt weer in combinatie net de geïnverteerde en- en of-signalen a^ . b^ , a^ + b^ benut voor het bepalen van een somsignaal s^+^ en een overdrachtsignaal Ck^· Teneinde te vermijden dat voor het vormen van het somsignaal s^ (of s^ bij een optelling van twee getallen van n bits) eerst successievelijk alle overdrachtsignalen Ck ( i = 0, ... 15 11; of i = 0, .... n) te moeten gegeneren zijn aan voloptellers 11, 12, 13, 14 overdrachtpredictieschakelingen cla 11, 12, 21, ... 41, 42 toegevoegd. Voor het opwekken van de fictieve overdrachtsignalen CCg en CCg ontvangt de ingang I.^ respectievelijk 1^ een predictie-schakeling cla 11 respectievelijk cla 12 een logisch "0" niveau respec-20 tievelijk een logisch "1" niveau. De predictieschakelingen cla 11, 12 ontvangen beide de geïnverteerde en- en of-signalen a~T~b~ en ai + ^ , waarbij de index i de waarde 0, 1 en 2 heeft. De predictie schakelingen cla 11 en 12 wekken fictieve overdrachtsignalen CCg en CCg op , die aan selectiemiddelen S1 in de vorm van bijvoorbeeld een transfer-25 gate of een klassieke logische poortschakeling worden toegevoerd.
Aan een stuuringang van de selectiemiddelen S1 wordt het binnenkomende overdrachtsignaal Cg met significantie 0 aangeboden, waarmee een van de fictieve overdrachtsignalen CCg en CCg wordt gekozen als predictie-overdrachtsignaal Cg aan de voloptelschakeling 12 wordt toegevoèrd.
30 Op deze wijze kan de drie bit volopteller 12 reeds scmsignalen
Sg, s4 enz. beginnen op te wekken, voordat het somsignaal en een overdrachtsignaal via de voorgaande volopteller 11 zijn gevorad.
De predictieschakelingen cla 21 en 22 ontvangen de geïnverteerde en- en of-signalen a^ . b^ en + b^ , waarbij de index i de waarden 3, 4 35 en 5 heeft. De schakelingen cla 21 en 22 genereren fictieve overdracht-predictiesignalen CCg en CCg , waarbij op de overdrachtsignaalingang Ig-jrespectievelijk van de predictieschakeling cla 21 respectievelijk cla 22 een logisch "0" respectievelijk een logisch "1" niveau wordt 8401308 PHN 11017 5 aangeboden. De fictieve overdrachtsignalen CCg en CCg worden dus te zelfder tijd gegenereerd als de fictieve overdrachtsignalen CC^ en CC^ · Mst het met behulp van het binnenkomende overdrachtsignaal Cq gekozen predictieoverdrachtsignaal wordt met behulp van de selectiemiddelen S2 5 het predictieoverdrachtsignaal Cg met hogere significantie (6) gekozen.
Het predictieoverdrachtsignaal Cg wordt ten opzichte van het predictieoverdrachtsignaal reeds na één door de selectiemiddelen S2 veroorzaakte "poortvertraging" gegenereerd. Het predictieoverdrachtsignaal Cg wordt aan de drie bit volopteller 13 evenals aan selectiemiddelen S3 10 toegevoerd, waarmee uit twee fictieve overdrachtsignalen CCn en CCn , y _ y die op eenzelfde wijze en tegelijkertijd met de signalen CCy CC^ , CCg en CCg zijn gegenereerd door de schakelingen cla 31 en 32, het predictieoverdrachtsignaal Cg wordt gekozen. Zo zal weer na slechts een poortvertraging een predictieoverdrachtsignaal C„ met significantie y 15 9 (via de selectiemiddelen S3 gekozen) beschikbaar zijn.
Met het predictieoverdrachtsignaal Cg wordt via de selectiemiddelen S4 het predictieoverdrachtsignaal C^ gekozen uit de door de predictieschakelingen cla 41 en 42 op de hiervoor toegelichte wijze gegenereerde fictieve overdrachtsignalen CC^2 en CC^ · 20 Uit het voorgaande is duidelijk dat de somsignalen sQ, Sy ....
s.jcj zeer snel door de voloptellers 11, 12, 13 en J4_ gegenereerd kunnen worden, daar de voor de voloptellers _1_1_, X2, 13, 14 nodige predictieover-drachtsignalen Cy Cg, Cg successievelijk steeds na een verdere poortvertraging worden opgewekt. Duidelijk is dat de toegepaste selectie-25 middelen S1, S2, S3, S4 steeds uit een twee naar een multiplexschakeling bestaan, dat twee predictieschakelingen voor elke groep bits nodig zijn en per bit slechts een volopteller nodig is, hetgeen een gunstige beperking voor het voor de voloptelschakeling volgens de uitvinding nodige halfgeleideroppervlak tot gevolg heeft. Cm binaire getallen Van meer 30 dan 12 bit breed op te tellen is het slechts nodig twee of meer van de in figuur 1 getoonde voloptelschakeling in cascade te schakelen.
In figuur 2 is een verdere uitvoeringsvorm van een 40 bit voloptelschakeling 2 volgens de uitvinding weergegeven. De voloptelschakeling 2 bevat drie subschakelingen SU1, SU2, SU3 . De eerste sukr-35 schakeling SU1 bevat een cascade schakeling van vier overdrachtpredictie-schakelingen cl 0, 1, 2, 3, die van de groep bit signalen ag, by a^, by .....ay, by die aan subschakeling SU1 wordt toegevoerd, respectievelijk subgroepen aQ, bQ, ... b2; a3, b3 ---- by· ag, bg, ... bg ; 8401308 * PHN 11017 6 ag, bg, ... op hun ingangen ontvangen. Deze vier subgroepen van bitsig-nalen worden ook toegevoerd aan respectievelijk vier cascadeschakelingen van voloptellers AO-2, A3-5, A6-8, A9-11. De overdrachtpredictieschake-ling cl 0 ontvangt op diens overdrachtsignaalingang een overdrachtsignaal 5 Cq, dat in het algemeen de logische waarde "0" heeft. De subschakeling SU1 is een op zich bekende optelschakeling, die uit het ontvangen overdrachtsignaal en de ontvangen bitsignalen de somsignalen s^, s^, s2.... s^ en een overdrachtsignaal C^2 bepaalt. Het overdrachtsignaal C^2 wordt aan de overdrachtsignaalingang van subschakeling SU2 toegevoerd.
10 De subschakeling SU2 bevat een eerste deelschakeling cl 4, cl 5, cl 6, cl 7, een tweede deelschakeling cl 4', cl 5', cl 6', cl 7', een selectieschakeling K5, K6, K7, K8 en voloptellers A12-14, A15-17, A18-21, A22-24. De genoemde deelschakelingen zijn overdrachtpredictie-schakelingen, die zijn opgebouwd uit een cascadeschakeling van predictie-15 deelschakelingen cl 4, cl 5, cl 6, cl 7 respectievelijk cl 4', cl 5', cl 61, cl 71. De subschakeling SU2 ontvangt behalve het reeds genoemde overdrachtsignaal C^2 de groep bitsignalen a^, a^, ... a23 en b^, b^2, ... b23 met een significantie opklimmend van 12 tot en met 23 van de twee binaire getallen A en B. De groep bitsignalen is in subgroepen 20 a12' b12' a13' b13' al4' b14; a15' b15' ----b17; a18' b18' *"* b20' a21' b21' ···· ^23 ver<^ee^' die respectievelijk aan de predictie-deelschakelingen cl 4 en cl 4'; cl 5 en cl 5'; cl 6 en cl 6'; cl 7 en cl 7' en respectievelijk aan de voloptellers A12-14, A15-17, A18-20, A21-23 worden toegevoerd. De overdrachtsignaalingangen van de predictiedeel-25 schakeling cl 4 respectievelijk cl 4' ontvangt de logische waarde "0" respectievelijk "1". De predictiedeelschakeling cl 4 respectievelijk cl 4' genereert uit de aangeboden bitsignalen a^2, b^2, ... b^ en uit de genoemde logische waarden "0" respectievelijk "1" fictieve overdrachtsignalen CC^ respectievelijk CC^' met significantie 15, 30 die respectievelijk aan de overdrachtsignaalingangen van de predictie-deelschakelingen cl 5 respectievelijk cl 5' warden toegevoerd. Verder worden de fictieve overdrachtsignalen CC^ en CC^' aan een kiesschakeling K5 aangeboden, die onder besturing van het overdrachtsignaal uit de fictieve overdrachtsignalen CC^ en CC^' een werkelijk overdracht-35 signaal C^,- kiest. Het overdrachtsignaal wordt toegevoerd aan de overdrachtsignaalingang van de volopteller A15. De volopteller A12 ontvangt het overdrachtsignaal C^2 en vormt hiermee uit de bitsignalen a^2 en b^2 op een op zich bekende wijze het somsignaal s^2 en een (intern) 8401308 PHN 11017 7 overdrachtsignaal voor volopteller A13, die op zijn beurt mede uit de bitsignalen a^# b^ het scsmsignaal vormt alsook een (intern) overdrachtsignaal C ^ voor opbeller A14, die het scmsignaal s^ produceert.
Evenzo vormen de voloptellers A15-17 uit het overdrachtsignaal en 5 de bitsignalen a^, b^, .... b^ de somsignalen s^, s^, s^.
De predictiedeelschakelingen cl 5 en cl 5' ontvangen behalve de fictieve overdrachtsignalen CC^ en CC,-' de bitsignalen a^, b^, ... b^ en vormen daaruit twee fictieve overdrachtsignalen CC^g en CC^g' met significantie 18. De fictieve overdrachtsignalen CC^g en CC^g' 10 worden aan een keuzeschakeling K6 en aan de signaaloverdrachtingangen van de predictiedeelschakelingen cl 6 en cl 6' toegevoerd. Met de keuzeschakeling K6 wordt onder besturing van het overdrachtsignaal uit de twee fictieve overdrachtsignalen CC^g en GC^g' een overdrachtsignaal C^g gekozen en aan de voloptellers A18-20 toegevoerd. De voloptellers 15 A18-20 vormen uit het overdrachtsignaal C^g en de bitsignalen a^g, b^g, ... b2Q de somsignalen s^g, s^, s2Q .
De fictieve overdrachtsignalen CC^g en CC^g' worden toegevoerd aan de predictiedeelschakelingen cl 6 en cl 6' die verderde bitsignalen a18' bi8' *" b20 ontvanilen en die uit de ontvangen signalen fictieve 20 overdrachtsignalen CC^ en CC211 vormen. De fictieve signalen CC21 en CC^ 1 worden toegevoerd aan een keuzeschakeling K7, die onder besturing van het overdrachtsignaal C^2 een overdrachtsignaal C21 kiest en doorgeeft aan de voloptellers A21-23. De voloptellers A21-23 vonten uit het overdrachtsignaal en de bitsignalen , b21, ... b23 de som-25 signalen s^, s22 en . Verder worden de fictieve overdrachtsignalen CC21 en CC211 toegeveerd aan de predictiedeelschakelingen cl 7 en cl 7’, die verder de bitsignalen a^, b^, ... b23 ontvangen en die uit de aangeboden signalen fictieve overdrachtsignalen CC^ en CC.^1 genereert. De fictieve overdrachtsignalen CC24 en CC241 worden toegevoerd gg aan de keuzeschakeling K8, die onder besturing van het overdrachtsignaal Ci2 het overdrachtsignaal kiest, dat aan de volgende subschakeling SU3 (onder andere aan de daarin aanvezige volopteller A24) wordt toegevoerd.
De subschakeling SU3 bevat een eerste en een tweede deel-35 schakeling cl 8 tot en met cl 12 en cl 8' tot en met cl 12', selectiemiddelen in de vorm van keuzeschakelingen K9 tot en met K13, en voloptellers A24 tot en met A39. De subschakeling SU3 is nagenoeg gelijk aan de subschakeling SU2. In de subschakeling SU2 zijn steeds vier predictie- 8401308 PHN 11017 8 deelschakelingen cl 4 tot en met cl 7 en cl 4' tot en met cl 7' in cascade geschakeld. In de subscbakeling SU3 zijn steeds vijf predictie-deelschakelingen cl 8 tot en met cl 12 en cl 8' tot en net cl 12' in serie geschakeld. De overdrachtsignaalingang van predictiedeelschake-5 ling cl 8 respectievelijk van cl 8' ontvangt een logisch "0" respectievelijk een logisch "1" signaal. Verder ontvangen de predictie-deelschakelingen cl 8 en cl 8' de bitsignalen an., b„., ... b„r. Uit de ontvangen signalen genereren de predictiedeelschakelingen cl 8 en cl 8' fictieve overdrachtsignalen CC27 en CC^', die zowel aan de keuze-10 schakeling K9 als aan de predictiedeelschakeling cl 9 en cl 9 1 worden aangeboden. Deze genereren weer op hun beurt de fictieve overdrachtsignalen CC^q en CC3q' uit de bitsignalen ab^, .... b^ en de genoemde signalen CC27 en '. De fictieve overdrachtsignalen CC^q en CC^q' worden toegevoerd aan de keuzeschakeling K10 evenals aan de volgende 15 predictiedeelschakelingen cl 10 en cl 10'. Zoals uit het voorgaande is te begrijpen wekken de predictiedeelschakelingen cl 10 en cl 10' en de daaropvolgende soortgelijke schakelingen cl 11 en cl 11'; cl 12 en cl 12' respectievelijk de fictieve overdrachtsignalen CC0_ en CC CC_, en CC '; JJ JJ J6 36 en CC^9 en CC^' op, die respectievelijk aan de bijbehorende keuze-20 schakelaars K11, K12 en K13 worden toegevoerd. Met het overdrachtsignaal Cdie de keuzeschakelingen K9 tot en met K13 bestuurt,wordt uit de genoemde overdrachtsignalen CC^r CC^', .....CC^' de gewenste overdrachtsignalen C^q, C^t C^g en gekozen en aan respectievelijk de voloptellers A24, A27, A30, A33, A36 en A39 toegevoerd, zodat 25 de somsignalen / s25, .... s^ worden gegenereerd.
Met de voorgaand beschreven 40 bit voloptelschakeling 2 is zeer snel de optelling van twee binaire getallen te realiseren. Een predictiedeelschakeling cl i ( 0 i ^ 12) heeft bijvoorbeeld een vertragings-tijd λ 17 nsec, (tijdsduur tussen het aanbieden van de ingangssignalen 30 en het leveren van het overdrachtsignaal). De keuzeschakelingen (5 j ^ 13) hebben een vertragingstijd fs ~ 12 nsec, terwijl een drie-bits volopteller (bijvoorbeeld A24-26) een vertragingstijd van £» ib? 33 nsec. heeft. Uit de verschillende vertragingstijden is dan af te leiden, dat het overdrachtsignaal C^2 na 4 χζ =68 nsec. beschik-35 baar is, dat de overdrachtsignalen C^, C^g, C ^ en C24 simultaan na 4 x = 80 nsec. beschikbaar zijn, dat de overdrachtsignalen C2^, C2q' ^23' ^36 en ^39 s:*jriultaan na 4 xZi+ 2 x2*s - 92 nsec. beschikbaar zijn en dat het somsignaal S^g als laatste na 8401306 ψ ΡΗΝ 11017 9 4 xtc+ 2 xTs +7^ = 125 nsec, beschikbaar is. Opgemerkt dient te worden, dat de fictieve signalen en ' respectievelijk CC^g en CC^g' pas na 4 x Vc =68 nsec. respectievelijk 5 x = 85 nsec. beschikbaar zijn, hetgeen (in de praktijk) bij voorkeur nagenoeg op de 5 respectievelijke tijdstippen dient te liggen, waarop de sturende overdrafts ignalen en beschikbaar komen (voor · 4 x 2^ = 68 nsec, voor : 4 xZa + Ts = 80 nsec.).
In figuur 3 is een voorkeursuitvoeringsvorm van een subschake-ling SU2' van een optelschakeling volgens de uitvinding weergegeven, die 10 zonder meer de subschakeling SU2 in figuur 2 kan vervangen. De in figuur 2 en 3 overeenkomstige componenten zijn met dezelfde verwijzings-cijfers aangeduid. Duidelijkheidshalve zijn in figuur 3 de toe te voeren bitsignalen en de ingangen voor die bitsignalen niet weergegeven. In de subschakeling SU2' worden fictieve overdraftsignalen CCt en CCh 1 15 (i = 15, 18, 21, 24) tegelijkertijd opgewekt en zijn dus alle na 17 nsec. beschikbaar. De fictieve overdraftsignalen respectievelijk CC^ en CC,| j.' worden aan de kiesschakeling K5 toegevoerd (analoog aan de situatie in figuur 2). Het fictieve overdracht signaal CC^ wordt verder toegevoerd aan de keuzeschakelaar K6b and K6a. Naargelang de logische waarde "0" 20 of "1" van het signaal GC^ verbindt de keuzeschakelaar K6a respectievelijk K6b het fictieve overdrachtsignaal CC^g' óf CC^g respectievelijk CC^g óf CC^g' met de ingangen a^ respectievelijk b^ van de kiés-schakeling K6. Het signaal CC-jg of CC^g' op de ingang b^ van kiesschakeling K6 stuurt tevens de keuzeschakelaars K7a en K7b, die op hun ingangen 25 de fictieve signalen CC^ en CC^·]' ontvangen. Naargelang de logische waarde "0" of "1" op de ingang 6^ verbindt de keuzeschakelaar K7a respectievelijk K7b het fictieve overdrachtsignaal CC^' óf CC^ respectievelijk CC^i óf CC^-j' met de ingangen a^ respectievelijk h-, van de kiesschakeling K7. Het signaal CC,^ of CC^' op de ingang b^ stuurt weer op 30 eenzelfde wijze de keuzeschakelaars K8a en K8b. Uit het voorgaande volgt dat de fictieve overdrafts ignalen en CC24' op de Ingangen ag en bg van de kiesschakeling K8 beschikbaar zijn na 1 χ"ζ+ 3 x Vs = 53 nsec., zodat het overdrachtsignaal C24 reeds na 65 nsec. beschikbaar is.
De in figuur 2 weergegeven voloptelschakeling is dus sneller te be-35drijven, indien de subschakeling SU2 uit figuur 3 in figuur 2 wordt toegepast en indien het overdrachtsignaal C^2 sneller ( 15 nsec. sneller) wordt opgewekt. Dit laatste is te bereiken door in plaats van subschakeling SU1 in figuur 2 de voloptelschakeling _1_ volgens figuur 1 toe te passen, 8401308 * ,ΡΗΝ 11017 10 waarbij de overdrachtsignaalingang voor bet signaal CQ een logische waarde "0" wordt toegevoerd. Het overdrachtsignaal in figuur 1 is dan reeds na ^1 x tc+ 3x^= 53 nsec. beschikbaar (daar de selectieschakeling S1 altijd in dezelfde stand staat).
5 Er wordt opgemerkt dat de subschakeling SU3 uit figuur 2 even eens door een soortgelijke schakeling, als in figuur 3 is weergegeven, te vervangen is, hetgeen weer enige tijdwinst geeft voor het genereren van de sorasignalen s^g tot en net . Verder dient opgemerkt te worden, dat voor het opstellen van nog grotere binaire getallen (bijvoorbeeld 10 80 bit en hoger) het zinvol is om tussen de predictiedeelschakelingen cl i (zie figuur 4, i = 32) en de voloptellers (A70-72) een derde rnultiplexniveau te introduceren (K32'a, K32'b vormen het 2e niveau, K32a, b vormen het 1e niveau), waarbij het derde niveau (K32) wordt gestuurd door het in de subschakeling SU3 (figuur 2) opgewekte over-15 drachtsignaal zodat alle overdrachtsignalen van hogere significantie (hoger dan 40) reeds na een vertraging^ (12 nsec.) beschikbaar zijn. Het resultaat is dat bijvoorbeeld twee getallen van 80 bit in ongeveer 150 nsec. op te tellen zijn. Duidelijkheidshalve wordt erop gewezen, dat daarbij bij elke kiesschakeling (k32 zoals weergegeven in figuur 4), 2Q twee verdere (een derde en een vierde) keuzeschakelaar K32'a, b, moeten worden aangebracht, waarbij de a-ingang respectievelijk b^ingang van de kiesschakeling K32 werden verbonden met de uitgangen van de keuze-schakelaars (K32'a, b) en de a- respectievelijk hr ingangen van de derde en vierde keuzeschakelaars (K32'a, b) zijn verbonden met de 25 uitgangen van de keuzeschakelaars K32aenK32b respectievelijk K32b en K32a. In het voorbeeld in figuur 4 is uitgegaan van de situatie dat de subschakelingen SU1, SU2, SU3, SU4 en SU5 (niet weergegeven) respectie- velijk 12, 12, 15, 18, 21 bit "breed" zijn, zodat het in subschakeling SU3 opgewekte overdrachtsignaal C3g (12 + 12 + 15) het derde maltiplex-30 niveau (K32) van de subschakelingen SU4 en SU5 stuurt en het in subschakeling SU4 opgewekte fictieve overdrachtsignaal CC-., ( 12 + 12 + 15 __ ^ / + 18) het tweede niveau (K32'a, b) in de subschakeling SU5 stuurt, waarbij het signaal CC,-^ van de bringang van de kiesschakeling (Ki 9) van de subschakeling SU4 wordt verkregen (het direct boven het 3e niveau zijnde 35 overdrachtsignaal).
De in het voorgaande beschreven schakelingen zijn opgebouwd uit op zich bekende voloptellers (Pull Mders), overdrachtpredictie-schakelingen (carry look ahead-) en multiplexschakelingen (steeds keuze 1 8401308 ΡΗΝ 11017 11 Λ ► uit 2) en zijn bij voorkeur geïntegreerd op een halfgeleider substraat, waarbij de voloptelschakeling deel uitmaakt van een omvangrijkere schakeling (vermenigvuldigers, etc.).
5 10 15 20 25 30 35 8401308

Claims (6)

1. Voloptelschakeling voor het optellen van twee binaire getallen van n bits, welke voloptelschakeling is opgedeeld in een aantal in cascade geschakelde subschakelingen, die een aantal bitingangen hebben voor het ontvangen van groepen bitsignalen met een van m tot k opklinmende 5 significantie, waarbij m<k>$rn, welke subschakeling twee deelschake-lingen en een selectieschakeling bevat,„waarbij een eerste respectievelijk tweede deelschakeling de logische waarde "0" tespectievelijk "1" op een overdrachtsignaalingang ontvangt en op een overdrachtsignaal-uitgang een fictief overdrachtsignaal met een significantie k opwekt, 10 welke overdrachtsignaaluitgangen zijn verbonden met ingangen van de selectieschakeling, waarvan een verdere ingang met een uitgang van een met de subschakeling in cascade geschakelde voorgaande subschakeling of deelschakeling is ver bonden, waarop een overdrachtsignaal net een eerste significantie (m) wordt opgewekt voor het met de selectieschakeling 15 kiezen van een overdrachtsignaal met hogere significantie (k) uit de opgewekte fictieve overdrachtsignalen en voor het toevoeren van het gekozen overdrachtsignaal aan een overdrachtsignaaluitgang van de sub-schakeling, met het kenmerk, dat de deelschakelingen overdrachtpredic-tieschakelingen zijn, waarvan een uitgang is verbonden met de overdracht-20 signaalingang van de selectieschakeling, waarvan de verdere ingang net de overdrachtsignaalingang van een volopteller voor het optellen van twee bits met significantie m is verbonden.
2. Voloptelschakeling volgens conclusie 1, met het kenmerk, dat een overdrachtpredictieschakeling ten minste twee predictiedeelschake- 25 lingen bevat, waarbij de elkaar opvolgende predictiedeelschakelingen in significantie elkaar opvolgende subgroepen (m tot 1, 1 tot k) van een groep van bitsigalen (met m < lv k) ontvangen voor het opwekken van fictieve overdrachtsignalen met opklimmende significantie, waarbij de selectiemiddelen voor elke twee predictiedeelschakelingen, die fictieve 30 overdrachtsignalen leveren met eenzelfde significantie, een kiesschake-ling bevat, waarvan overdrachtsignaalingangen zijn verbonden met de uitgangen van de laatstgenoemde twee predictiedeelschakelingen en waarvan de uitgang is verbonden met de ingang van een volopteller voor het optellen van twee bits met (eenzelfde) bijbehorende significantie, 35 waarbij aan de stuuringang van elke kiesschakeling in een subschakeling het in een voorgaande subschakeling of deelschakeling opgewekte overdrachtsignaal met een eerste significantie wordt toegevoerd voor het kiezen van een overdrachtsignaal uit de twee aan de kiesschakeling toe- 84 0 1 3 0 8 ft ’ PHN 11017 13 gevoerde fictieve overdrachtsignalen.
3. Voloptelschakeling volgens conclusie 2, net het kenmerk, dat in een deelschakeling de predictiedeelschakelingen in cascade zijn geschakeld.
4. Voloptelschakeling volgens conclusie 2, met het kenmerk, dat in een subschakeling een ingang van elke eerste respectievelijk tweede predictiedeelschakeling, die een fictief overdrachtsignaal opwekken en dezelfde significantie, de logische waarde "0" respectievelijk "1" ontvangt, waarbij uitgangen van de twee predictiedeelschakelingen die 10 een fictief overdrachtsignaal met eenzelfde significantie opwekken zijn verbonden met ingangen van twee keuzeschakelaars, waarvan de uitgangen zijn verbonden met de overdrachtsignaalingangen van de kiesschakeling en een stuuringang van de eerste respectievelijk tweede keuzeschakelaar voor het kiezen uit de twee daaraan toegevoerde fictieve overdracht-15 signalen zijn verbonden met een eerste respectievelijk tweede over-drachtsignaalingang van de kiesschakeling, die hoort bij de twee voorgaande predictiedeelschakelingen.
5. Voloptelschakeling volgens conclusie 4, met het kenmerk, dat de subschakelingen in groepen zijn verdeeld, waarbij een in een eerste 20 groep van subsignalen opgewekt overdrachtsignaal met de hoogste significantie in die groep als stuursignaal dient voor de kiesschakelingen in de subschakelingen in een tweede groep voor het uit fictieve overdrachtsignalen kiezen van overdrachtsignalen van hogere significantie, waarbij tussen elke kiesschakeling en de twee keuzeschakelaars een derde 25 en een vierde keuzeschakelaar zijn aangebracht, waarvan de uitgang is verbonden met de ingangen van de kiesschakeling en waarvan een eerste en een tweede ingang van de derde respectievelijk de vierde keuzeschakelaar zijn verbonden met de uitgangen van de eerste en tweede keuzeschakelaar respectievelijk met de uitgangen van de tweede en eerste 30 keuzeschakelaar, waarbij de stuuringangen van de derde en vierde keuzeschakelaars in een subschakeling zijn verbonden net een ingang van een kiesschakeling van een voorgaande met de subschakeling cascade geschakelde subschakeling, aan welke kiesschakeling fictieve overdrachtsignalen van de in die subschakeling voorkomende hoogste significantie 35 worden toegevoerd.
6. Op een halfgeleidersubstraat geïntegreerde schakeling, waarin een voloptelschakeling volgens één der voorgaande conclusies is opgenomen. 8401308
NL8401308A 1984-04-24 1984-04-24 Voloptelschakeling. NL8401308A (nl)

Priority Applications (8)

Application Number Priority Date Filing Date Title
NL8401308A NL8401308A (nl) 1984-04-24 1984-04-24 Voloptelschakeling.
DE8585200582T DE3580125D1 (de) 1984-04-24 1985-04-16 Addierschaltung mit auswahl des uebertrags.
EP85200582A EP0165623B1 (en) 1984-04-24 1985-04-16 Carry select adder circuit
CA000479473A CA1232073A (en) 1984-04-24 1985-04-18 Full adder circuit
IE1020/85A IE57678B1 (en) 1984-04-24 1985-04-22 Full adder circuit
KR1019850002695A KR920004276B1 (ko) 1984-04-24 1985-04-22 전가산기
JP60086605A JPS60233730A (ja) 1984-04-24 1985-04-24 全加算回路
US07/576,132 US5117386A (en) 1984-04-24 1990-08-28 Full adder circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8401308 1984-04-24
NL8401308A NL8401308A (nl) 1984-04-24 1984-04-24 Voloptelschakeling.

Publications (1)

Publication Number Publication Date
NL8401308A true NL8401308A (nl) 1985-11-18

Family

ID=19843846

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8401308A NL8401308A (nl) 1984-04-24 1984-04-24 Voloptelschakeling.

Country Status (8)

Country Link
US (1) US5117386A (nl)
EP (1) EP0165623B1 (nl)
JP (1) JPS60233730A (nl)
KR (1) KR920004276B1 (nl)
CA (1) CA1232073A (nl)
DE (1) DE3580125D1 (nl)
IE (1) IE57678B1 (nl)
NL (1) NL8401308A (nl)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01244531A (ja) * 1988-03-25 1989-09-28 Fujitsu Ltd 論理回路
US5229959A (en) * 1991-01-31 1993-07-20 The United States Of America As Represented By The Secretary Of The Air Force High order carry multiplexed adder
JPH05233219A (ja) * 1992-02-18 1993-09-10 Nec Ic Microcomput Syst Ltd 半導体集積回路のキャリー先取り回路
US5483478A (en) * 1992-10-16 1996-01-09 Xilinx, Inc. Method and structure for reducing carry delay for a programmable carry chain
US5508952A (en) * 1993-10-19 1996-04-16 Kantabutra; Vitit Carry-lookahead/carry-select binary adder
US5487025A (en) * 1993-11-15 1996-01-23 Intergraph Corporation Carry chain adder using regenerative push-pull differential logic
US5619442A (en) * 1995-04-07 1997-04-08 National Semiconductor Corporation Alternating polarity carry look ahead adder circuit
US5854918A (en) * 1996-01-24 1998-12-29 Ricoh Company Ltd. Apparatus and method for self-timed algorithmic execution
JPH09231055A (ja) * 1996-02-27 1997-09-05 Denso Corp 論理演算回路及びキャリールックアヘッド加算器
US6055557A (en) * 1997-01-08 2000-04-25 International Business Machines Corp. Adder circuit and method therefor
US7325025B2 (en) * 2001-12-18 2008-01-29 Intel Corporation Look-ahead carry adder circuit
US7185043B2 (en) * 2003-06-23 2007-02-27 Sun Microsystems, Inc. Adder including generate and propagate bits corresponding to multiple columns
US9800323B2 (en) 2015-03-13 2017-10-24 Mission Microwave Technologies, Inc. Satellite transmitter system
US11334318B2 (en) * 2018-07-12 2022-05-17 Intel Corporation Prefix network-directed addition

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3100835A (en) * 1960-01-06 1963-08-13 Ibm Selecting adder
US3316393A (en) * 1965-03-25 1967-04-25 Honeywell Inc Conditional sum and/or carry adder
US3553446A (en) * 1966-08-04 1971-01-05 Honeywell Inc Carry determination logic
US3743824A (en) * 1971-06-16 1973-07-03 Rca Corp Carry ripple network for conditional sum adder
US3906211A (en) * 1974-05-23 1975-09-16 Bell Telephone Labor Inc Three-word adder carry propagation
US3993891A (en) * 1975-07-03 1976-11-23 Burroughs Corporation High speed parallel digital adder employing conditional and look-ahead approaches
JPS57147754A (en) * 1981-03-06 1982-09-11 Nippon Telegr & Teleph Corp <Ntt> Digital parallel adder
JPS5892036A (ja) * 1981-11-27 1983-06-01 Toshiba Corp 加算回路
US4675838A (en) * 1984-11-01 1987-06-23 Delaware Conditional-carry adder for multibit digital computer

Also Published As

Publication number Publication date
IE57678B1 (en) 1993-02-24
CA1232073A (en) 1988-01-26
US5117386A (en) 1992-05-26
JPS60233730A (ja) 1985-11-20
IE851020L (en) 1985-10-24
EP0165623A1 (en) 1985-12-27
KR850007702A (ko) 1985-12-07
JPH0518136B2 (nl) 1993-03-11
KR920004276B1 (ko) 1992-06-01
DE3580125D1 (de) 1990-11-22
EP0165623B1 (en) 1990-10-17

Similar Documents

Publication Publication Date Title
NL8401308A (nl) Voloptelschakeling.
US5546018A (en) Fast carry structure with synchronous input
US5481206A (en) Circuit for fast carry and logic
US5267187A (en) Logic structure and circuit for fast carry
EP0667059B1 (en) Logic structure and circuit for fast carry
US3993891A (en) High speed parallel digital adder employing conditional and look-ahead approaches
US5257218A (en) Parallel carry and carry propagation generator apparatus for use with carry-look-ahead adders
KR20010040263A (ko) 고속의 정규 곱셈기 구조
CA2365963A1 (en) Technique for computing pathways in a multi-stage switch fabric through exploitation of symmetrical links
US6065033A (en) Wallace-tree multipliers using half and full adders
US7689643B2 (en) N-bit constant adder/subtractor
EP0570531A1 (en) One-dimensional interpolation circuit and method based on modification of a parallel multiplier
US5295090A (en) Logic structure and circuit for fast carry
US5867415A (en) Multiplication element including a wallace tree circuit having adders divided into high and low order adders
US4503512A (en) Cellular division circuit
US5875125A (en) X+2X adder with multi-bit generate/propagate circuit
EP0954776B1 (en) System and method for a fast carry/sum select adder
US6138132A (en) High speed ROM-based nyquist fir filter
US5327368A (en) Chunky binary multiplier and method of operation
US5229959A (en) High order carry multiplexed adder
US5922043A (en) Reduced hardware linear interpolator
US5787031A (en) Divider and multiplier/divider using said divider
SU1111155A1 (ru) Матричное устройство дл возведени в квадрат и извлечени квадратного корн
US5654911A (en) Carry select and input select adder for late arriving data
US5982393A (en) Arrangement at an image processor

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed