JPS60233730A - 全加算回路 - Google Patents
全加算回路Info
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- JPS60233730A JPS60233730A JP60086605A JP8660585A JPS60233730A JP S60233730 A JPS60233730 A JP S60233730A JP 60086605 A JP60086605 A JP 60086605A JP 8660585 A JP8660585 A JP 8660585A JP S60233730 A JPS60233730 A JP S60233730A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、２個のｎビット２進数を加算するため、ｍか
らｋに向って漸増するビット信号群（但しｍ＜ｋくｎ
）を供給される複数のビット入力端子を有・する縦続接
続された複数の第１形式副回路を備え、各第１形式副回
路には第２形式の第１及び第２副回路並びに選択回路を
設け、第２形式の第１及び第２副回路が桁上げ信号入力
端子に論理値″″０″及び１１′を供給されて相位に＋
１を有する予備桁上げ信号をそれぞれ桁上げ信号出力端
子に発生し、これら桁上げ信号出力端子を選択回路の入
力端子に接続し、選択回路の別の入力端子を前位の第１
形式の副回路の出力端子又は関連する第１形式の副回路
に縦続接続した第２形式の副回路の出力端子に接続し、
該出力端子に発生させた第１の相位（ｍ）を有する桁上
げ信号を用いて選択回路により、発生した予備桁上げ信
号から一層高桁位（ｋ＋１ ）を有する桁上げ信号を選
択し、選択した桁上げ信号を第１形式の副回路の桁上げ
信号出力端子に供給する全加算回路に関する。
らｋに向って漸増するビット信号群（但しｍ＜ｋくｎ
）を供給される複数のビット入力端子を有・する縦続接
続された複数の第１形式副回路を備え、各第１形式副回
路には第２形式の第１及び第２副回路並びに選択回路を
設け、第２形式の第１及び第２副回路が桁上げ信号入力
端子に論理値″″０″及び１１′を供給されて相位に＋
１を有する予備桁上げ信号をそれぞれ桁上げ信号出力端
子に発生し、これら桁上げ信号出力端子を選択回路の入
力端子に接続し、選択回路の別の入力端子を前位の第１
形式の副回路の出力端子又は関連する第１形式の副回路
に縦続接続した第２形式の副回路の出力端子に接続し、
該出力端子に発生させた第１の相位（ｍ）を有する桁上
げ信号を用いて選択回路により、発生した予備桁上げ信
号から一層高桁位（ｋ＋１ ）を有する桁上げ信号を選
択し、選択した桁上げ信号を第１形式の副回路の桁上げ
信号出力端子に供給する全加算回路に関する。
かかる回路は１９８４年２月２２日開催のインターナシ
ョナル・ソリッド・ステート・コン７エレンスにおける
刊行物第９０，９１１８２４頁のキヤ・マサル（Ｍａｓ
ａｒｕ Ｋｙａ ）著“ア・シーモＸ −７ｔｆｆ−テ
ィング・ポイント・マルチプライヤ（Ａ ＣＭＯ８Ｆｌ
ｏａｔｉｎｇ Ｐｏ１ｎｔ Ｍｕｌｔｉｐｌｉｅｒ ）
″に記載されている。この乗算回路において使用された
２４ビット全加算回路は縦続接続した第１形式の副回路
を備え、各第１形式副回路には２個の第２形式の並列作
動（４，５又は６ビツト）全加算副回路を設け、第２形
式の第１及び第２副回路の桁上げ入力端子・に論理値′
″０″及び′ＩＩ′を供給するようにしている。その結
果２個の第２形式の並列作動副回路は和信号の補数群及
び捕数予備桁上げ信号を発生する。第１の実際の桁上げ
信号は加算すべき２つの数の最下位ビット群から第２形
式の第１全加算副回路によって発生させる。この第１の
実際の桁上げ信号は第２形式の第１全加算副回路と縦続
接続した第１形式の副回路に設けた多重化回路に供給し
、この多重化回路によって、この多重化回路に供給され
た和信号の補数群から１群の和信号を選択する。更に、
第１形式の副回路は、補数予備桁上げ信号及び第１の実
際の桁上げ信号を供給される選択装置を備えている。前
記桁上げ信号により２つの予備桁上げ信号から一層高桁
位の正しい桁上げ信号を選択し、この桁上げ信号を、第
１形式の前記副回路に縦続接続した第１形式の後続副回
路に対する１第１の実際の”桁上げ信号として使用する
。かかる全加算回路を使用することによりビット数の多
い２進数Ｃ例えば２４ビツト２進数）を比較的短時間に
加算することができる。
ョナル・ソリッド・ステート・コン７エレンスにおける
刊行物第９０，９１１８２４頁のキヤ・マサル（Ｍａｓ
ａｒｕ Ｋｙａ ）著“ア・シーモＸ −７ｔｆｆ−テ
ィング・ポイント・マルチプライヤ（Ａ ＣＭＯ８Ｆｌ
ｏａｔｉｎｇ Ｐｏ１ｎｔ Ｍｕｌｔｉｐｌｉｅｒ ）
″に記載されている。この乗算回路において使用された
２４ビット全加算回路は縦続接続した第１形式の副回路
を備え、各第１形式副回路には２個の第２形式の並列作
動（４，５又は６ビツト）全加算副回路を設け、第２形
式の第１及び第２副回路の桁上げ入力端子・に論理値′
″０″及び′ＩＩ′を供給するようにしている。その結
果２個の第２形式の並列作動副回路は和信号の補数群及
び捕数予備桁上げ信号を発生する。第１の実際の桁上げ
信号は加算すべき２つの数の最下位ビット群から第２形
式の第１全加算副回路によって発生させる。この第１の
実際の桁上げ信号は第２形式の第１全加算副回路と縦続
接続した第１形式の副回路に設けた多重化回路に供給し
、この多重化回路によって、この多重化回路に供給され
た和信号の補数群から１群の和信号を選択する。更に、
第１形式の副回路は、補数予備桁上げ信号及び第１の実
際の桁上げ信号を供給される選択装置を備えている。前
記桁上げ信号により２つの予備桁上げ信号から一層高桁
位の正しい桁上げ信号を選択し、この桁上げ信号を、第
１形式の前記副回路に縦続接続した第１形式の後続副回
路に対する１第１の実際の”桁上げ信号として使用する
。かかる全加算回路を使用することによりビット数の多
い２進数Ｃ例えば２４ビツト２進数）を比較的短時間に
加算することができる。
２個の第２形式の副回路及びこれに接続した多重化回路
を使用するためこの既知の全加算回路は、比較的大きい
半導体表面を必要とするという欠点を有している。更に
、例えば８２ビツトよりビット数の多い２進数例えば４
０ビツト２進数を加算するのに要する時間が、これに必
要な縦続接続した選択装置（ゲート回路）の数の増大に
起因して増大する。
を使用するためこの既知の全加算回路は、比較的大きい
半導体表面を必要とするという欠点を有している。更に
、例えば８２ビツトよりビット数の多い２進数例えば４
０ビツト２進数を加算するのに要する時間が、これに必
要な縦続接続した選択装置（ゲート回路）の数の増大に
起因して増大する。
本発明の目的は、必要な半導体表面が従来の全加算回路
に比べて小さく、かつ２進数Ｃ例えば８０〜４０ビツト
）を同じ短時間又はこれよりより短縮された時間におい
て加算できる全加算回路を提供するにある。
に比べて小さく、かつ２進数Ｃ例えば８０〜４０ビツト
）を同じ短時間又はこれよりより短縮された時間におい
て加算できる全加算回路を提供するにある。
かかる目的を達成するため本発明の全加算回路は、第２
形式の副回路を桁上げ先見回路とし、その出力端子を選
択回路の桁上げ信号入力端子に接続し、選択回路の別の
入力端子を相位ｍの２つのビットを加算する全加算器の
桁上げ信号入力端子に接続する構成としたことを特徴と
する。
形式の副回路を桁上げ先見回路とし、その出力端子を選
択回路の桁上げ信号入力端子に接続し、選択回路の別の
入力端子を相位ｍの２つのビットを加算する全加算器の
桁上げ信号入力端子に接続する構成としたことを特徴と
する。
本発明の全加算回路の好適な実施例においては１、桁上
げ先見回路が少なくとも２個の先見副回路を備え、順次
の先見副回路にビット信号群から相位順副ビット群（ｍ
乃至！、ｔａＸ乃至に１但しｍ＜ｊくｋ）で供給して漸
増相位の予備桁上げ信号を発生し、選択手段が同−相位
の予備桁上げ信号を発生する各２個の先見副回路に対す
る選択回路を備え、該選択回路の桁上げ信号入力端子を
前記２個の先見副回路の出力端子に接続し、かつ該選択
回路の出力端子を関連する（同一）相位を有する２つの
ビットを加算する全加算器の桁上げ信号入力端子に接続
し、第１形式の前位副回路又は第２形式の副回路におい
て発生した第１の相位の桁上げ信号を第１形式の副回路
における各選択回路の制御入力端子に供給して、該選択
回路に供給された２個の予備桁上げ信号から桁上げ信号
を選択する構成としたことを特徴とする。
げ先見回路が少なくとも２個の先見副回路を備え、順次
の先見副回路にビット信号群から相位順副ビット群（ｍ
乃至！、ｔａＸ乃至に１但しｍ＜ｊくｋ）で供給して漸
増相位の予備桁上げ信号を発生し、選択手段が同−相位
の予備桁上げ信号を発生する各２個の先見副回路に対す
る選択回路を備え、該選択回路の桁上げ信号入力端子を
前記２個の先見副回路の出力端子に接続し、かつ該選択
回路の出力端子を関連する（同一）相位を有する２つの
ビットを加算する全加算器の桁上げ信号入力端子に接続
し、第１形式の前位副回路又は第２形式の副回路におい
て発生した第１の相位の桁上げ信号を第１形式の副回路
における各選択回路の制御入力端子に供給して、該選択
回路に供給された２個の予備桁上げ信号から桁上げ信号
を選択する構成としたことを特徴とする。
次に図面につき本発明の詳細な説明する。
Ｍ１図は本発明の第１実施例である１２ビット全加算回
路１のブロック図である。本例の全加算回路ｌは縦続接
続した第１形式の４個の副回路を、備えている。第１形
式の副回路はそれぞれ、２個の第２形式の副回路Ｃ１ａ
ｌｌ 、 ｃｌａｉｇ ｌ ０１ａｌＳ１ 。
路１のブロック図である。本例の全加算回路ｌは縦続接
続した第１形式の４個の副回路を、備えている。第１形
式の副回路はそれぞれ、２個の第２形式の副回路Ｃ１ａ
ｌｌ 、 ｃｌａｉｇ ｌ ０１ａｌＳ１ 。
ｃｌａｇｇ ｓ ｃｌａｇｌ 、 ｃｌａｇｇ ｔ ｃ
ｌａ４１ 、 ｏｌａ４２と、選択回路Ｓｌ、８２，８
８，８４と、一群の縦続接続された４個の単ビツト全加
算器１１．１ｇ。
ｌａ４１ 、 ｏｌａ４２と、選択回路Ｓｌ、８２，８
８，８４と、一群の縦続接続された４個の単ビツト全加
算器１１．１ｇ。
１８．１４とを備えている。本例ではビット信号群ａＯ
ｔ ａｌ ＃ ａｌ ’ ｂＯｔ ｂｌ ｔ ｂｌ ＝
＝””９９ ａ１０ｊ’１１ ’ ｂＯ’ ｂｌｏ ＊
ｂｌｌを第２形式の副回路ｏ１ａｌｌ。
ｔ ａｌ ＃ ａｌ ’ ｂＯｔ ｂｌ ｔ ｂｌ ＝
＝””９９ ａ１０ｊ’１１ ’ ｂＯ’ ｂｌｏ ＊
ｂｌｌを第２形式の副回路ｏ１ａｌｌ。
ｃｌａｉｇ ｔ−−−−−ｃｌａ４１．ｃｌａ４２及び
全加算器１１゜１２．１８．１４に供給して桁上げ信号
０゜。
全加算器１１゜１２．１８．１４に供給して桁上げ信号
０゜。
０８ ｔ ０６ ＃ ０９をも供給されるそれぞれの全
加算器１１．１ｇ、１８．１４により和信号ｓ。、 ｓ
、 。
加算器１１．１ｇ、１８．１４により和信号ｓ。、 ｓ
、 。
ｓ、 、 ｓ、 、 −−−−−ｓ 、 ｓ 、 ｓ
を決定する。桁９ １０ １１ 上げ信号Ｃ６は外部から供給され、第１図に示した全加
算回路１が１２より大きいビット数を有する２つの２進
数を加算する（同様な）全加算回路と縦続接続されてい
なければ、この桁上げ信号は通常論理値＠ｌ Ｏ＠であ
る。桁上げ信号ａ、 、 ａ、及びＣ（及びＣｌ２）は
全加算回路１において発生する。
を決定する。桁９ １０ １１ 上げ信号Ｃ６は外部から供給され、第１図に示した全加
算回路１が１２より大きいビット数を有する２つの２進
数を加算する（同様な）全加算回路と縦続接続されてい
なければ、この桁上げ信号は通常論理値＠ｌ Ｏ＠であ
る。桁上げ信号ａ、 、 ａ、及びＣ（及びＣｌ２）は
全加算回路１において発生する。
加算すべき２つの数Ａ及びＢの８ビツトａ。Ｉ ｂＱ
？、ａｌｔ ｂｘ ＃ ＆ｓ ｓ ｂｓ （但シコレら
ヒットハ添付数字０から２に向って高桁位となる）は８
ピツト全加算器１１に供給す礒加算器１２はこれらの数
Ａ及びＢの次の一層高桁位の８ビツトａａ ｔ ｂｇ
、””””ａｌ １ ｂａを供給され、全加算器１８は
次の更に高桁位の８ビツトａａ ｙ ｂａ ｔ −−−
−−ａｌ ＃ ｂａ等を供給される。供給された同−相
位の各ビット対ａｌ 。
？、ａｌｔ ｂｘ ＃ ＆ｓ ｓ ｂｓ （但シコレら
ヒットハ添付数字０から２に向って高桁位となる）は８
ピツト全加算器１１に供給す礒加算器１２はこれらの数
Ａ及びＢの次の一層高桁位の８ビツトａａ ｔ ｂｇ
、””””ａｌ １ ｂａを供給され、全加算器１８は
次の更に高桁位の８ビツトａａ ｙ ｂａ ｔ −−−
−−ａｌ ＃ ｂａ等を供給される。供給された同−相
位の各ビット対ａｌ 。
ｂｉから反転論理積信号ａ１・ｂｌ及び反転論理和信号
ａ１．＋ｂ １が形成され、これらの信号及び桁上げ信
号Ｏ１と共に和信号８１及び一層高相位の桁上げ信号’
ｉ＋、が決定される。次いで、新たに発生した桁上げ信
号０１＋、を反転論理積信号ａｉ＋１・ｂ１＋□及び反
転８１＋□及び桁上げ信号Ｃ１＋ｇが決定される。和信
号Ｓ０、（又は２つのｎビット数を加算する場合Ｆ３ｎ
）を形成するのにすべての桁上げ信号０１（１−０゜−
−−−−１１ｇ又はｉ −０、−−−−−ｎ ）をまず
逐次発生しなければなら欠くなるのを避けるため、桁上
げ先見回路ｏ１ａｌｌ 、 ｃｌａｌＪ 、 ｃｌａｇ
ｌ 、 −−−−−ｃｌａ４１を全加算器１１．１２，
１１３．１４に付設する。予、備桁上げ信号ＣＣ８及び
００．’を発生するため桁上げ先見回路０１ａｌｌ及び
０１ａ１２の入力端チェ□、及び工□８にはそれぞれ論
理″″０”レベル及び論理＠ １１９レベルを供給する
。桁上げ先見回路ｏ１ａｌｌ及びｃｌａｌｇは双方共、
反転論理積信号ａｉ−ｂｉ及び反転論理和信号ａｌ ＋
ｂｌを供給され、ここで添字土は値０．１及び２を有
する。桁上げ先見回路Ｃ１ａｌｌ及びＣ１ａｌＪが予備
桁上げ信号００ 及びＣ０８Ｉを発生し、これを、例え
ば、転送ゲート又は普通の論理ゲート回路の形態の選択
装置Ｓ１に供給する。選・板装置Ｓ１の制御入力端子に
相位０の到来桁上げ信号Ｏ８を供給して予備桁上げ信号
００８及び０Ｃ８１の一方を選択し、先見桁上げ信号Ｃ
８として全加算器１２に供給する。
ａ１．＋ｂ １が形成され、これらの信号及び桁上げ信
号Ｏ１と共に和信号８１及び一層高相位の桁上げ信号’
ｉ＋、が決定される。次いで、新たに発生した桁上げ信
号０１＋、を反転論理積信号ａｉ＋１・ｂ１＋□及び反
転８１＋□及び桁上げ信号Ｃ１＋ｇが決定される。和信
号Ｓ０、（又は２つのｎビット数を加算する場合Ｆ３ｎ
）を形成するのにすべての桁上げ信号０１（１−０゜−
−−−−１１ｇ又はｉ −０、−−−−−ｎ ）をまず
逐次発生しなければなら欠くなるのを避けるため、桁上
げ先見回路ｏ１ａｌｌ 、 ｃｌａｌＪ 、 ｃｌａｇ
ｌ 、 −−−−−ｃｌａ４１を全加算器１１．１２，
１１３．１４に付設する。予、備桁上げ信号ＣＣ８及び
００．’を発生するため桁上げ先見回路０１ａｌｌ及び
０１ａ１２の入力端チェ□、及び工□８にはそれぞれ論
理″″０”レベル及び論理＠ １１９レベルを供給する
。桁上げ先見回路ｏ１ａｌｌ及びｃｌａｌｇは双方共、
反転論理積信号ａｉ−ｂｉ及び反転論理和信号ａｌ ＋
ｂｌを供給され、ここで添字土は値０．１及び２を有
する。桁上げ先見回路Ｃ１ａｌｌ及びＣ１ａｌＪが予備
桁上げ信号００ 及びＣ０８Ｉを発生し、これを、例え
ば、転送ゲート又は普通の論理ゲート回路の形態の選択
装置Ｓ１に供給する。選・板装置Ｓ１の制御入力端子に
相位０の到来桁上げ信号Ｏ８を供給して予備桁上げ信号
００８及び０Ｃ８１の一方を選択し、先見桁上げ信号Ｃ
８として全加算器１２に供給する。
かかる態様において８ピツト全加算器１２は、和信号８
．及び桁上げ信号が前位の全加算器１１を介して形成さ
れる以前に既に和信号８８．８．の発生を開始できる状
態になる。桁上げ先見回路０１ａ２１及びｃｌａｎには
反転論理積信号ａｉ−ｂｉ及び反転論理和信号ａｌ＋ｂ
ｔ （ここで添字１は値８，４及び６、を有する）が供
給される。桁上げ先見回路Ｃ１＆ｚｌ及びｃｌａ！ｉ！
は予備桁上げ信号００６及び００．’を発生し、桁上げ
先見回路ｃｌａｉ！１及びｃｌａｇｇの桁上げ信号入力
端子Ｉｆｉｌ及び工ｓｇには論理値″″０”及び論理値
′″ｌ″をそれぞれ供給する。従って予備桁上げ信号Ｃ
０８及びＣＣ，Ｉと同時に予備桁上げ信号００６及びＣ
Ｏ２が発生する。到来した桁上げ信号０゜を介して選定
された先見桁上げ信号Ｃ８と共に、選択装置Ｓ２を介し
て一層高桁位（６）の先見桁上げ信号Ｃ６が選定される
。先見桁上げ信号０６は先見桁上げ信号Ｃ３に対し、選
択装置ＳＲによって生じるｌゲート遅延後に早くも発生
する。先見桁上げ信号Ｃ６は８ビツト全加算器１８及び
選択装置Ｓ８に供給し、先に述べたのと同様の態様で桁
上げ先見回路ｃｌａ８１及びｃｌａａｇにより予備桁上
げ信号Ｃ０８゜ｃｏ８’ 、 ｏｏ、及び００６Ｉと同
時に発生した２個の予備桁上げ信号００．及びＧＯ０′
から選択装置Ｓ８により先見桁上げ信号Ｃ０が選定され
る。従って更に１ゲート遅延のみ後に相位９を有する先
見桁上げ信号０、が得られる。
．及び桁上げ信号が前位の全加算器１１を介して形成さ
れる以前に既に和信号８８．８．の発生を開始できる状
態になる。桁上げ先見回路０１ａ２１及びｃｌａｎには
反転論理積信号ａｉ−ｂｉ及び反転論理和信号ａｌ＋ｂ
ｔ （ここで添字１は値８，４及び６、を有する）が供
給される。桁上げ先見回路Ｃ１＆ｚｌ及びｃｌａ！ｉ！
は予備桁上げ信号００６及び００．’を発生し、桁上げ
先見回路ｃｌａｉ！１及びｃｌａｇｇの桁上げ信号入力
端子Ｉｆｉｌ及び工ｓｇには論理値″″０”及び論理値
′″ｌ″をそれぞれ供給する。従って予備桁上げ信号Ｃ
０８及びＣＣ，Ｉと同時に予備桁上げ信号００６及びＣ
Ｏ２が発生する。到来した桁上げ信号０゜を介して選定
された先見桁上げ信号Ｃ８と共に、選択装置Ｓ２を介し
て一層高桁位（６）の先見桁上げ信号Ｃ６が選定される
。先見桁上げ信号０６は先見桁上げ信号Ｃ３に対し、選
択装置ＳＲによって生じるｌゲート遅延後に早くも発生
する。先見桁上げ信号Ｃ６は８ビツト全加算器１８及び
選択装置Ｓ８に供給し、先に述べたのと同様の態様で桁
上げ先見回路ｃｌａ８１及びｃｌａａｇにより予備桁上
げ信号Ｃ０８゜ｃｏ８’ 、 ｏｏ、及び００６Ｉと同
時に発生した２個の予備桁上げ信号００．及びＧＯ０′
から選択装置Ｓ８により先見桁上げ信号Ｃ０が選定され
る。従って更に１ゲート遅延のみ後に相位９を有する先
見桁上げ信号０、が得られる。
この先見桁上げ信号０．を使用して、桁上げ先見回路０
１ａ４１及びＣ＋ｌａ４ｇにより上述した態様で発生さ
せた予備桁上げ信号ＯＯ□、及びＣＯ□、Ｉから選択装
置Ｓ４によって先見桁上げ信号Ｃ１１が選定される。
１ａ４１及びＣ＋ｌａ４ｇにより上述した態様で発生さ
せた予備桁上げ信号ＯＯ□、及びＣＯ□、Ｉから選択装
置Ｓ４によって先見桁上げ信号Ｃ１１が選定される。
上述した所から明らかなように、全加算器１１゜１２．
１８，１’４に必要な先見桁上げ信号０８ｔａ６． ａ
、を互に１ゲート遅延ずつ遅れて逐次発生させるので、
和信号Ｓ 、Ｓ 、−−一−−Ｓ□□を今加１ 算器１１，１１１．１８．１４により極めて迅速に発生
させることができる。使用する選択装置３１゜Ｓ２．Ｓ
８，８４は常に、２人力を１出力にする多重化回路を以
って構成され、各ビット群に対し２個の先見桁上げ回路
を必要とし、かつ各ビットに対し１個の単ビツト全加算
器しか必要としないので、本発明の全加算回路は必要な
半導体表面が制御限されるという利点を有すること明ら
かである。
１８，１’４に必要な先見桁上げ信号０８ｔａ６． ａ
、を互に１ゲート遅延ずつ遅れて逐次発生させるので、
和信号Ｓ 、Ｓ 、−−一−−Ｓ□□を今加１ 算器１１，１１１．１８．１４により極めて迅速に発生
させることができる。使用する選択装置３１゜Ｓ２．Ｓ
８，８４は常に、２人力を１出力にする多重化回路を以
って構成され、各ビット群に対し２個の先見桁上げ回路
を必要とし、かつ各ビットに対し１個の単ビツト全加算
器しか必要としないので、本発明の全加算回路は必要な
半導体表面が制御限されるという利点を有すること明ら
かである。
１２ビツトよりビット数の多い２進数を加算するために
は第１図に示した全加算回路を２゛個以上縦続接続する
ことだけを必要とするに過ぎない。
は第１図に示した全加算回路を２゛個以上縦続接続する
ことだけを必要とするに過ぎない。
第２図は本発明による４０ビット全加算回路２、を示す
。本例の全加算回路２は８個の第１形式の副回路ＳＵＮ
、 ３Ｕｇ 、 ８１Ｊ８を備えている。第１副回路
ＳＵＮは縦続配置した４個の桁上げ先見回路Ｃ１０゜ａ
ｌｌ 、 ｃｌｇ 、 ａｌ８を備えており、これらの
各桁上げ回路の入力端子には、副回路ＳＵＮに供給され
たヒツト群ａＯ＃ ｂｏ １ ａｌ ｊ ｂｌ ？ −
−−−−ａｌｌ ｔ ｂｌ、から副ヒツト群ａｏ ｙ
ｂｏ ｔ −一−−−ｂ２１ ａｓ ｓ ｂｓ−−一−
−ｂ ｔ ａ 、 ｂ 、 −−一−−ｂ８ｔ ａ、
、 ｂ、 ＋＋＋≦ ６６ ｂｌｌがそれぞれ供給される。ビット信号のこれら４つ
の副ビット群は、それぞれが８個の縦続配置単ピッ）加
算器ＡＯ−４、ＡｓＮ３ 、 Ａ６〜８ 、 Ａ９〜１
１ ヲ含む４個の単ビツト加算器群にもそれぞれ供給す
る。
。本例の全加算回路２は８個の第１形式の副回路ＳＵＮ
、 ３Ｕｇ 、 ８１Ｊ８を備えている。第１副回路
ＳＵＮは縦続配置した４個の桁上げ先見回路Ｃ１０゜ａ
ｌｌ 、 ｃｌｇ 、 ａｌ８を備えており、これらの
各桁上げ回路の入力端子には、副回路ＳＵＮに供給され
たヒツト群ａＯ＃ ｂｏ １ ａｌ ｊ ｂｌ ？ −
−−−−ａｌｌ ｔ ｂｌ、から副ヒツト群ａｏ ｙ
ｂｏ ｔ −一−−−ｂ２１ ａｓ ｓ ｂｓ−−一−
−ｂ ｔ ａ 、 ｂ 、 −−一−−ｂ８ｔ ａ、
、 ｂ、 ＋＋＋≦ ６６ ｂｌｌがそれぞれ供給される。ビット信号のこれら４つ
の副ビット群は、それぞれが８個の縦続配置単ピッ）加
算器ＡＯ−４、ＡｓＮ３ 、 Ａ６〜８ 、 Ａ９〜１
１ ヲ含む４個の単ビツト加算器群にもそれぞれ供給す
る。
桁上げ先見回路ａｌＯの桁上げ入力端子には、通常論理
値“０”を有する桁上げ信号を供給する。第１形式の副
回路ＳＵＩは既知の加算回路であり、供給された桁上げ
信号及び供給されたビット信号から和信号ｓ 、 ｓ
、 ｓ 、−−−−−ｓ、及び桁上げ信１２ 号０□２を決定する。桁上げ信号０１１１は第１形式の
副回路ＳＵ２の桁上げ信号入力端子に供給する。
値“０”を有する桁上げ信号を供給する。第１形式の副
回路ＳＵＩは既知の加算回路であり、供給された桁上げ
信号及び供給されたビット信号から和信号ｓ 、 ｓ
、 ｓ 、−−−−−ｓ、及び桁上げ信１２ 号０□２を決定する。桁上げ信号０１１１は第１形式の
副回路ＳＵ２の桁上げ信号入力端子に供給する。
第１形式の副回路ＳＵＲは第２形式の第１副回路・０１
４ 、０１５ 、０１６ 、０１７と、第２形式の第２
副回路ｃ１４’ 、 ０１５’ 、 ０１６’ ０１７
’と、選択回路に５゜Ｋ ６ ｔ Ｋ’７ ｔ Ｋ ８
と、全加算器ム１２〜１４ 、 ＡＩＲ〜１７゜ム１８
〜２１．ム２２〜ｇ４とを備えている。第２形式のこれ
ら副回路は縦続接続した先見副回路ｃ１４ 、 ａｌ５
゜ａｌ６ 、 ａｌ７及びｃ１４’ 、 ０１５’ 、
０１４１’ 、 ０１７’ テそれぞれ構成した桁上
げ先見回路マある。上記桁上げ信号０□、に加えて第１
形式の副回路ＳＵ２には２つの２進数ム及びＢのビット
信号群ａ１１１ ｔ ａｌ８ ””−ａｌ８及びｂｌｌ
ｅ ｂｌＢ ？ −−−−−ｂ２ｍ （ここで添字数
字は１２からｇ８へ向って相位が高くなる）を供給する
。上記ビット信号群は副ピット信号群ａよ、。
４ 、０１５ 、０１６ 、０１７と、第２形式の第２
副回路ｃ１４’ 、 ０１５’ 、 ０１６’ ０１７
’と、選択回路に５゜Ｋ ６ ｔ Ｋ’７ ｔ Ｋ ８
と、全加算器ム１２〜１４ 、 ＡＩＲ〜１７゜ム１８
〜２１．ム２２〜ｇ４とを備えている。第２形式のこれ
ら副回路は縦続接続した先見副回路ｃ１４ 、 ａｌ５
゜ａｌ６ 、 ａｌ７及びｃ１４’ 、 ０１５’ 、
０１４１’ 、 ０１７’ テそれぞれ構成した桁上
げ先見回路マある。上記桁上げ信号０□、に加えて第１
形式の副回路ＳＵ２には２つの２進数ム及びＢのビット
信号群ａ１１１ ｔ ａｌ８ ””−ａｌ８及びｂｌｌ
ｅ ｂｌＢ ？ −−−−−ｂ２ｍ （ここで添字数
字は１２からｇ８へ向って相位が高くなる）を供給する
。上記ビット信号群は副ピット信号群ａよ、。
ｂｌｍ ｔ ａｌ８ ｌ ｂｌ８ ｔ ａｌ４ ＃ ｂ
ｌ４ ”ＩＩ ｌ ｂｌＭ ？−−−ｂ１？ ’ ａｌ
８ ｍ ｂｌ８ ｍ ７−−−− ｂｓｏ ’ ａｌｌ
ｌ ＠ ｂｓｘ ｔ−−−ｂｓｓに分けて先見副回路ｃ
１４及びｃ１４’ ｌ ０１５及び０１５’ 寥ｃｌａ
及びｃ１６’ ｔ ０１？及び０１７’と、全加算器ム
１Ｂ−１４ｔム１５〜１？ 、 ＡＩ８〜２０１ムｇｌ
〜２８とニソれぞれ供給する。先見副回路０１４及びｃ
１４’の桁上げ信号入力端子には論理値“０”及び′″
１”をそれぞれ供給する。先見副回路０１４及び０１４
’は供給され、たビット信号ａｌｌｌ ｅ ｂｌｌ ｔ
−−−−−ｋ’１４ ｍヒニ＋ ｔＬそれ供給された
論理値″″０″及び＠１”から相位１５への予備桁上げ
信号Ｃａ、、及び００１．／を発生し、これを先見副回
路０１５及び０１５′の桁上げ信号入力端子にそれぞれ
供給する。更に予備桁上げ信号ＣＯ□６及びｃａ、、’
は選択回路に５に供給し、この選択回路は桁上げ信号Ｃ
□、の制御の下に予備桁上げ信号００□、及び０Ｃ１５
Ｉから−の桁上げ信号０□、を選定する。この桁上げ信
号０□、は全加算器ム１５の桁上げ信号入力端子に供給
する。全加算器Ａ１２は桁上げ信号Ｃ□、を供給され、
この桁上げ信号と、ビット信号ａ１１１及びｂｌｇから
既知の態様で和信号Ｓ［１及び全加算器１１ｇに対する
（内部）桁上げ信号を形成し、この全加算器ム１８はビ
ット信号ａ１８ ｔ ｂｌ８から和信号８□８及び全加
算器ム１４に対する（内部）桁上げ信号０１４を発生し
、この全加算器ＡＩ４は和信号’１４を発生する。以下
同様にして全加算器１１５〜１７は桁上げ信号Ｃ１，及
びビット信号ａ１５ ｌ ｂｌＢ ？ ”””” ｂ□
、から和信号Ｓ□５ ｊ Ｓ１６ Ｍ Ｂ□、を発生す
る。
ｌ４ ”ＩＩ ｌ ｂｌＭ ？−−−ｂ１？ ’ ａｌ
８ ｍ ｂｌ８ ｍ ７−−−− ｂｓｏ ’ ａｌｌ
ｌ ＠ ｂｓｘ ｔ−−−ｂｓｓに分けて先見副回路ｃ
１４及びｃ１４’ ｌ ０１５及び０１５’ 寥ｃｌａ
及びｃ１６’ ｔ ０１？及び０１７’と、全加算器ム
１Ｂ−１４ｔム１５〜１？ 、 ＡＩ８〜２０１ムｇｌ
〜２８とニソれぞれ供給する。先見副回路０１４及びｃ
１４’の桁上げ信号入力端子には論理値“０”及び′″
１”をそれぞれ供給する。先見副回路０１４及び０１４
’は供給され、たビット信号ａｌｌｌ ｅ ｂｌｌ ｔ
−−−−−ｋ’１４ ｍヒニ＋ ｔＬそれ供給された
論理値″″０″及び＠１”から相位１５への予備桁上げ
信号Ｃａ、、及び００１．／を発生し、これを先見副回
路０１５及び０１５′の桁上げ信号入力端子にそれぞれ
供給する。更に予備桁上げ信号ＣＯ□６及びｃａ、、’
は選択回路に５に供給し、この選択回路は桁上げ信号Ｃ
□、の制御の下に予備桁上げ信号００□、及び０Ｃ１５
Ｉから−の桁上げ信号０□、を選定する。この桁上げ信
号０□、は全加算器ム１５の桁上げ信号入力端子に供給
する。全加算器Ａ１２は桁上げ信号Ｃ□、を供給され、
この桁上げ信号と、ビット信号ａ１１１及びｂｌｇから
既知の態様で和信号Ｓ［１及び全加算器１１ｇに対する
（内部）桁上げ信号を形成し、この全加算器ム１８はビ
ット信号ａ１８ ｔ ｂｌ８から和信号８□８及び全加
算器ム１４に対する（内部）桁上げ信号０１４を発生し
、この全加算器ＡＩ４は和信号’１４を発生する。以下
同様にして全加算器１１５〜１７は桁上げ信号Ｃ１，及
びビット信号ａ１５ ｌ ｂｌＢ ？ ”””” ｂ□
、から和信号Ｓ□５ ｊ Ｓ１６ Ｍ Ｂ□、を発生す
る。
桁上げ先見回路ｃ１５及び０１５’は予備桁上げ信号Ｏ
Ｃ０，及びｃｏ□、’だけでなくビット信号ａ１５ ｔ
ｂ１５−＝−” ｂ１？も供給されて、相位１８の２
個の予備桁上げ信号ＣＣ及びｃａ、８’を形成する°。
Ｃ０，及びｃｏ□、’だけでなくビット信号ａ１５ ｔ
ｂ１５−＝−” ｂ１？も供給されて、相位１８の２
個の予備桁上げ信号ＣＣ及びｃａ、８’を形成する°。
これらの８
予備桁上げ信号ＯＣ及びＣＣよ、Ｉは選択回路に６並８
に先見副回路ｃ１６及び０１６′の桁上げ信号入力端子
に供給する。選択回路に６を用いて桁上げ信号’１＄１
の制御の下に２個の予備桁上げ信号Ｃｏ□８及びＣＣ□
８Ｉから桁上げ信号０１８を選定し、全加算器１１８〜
２０に供給する。全加算器Ａ１８〜２０は桁上げ信号Ｃ
及びビット信号ａ１８ ＄ ｂ１８ ｔ −””＝−ｂ
！０Ｂ から和信号Ｓ 、 、Ｓ を発生する。
に供給する。選択回路に６を用いて桁上げ信号’１＄１
の制御の下に２個の予備桁上げ信号Ｃｏ□８及びＣＣ□
８Ｉから桁上げ信号０１８を選定し、全加算器１１８〜
２０に供給する。全加算器Ａ１８〜２０は桁上げ信号Ｃ
及びビット信号ａ１８ ＄ ｂ１８ ｔ −””＝−ｂ
！０Ｂ から和信号Ｓ 、 、Ｓ を発生する。
１８ ６１９ １１０
予備桁上げ信号ＯＣ，８及びＣＣ□８／は先見ｍ＠路ｃ
ｌｅ及び０１６′に供給し、これら先見副回路は更にビ
ット信号ａ□８ ｔ ｂ１８ ｔ ＝−” ｂｌｌｏを
供給されて予備桁上げ信号Ｃｏ 及びＣＯ２□Ｉを発生
する。これ１ ら予備桁上げ信号ＯＣ２□及びｃｃ、、’は選択回路に
７に供給し、この選択回路は桁上げ信号Ｃｌ１１の制御
の下に桁上げ信号Ｃ１１１を選定し、全加算器１２１〜
２８に供給する。全加算器ム２１−２８は桁上・げ信号
Ｃ２□及びビット信号ａｇｌ ＃ ｂｌｌｌ ？ −＝
”””ｂ１１８から和信号’ａｘ ｔ ’ｉｇ ｔ ’
ａｓを発生する。更に、予備桁上げ信号Ｃｏ 及び００
．、／は先見副回路１ ０１７及びｃ１７’に供給し、これら先見副回路は更に
ビット信号ａ１１１ ｌ ｂｍｌ ”””” ｂｍｌを
供給されて予備桁上げ信号ＯＣｏ及び０Ｃ８４Ｉを発生
する。予備桁上げ信号Ｃ０８４及びＣＣ□′は選択回路
に８に供給し、この選択回路は桁上げ信号０□、の制御
の下に桁上げ信号０１ｍ４を選択し、この桁上げ信号は
第１形式の後続副回路ＳＵ８ （特にその全加算器Ａ２
４）に供給する。
ｌｅ及び０１６′に供給し、これら先見副回路は更にビ
ット信号ａ□８ ｔ ｂ１８ ｔ ＝−” ｂｌｌｏを
供給されて予備桁上げ信号Ｃｏ 及びＣＯ２□Ｉを発生
する。これ１ ら予備桁上げ信号ＯＣ２□及びｃｃ、、’は選択回路に
７に供給し、この選択回路は桁上げ信号Ｃｌ１１の制御
の下に桁上げ信号Ｃ１１１を選定し、全加算器１２１〜
２８に供給する。全加算器ム２１−２８は桁上・げ信号
Ｃ２□及びビット信号ａｇｌ ＃ ｂｌｌｌ ？ −＝
”””ｂ１１８から和信号’ａｘ ｔ ’ｉｇ ｔ ’
ａｓを発生する。更に、予備桁上げ信号Ｃｏ 及び００
．、／は先見副回路１ ０１７及びｃ１７’に供給し、これら先見副回路は更に
ビット信号ａ１１１ ｌ ｂｍｌ ”””” ｂｍｌを
供給されて予備桁上げ信号ＯＣｏ及び０Ｃ８４Ｉを発生
する。予備桁上げ信号Ｃ０８４及びＣＣ□′は選択回路
に８に供給し、この選択回路は桁上げ信号０□、の制御
の下に桁上げ信号０１ｍ４を選択し、この桁上げ信号は
第１形式の後続副回路ＳＵ８ （特にその全加算器Ａ２
４）に供給する。
第１形式の副回路ＳＵ８は第２形式の第１副回路０１８
〜ｃ１１２及び第２形式の第２副回路０１８’〜０１１
２’と、選択回路に９〜Ｋ１８の形態の選択装置と、全
加算器Ａ４４〜Ａ８９を備えている。第１形式の副回路
ＳＵ８は第１形式の副回路ＳＵ２とはば同じである。第
１形式の副回路ＳＵＲにおいて４個の先見副回路０１４
〜０１７及びｃ１４／ 、 、ｇ １．１１ｔは常に縦
続接続する。第１形式の副回路ＳＵ８においては常に５
個の先見副回路０１８〜０１１２！及びｃｌＢ／ Ｍ＋
ａｌ１２’を縦続・接続する。先見副回路ｃ１８及び
ｃ１８’の桁上げ信号入力端子には論理値″′０”及び
＠１”をそれぞれ供給する。更に先見副回路０１８及び
ｃｉ８’にはビット信号ａ□、ｂ□、 −−−−−ｂ、
６を供給する。これら信号を供給された先見副回路ｃ１
８及びｃ１８’は予備桁上げ信号ａａ、、及びＯＣ１′
を発生し、これら予備桁上げ信号は選択回路に９と、先
見副回路ｃｌ。
〜ｃ１１２及び第２形式の第２副回路０１８’〜０１１
２’と、選択回路に９〜Ｋ１８の形態の選択装置と、全
加算器Ａ４４〜Ａ８９を備えている。第１形式の副回路
ＳＵ８は第１形式の副回路ＳＵ２とはば同じである。第
１形式の副回路ＳＵＲにおいて４個の先見副回路０１４
〜０１７及びｃ１４／ 、 、ｇ １．１１ｔは常に縦
続接続する。第１形式の副回路ＳＵ８においては常に５
個の先見副回路０１８〜０１１２！及びｃｌＢ／ Ｍ＋
ａｌ１２’を縦続・接続する。先見副回路ｃ１８及び
ｃ１８’の桁上げ信号入力端子には論理値″′０”及び
＠１”をそれぞれ供給する。更に先見副回路０１８及び
ｃｉ８’にはビット信号ａ□、ｂ□、 −−−−−ｂ、
６を供給する。これら信号を供給された先見副回路ｃ１
８及びｃ１８’は予備桁上げ信号ａａ、、及びＯＣ１′
を発生し、これら予備桁上げ信号は選択回路に９と、先
見副回路ｃｌ。
及び０１９’とに供給する。これら先見副回路はビット
信号”ＡＶ ｌ ｂＱｌ ｔ −＝＝ ｂｍｌ並びに予
備桁上げ信号ＯＣｍ、及びＣｏ、、’から予備桁上げ信
号ａＣ８，及びＣ０８ｏ′を発生する。予備桁上げ信号
ＣＣ，。及びＣＣ３ｏＩは選択回路ＫＩＯ並びに後続の
先見ｍ回路０１１０及びｃｌｌＯＩに供給する。上に述
べた所から明らかなように、先見副回路０１１０及び０
１１０’並びに後続する同様な先見副回路Ｃ１１１及び
０１１１’並びにｃ：ｔｉｇ及びｃ１１２１はそれぞれ
予備桁上げ信号ＣＣ８８及びａａ、、ｔ、 ００８６及
ヒＧｏ８．’並ヒニａａ、及ヒＣＩＯ，，／を発生し、
これらの各予備桁上げ信号対。はそれぞれ関連する選択
回路Ｋｌｌ、に１２及びに１８に供給する。選択回路に
９〜に１ｇを制御する桁上、げ信号０１Ｉ４を用いて前
記予備桁上げ信号ａａ、、 。
信号”ＡＶ ｌ ｂＱｌ ｔ −＝＝ ｂｍｌ並びに予
備桁上げ信号ＯＣｍ、及びＣｏ、、’から予備桁上げ信
号ａＣ８，及びＣ０８ｏ′を発生する。予備桁上げ信号
ＣＣ，。及びＣＣ３ｏＩは選択回路ＫＩＯ並びに後続の
先見ｍ回路０１１０及びｃｌｌＯＩに供給する。上に述
べた所から明らかなように、先見副回路０１１０及び０
１１０’並びに後続する同様な先見副回路Ｃ１１１及び
０１１１’並びにｃ：ｔｉｇ及びｃ１１２１はそれぞれ
予備桁上げ信号ＣＣ８８及びａａ、、ｔ、 ００８６及
ヒＧｏ８．’並ヒニａａ、及ヒＣＩＯ，，／を発生し、
これらの各予備桁上げ信号対。はそれぞれ関連する選択
回路Ｋｌｌ、に１２及びに１８に供給する。選択回路に
９〜に１ｇを制御する桁上、げ信号０１Ｉ４を用いて前
記予備桁上げ信号ａａ、、 。
ｏｏ、、’ ＊ −−−−−ａａ８．’ カラ所望の桁
上げ信号”ａｔ １’ａｏ ｔ ’ａａ ｔ Ｏｓｏ及
び０８．を選定し、全加算器ム２４．ム２フ、Ａ８０．
ム８８．ム８６及びム８９にそれぞれ供給して和信号８
，８１４ ｇ！１ 一−：：− ’８９を発生させるようにする。
上げ信号”ａｔ １’ａｏ ｔ ’ａａ ｔ Ｏｓｏ及
び０８．を選定し、全加算器ム２４．ム２フ、Ａ８０．
ム８８．ム８６及びム８９にそれぞれ供給して和信号８
，８１４ ｇ！１ 一−：：− ’８９を発生させるようにする。
上述した４０ビット２進加算回路２によれば２つの２進
数の加算を極めて迅速に行うことができる。先見副回路
ｃ１□（Ｏくｉくｉｇ）は、例えば、遅延時間τ。−１
７ｎ秒（入力信号が供給された瞬時１・・から桁上げ信
号が発生する瞬時までに経過する時間）を有する。選択
回路Ｋｊ、 （Ｍ ＜ｊ ＜１８ ）は遅延時間τ５−
１ｆＡｎ秒を有し、一方、８ビツト全加算器（例えばＡ
４４〜２６）は遅延時間ｆａ”８８ｎ秒を有する。これ
らの遅延時間から桁上げ信号０□２は４×τ。−６８ｎ
秒後に得ることができ、桁上げ信号Ｃ１５＃ ’１８１
’ｆｆ１ｌ及Ｕ ０ＩＩ４ ハ４ Ｘ ｆ。＋２×τ
ｓ−９２ｎ秒後に同時に得ることができ、和信号Ｓ８８
は４×丁。＋２×τ８＋τ＆譚１２５ｎ秒後に最終和信
号として得ることができる。なお予備桁上げ、信号ａａ
、ｃａｔ及びａａ、ａａ’は＋ｘｒ。−６８ｎ１１４
８４ ８９ ５１９ 秒後及び５×τ。−８５ａ秒後にだけそれぞれ得ること
ができ、これはＣ実際上）それぞれの制御用桁上げ信号
０ 及びＯ８４が得られる瞬時（’Ｉｇに対２ しては４×τ −６８ａ秒、０ｇ４に対しては４×τ。
数の加算を極めて迅速に行うことができる。先見副回路
ｃ１□（Ｏくｉくｉｇ）は、例えば、遅延時間τ。−１
７ｎ秒（入力信号が供給された瞬時１・・から桁上げ信
号が発生する瞬時までに経過する時間）を有する。選択
回路Ｋｊ、 （Ｍ ＜ｊ ＜１８ ）は遅延時間τ５−
１ｆＡｎ秒を有し、一方、８ビツト全加算器（例えばＡ
４４〜２６）は遅延時間ｆａ”８８ｎ秒を有する。これ
らの遅延時間から桁上げ信号０□２は４×τ。−６８ｎ
秒後に得ることができ、桁上げ信号Ｃ１５＃ ’１８１
’ｆｆ１ｌ及Ｕ ０ＩＩ４ ハ４ Ｘ ｆ。＋２×τ
ｓ−９２ｎ秒後に同時に得ることができ、和信号Ｓ８８
は４×丁。＋２×τ８＋τ＆譚１２５ｎ秒後に最終和信
号として得ることができる。なお予備桁上げ、信号ａａ
、ｃａｔ及びａａ、ａａ’は＋ｘｒ。−６８ｎ１１４
８４ ８９ ５１９ 秒後及び５×τ。−８５ａ秒後にだけそれぞれ得ること
ができ、これはＣ実際上）それぞれの制御用桁上げ信号
０ 及びＯ８４が得られる瞬時（’Ｉｇに対２ しては４×τ −６８ａ秒、０ｇ４に対しては４×τ。
＋τ８− ｓｏｎ秒）とほぼ一致するようにすると好適
であることに注意する必要がある。
であることに注意する必要がある。
第８図は他の手段を講することなく第ｇ図における第１
形式の副回路ＳＵＲと交換できる第１形式の好適な代替
副回路ＳＵ２’を示す。第２及び８図において対応する
部分は同一参照記号で示しである。
形式の副回路ＳＵＲと交換できる第１形式の好適な代替
副回路ＳＵ２’を示す。第２及び８図において対応する
部分は同一参照記号で示しである。
図面を簡明にするため第８図では、供給すべきビット信
号及びこれらビット信号のための入力端子は示してない
。本例の副回路ＳＵＢ’では予備桁上げ信号００１及び
００１’ （ｉ −１５、１８、２１，ハ）は同時に発
生し、従って９７．ｎ秒後にはすべての予備桁上げ信号
を得ることができる。予備桁上げ信号ａａ、、及びＣＣ
よ、Ｉは選択回路に５に供給する（この状態は第２図に
つき説明したのと同じ状態）。予備桁上げ信号００□、
は更にスイッチに６ａ及びに６ｂに供給する。予備桁上
げ信号ＯＯ□、が論理値″″０″を有するか又は″ｌ”
を有するかに応じて選択スイッチに７ａ及びに７ｂが選
択回路にフの入力端子ａ、及びす、に予備桁上げ信号ｃ
ｏ、、’又はＣＣ３、及びＯａ 又はｃｏ、、’をそれ
ぞれ供給する。入力端子１ ｂ における信号００ 又は００８□′により選択スイ
ン？ ｉｌｌ チに８ａ及びに８ｂが上に述べたのと同一態様で制御さ
れる。上述した所から明らかなように予備桁上げ信号０
０１１４及びＣＣ９４１はｌｘｒ。＋８ｘｙｓ−５８ａ
秒後に選択回路に８の入力端子ａ８及びｂ８において得
ることができ、従って桁上げ信号Ｃ□は６５ａ秒後には
早くも得ることができる。従って第８図の副回路５Ｕｊ
ｌｌ’を第１Ａ図において使用し、かつ桁上げ信号ＣＩ
ｓを一層迅速に（１５ａ秒以内）発生させた場合、第２
図の全加算回路は一層高速で作動させることができる。
号及びこれらビット信号のための入力端子は示してない
。本例の副回路ＳＵＢ’では予備桁上げ信号００１及び
００１’ （ｉ −１５、１８、２１，ハ）は同時に発
生し、従って９７．ｎ秒後にはすべての予備桁上げ信号
を得ることができる。予備桁上げ信号ａａ、、及びＣＣ
よ、Ｉは選択回路に５に供給する（この状態は第２図に
つき説明したのと同じ状態）。予備桁上げ信号００□、
は更にスイッチに６ａ及びに６ｂに供給する。予備桁上
げ信号ＯＯ□、が論理値″″０″を有するか又は″ｌ”
を有するかに応じて選択スイッチに７ａ及びに７ｂが選
択回路にフの入力端子ａ、及びす、に予備桁上げ信号ｃ
ｏ、、’又はＣＣ３、及びＯａ 又はｃｏ、、’をそれ
ぞれ供給する。入力端子１ ｂ における信号００ 又は００８□′により選択スイ
ン？ ｉｌｌ チに８ａ及びに８ｂが上に述べたのと同一態様で制御さ
れる。上述した所から明らかなように予備桁上げ信号０
０１１４及びＣＣ９４１はｌｘｒ。＋８ｘｙｓ−５８ａ
秒後に選択回路に８の入力端子ａ８及びｂ８において得
ることができ、従って桁上げ信号Ｃ□は６５ａ秒後には
早くも得ることができる。従って第８図の副回路５Ｕｊ
ｌｌ’を第１Ａ図において使用し、かつ桁上げ信号ＣＩ
ｓを一層迅速に（１５ａ秒以内）発生させた場合、第２
図の全加算回路は一層高速で作動させることができる。
桁上げ信号’１９のかかる一層迅速な発生は第２図にお
いて副回路ＳＤＩに代えて第１図の全加算回路１を使用
することによって達成でき、その場合信号０゜用の桁上
げ信号入力端子には論理値″０″を供給する。その場合
的１×τ。÷８×τ−５８ｎ秒後には桁上げ信号０１ｇ
を早くも得るに とができる（選択回路Ｓ１は常に同一状態にあるので）
。
いて副回路ＳＤＩに代えて第１図の全加算回路１を使用
することによって達成でき、その場合信号０゜用の桁上
げ信号入力端子には論理値″０″を供給する。その場合
的１×τ。÷８×τ−５８ｎ秒後には桁上げ信号０１ｇ
を早くも得るに とができる（選択回路Ｓ１は常に同一状態にあるので）
。
なお第２図の副回路ＳＵ８は第８図に示した副回路に類
似した回路によって置換することもでき、これによって
も和信号８６６〜Ｂ ａ ｓを発生するに要する時間が
ある程度短縮されることに注目する必要がある。更に、
一層ビット数の多い２進数（例えば８０ビツト以上）を
加算するためには、先見副回路０１１（第４図参照１−
８１）及び全加算器（Ａ）Ｏ−７１ａ）の間に第８多重
化（ｍｕｌｔｉｐｌｅｘｅｄ）レベルを導入しく Ｋ８
ｇ’ａ 、 Ｋ８Ｂ’ｂは第２レベルを形成し、Ｋ８ｊ
ａ 、 Ｋ８２ｂは第１ レ−＜ルヲｕＪｊＥｔル）、
第８レベル（Ｋ８ｇ）を副回路ＳＵ８ （第２図）にお
いて発生した桁上げ信号０８Ｇにより制御して、一層高
相位（４０より高い）の桁上げ信号が単一の遅延時間τ
ｓ（１２ａ秒）後に早くも得ることかできるようにする
のも好適であることに注目する必要がある。その結果、
例えば、２つの８０ビツト２進数を約１６０ｎ秒で加算
することが可能になる。
似した回路によって置換することもでき、これによって
も和信号８６６〜Ｂ ａ ｓを発生するに要する時間が
ある程度短縮されることに注目する必要がある。更に、
一層ビット数の多い２進数（例えば８０ビツト以上）を
加算するためには、先見副回路０１１（第４図参照１−
８１）及び全加算器（Ａ）Ｏ−７１ａ）の間に第８多重
化（ｍｕｌｔｉｐｌｅｘｅｄ）レベルを導入しく Ｋ８
ｇ’ａ 、 Ｋ８Ｂ’ｂは第２レベルを形成し、Ｋ８ｊ
ａ 、 Ｋ８２ｂは第１ レ−＜ルヲｕＪｊＥｔル）、
第８レベル（Ｋ８ｇ）を副回路ＳＵ８ （第２図）にお
いて発生した桁上げ信号０８Ｇにより制御して、一層高
相位（４０より高い）の桁上げ信号が単一の遅延時間τ
ｓ（１２ａ秒）後に早くも得ることかできるようにする
のも好適であることに注目する必要がある。その結果、
例えば、２つの８０ビツト２進数を約１６０ｎ秒で加算
することが可能になる。
その場合各選択回路（第４図に示したに８２）において
更に２個（第８及び第４）の選択スイッチに８２’ａ
、 ＫＢ２′ｂを設け、選択回路に８２１７）ａ入力端
子及びｂ入力端子をそれぞれの選択スイッチ（Ｋｇ！’
ａ 、 Ｋ８ｇ’ｂ ）の出力端子に接続し、かつ第８
及び第４選択スイッチに８１！’ａ及びに８２’ｂのａ
入力端子及びｂ入力端子を選択スイッチに８Ｚａ 、
Ｋ８２ｂ及びに８２ｂ 、 Ｋ８２ａの出力端子にそれ
ぞれ接続する必要がある。第４図に示した例では、副回
路ＳＵＮ 。
更に２個（第８及び第４）の選択スイッチに８２’ａ
、 ＫＢ２′ｂを設け、選択回路に８２１７）ａ入力端
子及びｂ入力端子をそれぞれの選択スイッチ（Ｋｇ！’
ａ 、 Ｋ８ｇ’ｂ ）の出力端子に接続し、かつ第８
及び第４選択スイッチに８１！’ａ及びに８２’ｂのａ
入力端子及びｂ入力端子を選択スイッチに８Ｚａ 、
Ｋ８２ｂ及びに８２ｂ 、 Ｋ８２ａの出力端子にそれ
ぞれ接続する必要がある。第４図に示した例では、副回
路ＳＵＮ 。
ＳＵ２． ＳＵ８ 、 ＳＵ４及び５ＴＪ５ （図示せ
ず）がそれぞれ１２．１ｇ、１５．１８及び２１ビツト
のピット幅を有するものと仮定し、従って副回路ＳＵ８
において発生した桁上げ信号０．９（１！＋］Ｊ＋１５
）によって副回路ＳＵ４及びＳＵ５ （７）第８多重（
ｍｕｌｔｉｐｌｅｘ ）レベル（Ｋ８２）を制御し、副
回路ＳＵ４において発生した予備桁上げ信号００． （
１＋１１）＋１５＋１８）によって副回路ＳＵ５におけ
る第２レベル（Ｋ８ｇ’ａ 。
ず）がそれぞれ１２．１ｇ、１５．１８及び２１ビツト
のピット幅を有するものと仮定し、従って副回路ＳＵ８
において発生した桁上げ信号０．９（１！＋］Ｊ＋１５
）によって副回路ＳＵ４及びＳＵ５ （７）第８多重（
ｍｕｌｔｉｐｌｅｘ ）レベル（Ｋ８２）を制御し、副
回路ＳＵ４において発生した予備桁上げ信号００． （
１＋１１）＋１５＋１８）によって副回路ＳＵ５におけ
る第２レベル（Ｋ８ｇ’ａ 。
Ｋ１１Ｉ２’ｂ ）を制御し、予備桁上げ信号ｃＣ５？
は副回路ＳＵ４の選択回路に１９のｂ入力端子がら得ら
れる（第８レベルのすぐ上の桁上げ信号）。
は副回路ＳＵ４の選択回路に１９のｂ入力端子がら得ら
れる（第８レベルのすぐ上の桁上げ信号）。
上に述べた全加算回路は、すべて既知でありかつ半導体
基板上に集積化するに好適な全加算器、桁上げ先見回路
及び二者択一多重化回路から構成され、得られた全加算
回路は一層大規模かつ複雑な回路（例えば乗算器）の一
部を構成するようにすることができる。
基板上に集積化するに好適な全加算器、桁上げ先見回路
及び二者択一多重化回路から構成され、得られた全加算
回路は一層大規模かつ複雑な回路（例えば乗算器）の一
部を構成するようにすることができる。
第１図は本発明の全加算回路の第１実施例を示すブロッ
ク図、 第２図は本発明の全加算回路の第２実施例を詳細に示す
ブロック図、 第８図は本発明の実施例の要部の変形例を示すブロック
・図、 第４図は本発明の実施例の要部の他の変形例を示すブロ
ック図である。 １・・・１２ビット全加算回路 ｃｌａｌｌ−Ｃ１ａ４１ ・・・桁上げ先見回路８１〜
Ｓ４・・・選択回路 １１〜１４・・・全加算器２・・
・４０ビット全加算回路 ＳＵ１〜ＳＵ８・・・第１形式副回路 ０１４〜０１１２．Ｃ１４’〜Ｃ１１２’・・・桁上げ
先見回路ＡＯ〜Ａ８９・・・全加算器 Ｋ５〜に１８・
・・選択回路に６ａ−に８２ｂ・・・選択スイッチ 特許出願人 エヌ・ベー・フィリップス・フルーイラン
ベン７アプリケン 第１頁の続き ＠発明者 クリスチャン・ヨセ オラ：フ・ベルテ・オ
ス力 ヴア１ −・エテイエンネ・フ ァンデンブルツケ ／ダ国５６２１ ベーアー アインドーフエン フルー
ネンツウエツハ１
ク図、 第２図は本発明の全加算回路の第２実施例を詳細に示す
ブロック図、 第８図は本発明の実施例の要部の変形例を示すブロック
・図、 第４図は本発明の実施例の要部の他の変形例を示すブロ
ック図である。 １・・・１２ビット全加算回路 ｃｌａｌｌ−Ｃ１ａ４１ ・・・桁上げ先見回路８１〜
Ｓ４・・・選択回路 １１〜１４・・・全加算器２・・
・４０ビット全加算回路 ＳＵ１〜ＳＵ８・・・第１形式副回路 ０１４〜０１１２．Ｃ１４’〜Ｃ１１２’・・・桁上げ
先見回路ＡＯ〜Ａ８９・・・全加算器 Ｋ５〜に１８・
・・選択回路に６ａ−に８２ｂ・・・選択スイッチ 特許出願人 エヌ・ベー・フィリップス・フルーイラン
ベン７アプリケン 第１頁の続き ＠発明者 クリスチャン・ヨセ オラ：フ・ベルテ・オ
ス力 ヴア１ −・エテイエンネ・フ ァンデンブルツケ ／ダ国５６２１ ベーアー アインドーフエン フルー
ネンツウエツハ１
Claims (1)
- 【特許請求の範囲】 １ １１個のｎビット２進数を加算するため、ｍからｋ
に向って漸増するビット信号群（但しｍ（ｋくｎ）を供
給される複数のビット入力端子を有する縦続接続された
複数の第１形式副回路を備え、各擦ｌ形式副回路には第
２形式の第１及び第２副回路並びに選択回路を設け、第
２形式の第１及び第２副回路が桁上げ信号入力端子に論
理値″″０″′及び＠″１”を供給されて桁位に＋１を
有する予備桁上げ信号をそれぞれ桁上げ信号出力端子に
発生し、これら桁上げ信号出力端子を選択回路の入子端
子に接続し、選択回路の別の入力端子を前位の第１形式
の副回路の出力端子又は関連する第１形式の副回路に縦
続接続した第２形式の副回路の出力端子に接続し、該出
力端子に発生させた第１１７）桁位（ｍ）、Ｅ有する桁
上げ信号を用いて選択回路により、発生した予備桁上げ
信号から一層高桁位（ｋ＋１ ）を有する桁上げ信号を
選択し、選択した桁上げ信号を第１形式の副回路の桁上
げ信号出力端子に供給する全加算回路において、第２形
式の副回路を桁上げ先見回路とし、その出力端子を選択
回路の桁上げ信号入力端子に接続し、選択回路の別の入
力端子を桁位ｍの２つのビットを加算する全加算器の桁
上げ信号入力端子に接続する構成としたことを特徴とす
る全加算回路。 ２ 桁上げ先見回路が少なくとも２個の先見副回路を備
え、順次の先見回路にビット信号群から桁位順副ビット
群（ｍ乃至／、ｊ＋１乃至に１但しｍ＜ｊくｋ）を供給
して漸増桁位の予備桁上げ信号を発生し、選択手段が同
−桁位の予備桁上げ信号を発生する各２個の先見副回路
に対する選択回路を備え、該選択回路の桁上げ信号入力
端子を前記２個の先見副回路の出力端子に接続し、かつ
該選択回路の出力抱子を関連する（同一）桁位を有する
２つのビットを加算する全加算器の桁上げ信号入力端子
に接続し、第１形式の前位副回路又は第２形式の副回路
において発生した第１の相位の桁上げ信号を第１形式の
副回路における各選択回路の制御入力端子に供給して、
該選択回路に供給された２個の予備桁上げ信号から桁上
げ信号を選択する特許請求の範囲第１項記載の全加算回
路。 ＆ 第２形式の副回路において先見副回路を特徴とする
特許請求の範囲第２項記載の全加算回路。 表 第１形式の副回路において同−相位の予備桁上げ信
号を発生する先見副回路対の入力端子に論理値″０″及
び′ｌ′′をそれぞれ供給し、同−相位の予備桁上げ信
号を発生する２個の先見副回路の出力端子を２個の選択
スイッチの入力端子に接続し、これら選択スイッチの出
力端子を選択回路の桁上げ信号入力端子に接続し、第１
及び第２選択スイッチの制御入力端子を、２個の前位の
先見副回路と関連する選択回路の一方の桁上げ信号入力
端子に接続して、第１及び第２選択スイッチに供給され
た２個の予備桁上げ信号から選択を行う特許請求の範囲
第２項記載の全加算回路。 龜 第１形式の副回路群から発生した最高桁位の桁上げ
信号を第２副回路群における選択回路に対する制御信号
として使用して予備桁上げ信号から一層高桁位の桁上げ
信号を選定し、各選択回路及び２個の選択スイッチを設
け、第８及び第４選択スイッチの出力端子を選択回路の
入力端子に接続し、第８選択スイッチの第１及び第２入
力端子を第１及び第２選択スイッチの出力端子に接続し
、第４選択スイッチの第１及び第２入力端子を第２及び
第１選択スイッチの出力端子にそれぞれ接続し、第１形
式の副回路における第８及び第４選択スイッチの制御入
力端子を第１形式の副回路と縦続接続した第１形式の前
位の副回路の選択回路の入力端子に接続し、第１形式の
副回路において優勢な最高桁位の予備桁上げ信号を前記
選択回路に供給する特許請求の範囲第４項記載の全加算
回路。 ＆ ２個のｎビット２進数を加算するため、ｍからｋに
向って漸増するビット信号群（但しｍ（ｋくｎ）を供給
される複数のビット入力端子を有する縦続接続された複
数の第１形式副回路を備え、各第１形式副回路には第２
形式の第１及び第２副回路並びに選択回路を設け、第２
形式の第１及び第２副回路が桁上げ信号入力端子に論理
値”０”及び′１”を供給されて相位に＋１を有する予
備桁上げ信号をそれぞれ桁上げ信号出力端子に発生し、
これら桁上げ信号出力端子を選択回路の入力端子に接続
し、選択回路の別の入力端子を前位の第１形式の副回路
の出力端子又は関連する第１形式の副回路に縦続接続し
た第２形式の副回路の出力端子に接続し、該出力端子に
発生させた第１の相位（ｍ）を有する桁上げ信号を用い
て選択回路により、発生した予備桁上げ信号から一層高
桁位（ｋ＋１ ）を有する桁上げ信号を選択し、選択し
た桁上げ信号を第１形式の副回路の桁上げ信号出力端子
に供給する全加算回路において、第２形式の副回路を桁
上げ先見回路とし、その出力端子を選択回路の桁上げ信
号入力端子に接続し、選択回路の別の入力端子を相位ｍ
の２つのビットを加算する全加算器の桁上げ信号入力端
子に接続した全加算回路を半導体基板上に備えたことを
特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8401308 | 1984-04-24 | ||
| NL8401308A NL8401308A (nl) | 1984-04-24 | 1984-04-24 | Voloptelschakeling. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60233730A true JPS60233730A (ja) | 1985-11-20 |
| JPH0518136B2 JPH0518136B2 (ja) | 1993-03-11 |
Family
ID=19843846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60086605A Granted JPS60233730A (ja) | 1984-04-24 | 1985-04-24 | 全加算回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5117386A (ja) |
| EP (1) | EP0165623B1 (ja) |
| JP (1) | JPS60233730A (ja) |
| KR (1) | KR920004276B1 (ja) |
| CA (1) | CA1232073A (ja) |
| DE (1) | DE3580125D1 (ja) |
| IE (1) | IE57678B1 (ja) |
| NL (1) | NL8401308A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244531A (ja) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | 論理回路 |
| US5229959A (en) * | 1991-01-31 | 1993-07-20 | The United States Of America As Represented By The Secretary Of The Air Force | High order carry multiplexed adder |
| JPH05233219A (ja) * | 1992-02-18 | 1993-09-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のキャリー先取り回路 |
| US5483478A (en) * | 1992-10-16 | 1996-01-09 | Xilinx, Inc. | Method and structure for reducing carry delay for a programmable carry chain |
| US5508952A (en) * | 1993-10-19 | 1996-04-16 | Kantabutra; Vitit | Carry-lookahead/carry-select binary adder |
| US5487025A (en) * | 1993-11-15 | 1996-01-23 | Intergraph Corporation | Carry chain adder using regenerative push-pull differential logic |
| US5619442A (en) * | 1995-04-07 | 1997-04-08 | National Semiconductor Corporation | Alternating polarity carry look ahead adder circuit |
| US5854918A (en) * | 1996-01-24 | 1998-12-29 | Ricoh Company Ltd. | Apparatus and method for self-timed algorithmic execution |
| JPH09231055A (ja) * | 1996-02-27 | 1997-09-05 | Denso Corp | 論理演算回路及びキャリールックアヘッド加算器 |
| US6055557A (en) * | 1997-01-08 | 2000-04-25 | International Business Machines Corp. | Adder circuit and method therefor |
| US7325025B2 (en) * | 2001-12-18 | 2008-01-29 | Intel Corporation | Look-ahead carry adder circuit |
| US7185043B2 (en) * | 2003-06-23 | 2007-02-27 | Sun Microsystems, Inc. | Adder including generate and propagate bits corresponding to multiple columns |
| US9800323B2 (en) | 2015-03-13 | 2017-10-24 | Mission Microwave Technologies, Inc. | Satellite transmitter system |
| US11334318B2 (en) | 2018-07-12 | 2022-05-17 | Intel Corporation | Prefix network-directed addition |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147754A (en) * | 1981-03-06 | 1982-09-11 | Nippon Telegr & Teleph Corp <Ntt> | Digital parallel adder |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3100835A (en) * | 1960-01-06 | 1963-08-13 | Ibm | Selecting adder |
| US3316393A (en) * | 1965-03-25 | 1967-04-25 | Honeywell Inc | Conditional sum and/or carry adder |
| US3553446A (en) * | 1966-08-04 | 1971-01-05 | Honeywell Inc | Carry determination logic |
| US3743824A (en) * | 1971-06-16 | 1973-07-03 | Rca Corp | Carry ripple network for conditional sum adder |
| US3906211A (en) * | 1974-05-23 | 1975-09-16 | Bell Telephone Labor Inc | Three-word adder carry propagation |
| US3993891A (en) * | 1975-07-03 | 1976-11-23 | Burroughs Corporation | High speed parallel digital adder employing conditional and look-ahead approaches |
| JPS5892036A (ja) * | 1981-11-27 | 1983-06-01 | Toshiba Corp | 加算回路 |
| US4675838A (en) * | 1984-11-01 | 1987-06-23 | Delaware | Conditional-carry adder for multibit digital computer |
-
1984
- 1984-04-24 NL NL8401308A patent/NL8401308A/nl not_active Application Discontinuation
-
1985
- 1985-04-16 EP EP85200582A patent/EP0165623B1/en not_active Expired - Lifetime
- 1985-04-16 DE DE8585200582T patent/DE3580125D1/de not_active Expired - Lifetime
- 1985-04-18 CA CA000479473A patent/CA1232073A/en not_active Expired
- 1985-04-22 KR KR1019850002695A patent/KR920004276B1/ko not_active IP Right Cessation
- 1985-04-22 IE IE1020/85A patent/IE57678B1/en not_active IP Right Cessation
- 1985-04-24 JP JP60086605A patent/JPS60233730A/ja active Granted
-
1990
- 1990-08-28 US US07/576,132 patent/US5117386A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57147754A (en) * | 1981-03-06 | 1982-09-11 | Nippon Telegr & Teleph Corp <Ntt> | Digital parallel adder |
Also Published As
| Publication number | Publication date |
|---|---|
| IE57678B1 (en) | 1993-02-24 |
| KR850007702A (ko) | 1985-12-07 |
| IE851020L (en) | 1985-10-24 |
| NL8401308A (nl) | 1985-11-18 |
| CA1232073A (en) | 1988-01-26 |
| EP0165623B1 (en) | 1990-10-17 |
| JPH0518136B2 (ja) | 1993-03-11 |
| US5117386A (en) | 1992-05-26 |
| EP0165623A1 (en) | 1985-12-27 |
| KR920004276B1 (ko) | 1992-06-01 |
| DE3580125D1 (de) | 1990-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |