KR850007702A - 전가산기 - Google Patents

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KR850007702A
KR850007702A KR1019850002695A KR850002695A KR850007702A KR 850007702 A KR850007702 A KR 850007702A KR 1019850002695 A KR1019850002695 A KR 1019850002695A KR 850002695 A KR850002695 A KR 850002695A KR 850007702 A KR850007702 A KR 850007702A
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헨드리크 요세프 페르순 에릭 (외 1)
Original Assignee
아이. 엠. 레르너
엔. 브이. 필립스 글로아이람펜파브리켄
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Abstract

내용 없음

Description

전가산기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 제1전가산기 회로에 대한 블럭 회로선도. 제2도는 본 발명의 양호한 시실예를 구성하는 제2전가산기 회로에 대한 상세한 회로선도. 제3도는 본 발명에 따른 전가산기 회로의 일부에 대한 또 다른 구성에 관한 회로선도.
*도면의 주요부분에 대한 부호의 설명
1 : 12비트 전가산기, 2 : 40비트 전가산기, 11,12,13,14 : 단일 비트 전가산기, SU1, SU2, SU2´, SU3 : 제1형 부회로.

Claims (6)

  1. m <K≤n인 상태에서 m에서 부터 k까지 진행하는 중요도를 갖는 비트신호집단을 수신하기 위한 다수의 비트입력을 갖춘 제1형의 다수의 종속 배열된 부회로를 포함하며 두 n비트 2진수를 가산하기 위한 전가산기로서, 각각의 제1형 부회로가 제2형의 제1 및 제2부회로와 선택회로를 포함하고, 제2형의 제1 및 제2 부회로가 올림수 신호입력에서 논리값 0과 논리값 1을 수신하고 올림수 신호출력에 중요도 k+1을 갖는 임시올림수 신호를 발생시키며, 이러한 올림수 신호 출력이 선택회로의 입력에 연결되고 이 선택회로의 또 다른 입력이 제1형의 관련 부회로와 종속으로 배열된 제1형의 선행 부회로의 출력이나 제2형의 부회로에 연결되며, 상기 출력에서 선택회로를 이용하여 발생된 임시올림수 신호로부터 더높은 중요도(k+1)를 갖는 올림수 신호를 선택하고 선택된 올림수 신호를 제1형의 부회로의 올림수 신호출력에 인가하기 위하여 제1중요도(m)를 갖는 올림수 신호가 발생되는 전가산기에 있어서, 제2형의 부회로는 선견 회로이고 상기 선견회로의 출력이 선택회로의 올림수 신호입력에 연결되며, 선택회로의 또 다른 입력이 중요도 m을 갖는 두비트를 함께 가산하기 위해 전가산기의 올림수 신호입력에 연결되는 것을 특징으로 하는 전가산기.
  2. 제1항에 있어서, 올림수 선견회로는 최소한 2선견부회로를 포함하고, 연속 선견 부회로는 점진하는 중요도를 갖는 임시올림수 신호를 발생시키기 위하여 비트신호 집단으로부터 중요도 순서의 부집단(m 내지 1,1+1 내지 k) (여기서 m<1≤k임)을 수신하며, 선택수단은 동일한 중요도를 갖는 임시 올림수 신호를 발생하는 모든 2선견 부회로에 대한 선택회로를 포함하며, 상기 선택 회로의 올림수 신호출력은 상기 2선견부회로의 출력에 연결되고 상기 선택회로의 출력이 (동일한) 관련된 중요도를 갖는 2비트를 함께 가산하기 위해 전가산기의 올림수 신호입력에 연결되며, 제1형의 선행 부회로나 제2형의 부회로에서 발생되는 제1중요도를 갖는 올림수 신호는 선택회로에 인가된 2임시 올림수 신호로부터 올림수 신호를 선택하기 위해 제1형의 부회로에서 각각의 선택회로의 제어입력에 인가되는 것을 특징으로 하는 전가산기.
  3. 제2항에 있어서, 제2형의 부회로에서 선견 부회로가 종속으로 배열된 것을 특징으로 하는 전가산기.
  4. 제2항에 있어서, 제1형의 부회로에서, 동일한 중요도를 갖는 임시 올림수 신호를 발생시키는 선견부회로쌍의 입력은 각각 논리값 0과 논리값 1을 수신하고, 동일한 중요도를 갖는 임시 올림수 신호를 발생시키는 2선견 부회로의 출력은 2선택 스위치의 입력에 연결되고 2선택 스위치의 출력은 선택회로의 올림수 신호입력에 연결되며, 선택 스위치에 인가된 2임시 올림수 신호에서 선택하기 위하여 제1 및 제2 선택 스위치의 제어입력은 2선행 선견 부회로와 관련된 선택회로의 올림수 신호 입력중 한 입력에 연결되는 것을 특징으로 하는 전가산기.
  5. 제4항에 있어서, 제1형의 부회로는 집단으로 나누어지고, 제1집단의 부신호로부터 발생된 최고 중요도를 갖는 올림수 신호는 임시 올림수 신호에서 최고 중요도를 갖는 올림수 신호를 선택하기 위하여 제2집단의 부회로에서 선택 회로용 제어신호로 이용되며, 각각의 선택회로와 2선택 스위치 사이에는 제3 및 제4선택 스위치의 출력이 선택회로의 입력에 연결되고 제3선택 스위치의 제1 및 제2 입력이 각각 제1 및 제2 선택스위치의 출력에 연결되며 제 4선택스위치의 제 1및 제 2 입력이 각각 제 2 및 제 1 선택스위치의 출력에 연결되는 제 3및 제4선택스위치가 배열되며, 제 1형의 부회로에서의 제 3 및 제4 선택 스위치의 제어 입력은 제1형의 부회로와 종속으로 배열된 제1형의 선행부회로의 선택회로의 입력에 연결되며, 제1형의 부회로에서의 우세한 최고 중요도를 갖는 임시 올림수 신호는 상기 선택회로에 인가되는 것을 특징으로 하는 전가산기.
  6. 전항중 어느항에 청구된 바와 같은 전가산기를 포함하는, 반도체 기판상에 집적된 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019850002695A 1984-04-24 1985-04-22 전가산기 KR920004276B1 (ko)

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