JPH0318197A - スイッチング路を設定するための非賦活交叉点を使用する広帯域スイッチ - Google Patents
スイッチング路を設定するための非賦活交叉点を使用する広帯域スイッチInfo
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- JPH0318197A JPH0318197A JP2115345A JP11534590A JPH0318197A JP H0318197 A JPH0318197 A JP H0318197A JP 2115345 A JP2115345 A JP 2115345A JP 11534590 A JP11534590 A JP 11534590A JP H0318197 A JPH0318197 A JP H0318197A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/52—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements
- H04Q3/521—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker using static devices in switching stages, e.g. electronic switching arrangements using semiconductors in the switching stages
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Electronic Switches (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、広帯域空間スイッチマトリクスに関を、特定
すると、選択された入力信号に対してスイッチング路を
設定を、残りの不所望の入力信号のスイッチング路を阻
止するツリースイッチ形態に関する． ［従来技術、発明の課題］ 通信工業においては、電話回路網に広帯域ビデオサービ
スを加えることに主な努力が払われている．技術的およ
び経済的理由のため、伝送ビデオ信号は、十中八九、１
００Ｍｂ／ｓのデータ速度を必要とするディジダル形式
である。この高情報速度は、ディジタル化音声の速度よ
りも千倍大きいから、高速度の性能を強調する技術を必
要とするであろう． 光学的スイッチングは大きなスイッチングの可能性を秘
めているが、いまだ採用の用意が整っていない．したが
って、広帯域ビデオの最初の導入部においては、電子的
スイッチングが利用されるであろう．通信工業は、もっ
とも直線的かつ簡単な広帯域スイッチング技術としてＣ
ＭＯＳ空間スイッチングに焦点をおいているが、これは
その速度と、高密度と、低電力消費のためである．しか
しながら、報告されている従来の広帯域空間スイッチは
、主として＋６Ｘ １６アレイに限定されている．アレ
イのサイズが増大するにつれ、スイッチング速度は、交
叉点および関連する寄生要素の幾何的増大に起因して増
大する。
すると、選択された入力信号に対してスイッチング路を
設定を、残りの不所望の入力信号のスイッチング路を阻
止するツリースイッチ形態に関する． ［従来技術、発明の課題］ 通信工業においては、電話回路網に広帯域ビデオサービ
スを加えることに主な努力が払われている．技術的およ
び経済的理由のため、伝送ビデオ信号は、十中八九、１
００Ｍｂ／ｓのデータ速度を必要とするディジダル形式
である。この高情報速度は、ディジタル化音声の速度よ
りも千倍大きいから、高速度の性能を強調する技術を必
要とするであろう． 光学的スイッチングは大きなスイッチングの可能性を秘
めているが、いまだ採用の用意が整っていない．したが
って、広帯域ビデオの最初の導入部においては、電子的
スイッチングが利用されるであろう．通信工業は、もっ
とも直線的かつ簡単な広帯域スイッチング技術としてＣ
ＭＯＳ空間スイッチングに焦点をおいているが、これは
その速度と、高密度と、低電力消費のためである．しか
しながら、報告されている従来の広帯域空間スイッチは
、主として＋６Ｘ １６アレイに限定されている．アレ
イのサイズが増大するにつれ、スイッチング速度は、交
叉点および関連する寄生要素の幾何的増大に起因して増
大する。
本出願人と同一の出願人により１９９０年３月１６日付
で出願された「非直線的カスケード接続を備える広帯域
スイッチマトリクス」と題する特許出願は、直接接続で
なくツリー構造で行を各列に接続することによって上述
の漂遊容量の問題を減じようとする広帯域スイッチング
アレイを開示している。この特許出願のアレイは、同じ
入力線に各々接続されたマルチブレクサの並列組合せで
ある．多重化動作は、各段階が２＝１セレクタ要素より
成るツリー形態に配列された複数のカスケード接続段階
で遂行された． ［課題を解決するための手段］ 本発明の一側面においては、広帯域空間スイッチマトリ
クスが、入力ポートを介して複数の入力信号を受信を、
出力ポートを介して前記信号の選択された１つを供給す
る．マトリクスは、多重化ツリー形態を形成するように
、１組のカスケート接続に配列された複数のＮＡＮＤゲ
ートから構成される。しかして、この形態にあっては、
入力ポートは、第１段のＮＡＮＤゲートに結合され、出
力は、最後の段階の単一のＮＡＮＤゲートに結合される
．各ＮＡＮＤゲートは、入力線、出力線および選択線を
有する。諸段階は、１つの段階からの各ＮＡＮＤゲート
出力が後続の段階の単一のＮＡＮＤゲート入力を駆動す
るように相互接続される。所望のスイッチング路を設定
するための手段が設けられており、前記の選択された入
力ポートに供給された入力信号のみが選択された経路に
より限定される一連のＮＡＮＤゲート中を伝搬するよう
に、入力ポートの選択された１つを出力ポートに接続す
る．設定手段は、各段の特定のＮＡＮＤゲートを高状態
に強制するための手段を備える。しかして、この特定の
ＮＡＮＤゲートは、その出力が、選択された信号を搬送
する出力とともに次の段の同じＮＡＮＤゲートに結合さ
れる．強制手段は、特定のＮＡＮＤゲートのそれぞれの
選択線上に低レベル論理信号を加えることによって動作
せしめられる．この強制手段によって、アレイは、選択
された入力信号を各段階中に伝撤せしめかつ同時に第１
段階に入る他の不所望の入力信号がアレイ中に進行する
のを阻止するように動作する． 本発明の他の側面においては、 上述の広帯域スイッチ
マトリクスの第１の段階が、ＮＡＮＤゲートの代りに２
：Ｉパストランジスタセレクタから構成される。すべて
の後続の段階は、同様にＮＡＮＤゲートで実施される。
で出願された「非直線的カスケード接続を備える広帯域
スイッチマトリクス」と題する特許出願は、直接接続で
なくツリー構造で行を各列に接続することによって上述
の漂遊容量の問題を減じようとする広帯域スイッチング
アレイを開示している。この特許出願のアレイは、同じ
入力線に各々接続されたマルチブレクサの並列組合せで
ある．多重化動作は、各段階が２＝１セレクタ要素より
成るツリー形態に配列された複数のカスケード接続段階
で遂行された． ［課題を解決するための手段］ 本発明の一側面においては、広帯域空間スイッチマトリ
クスが、入力ポートを介して複数の入力信号を受信を、
出力ポートを介して前記信号の選択された１つを供給す
る．マトリクスは、多重化ツリー形態を形成するように
、１組のカスケート接続に配列された複数のＮＡＮＤゲ
ートから構成される。しかして、この形態にあっては、
入力ポートは、第１段のＮＡＮＤゲートに結合され、出
力は、最後の段階の単一のＮＡＮＤゲートに結合される
．各ＮＡＮＤゲートは、入力線、出力線および選択線を
有する。諸段階は、１つの段階からの各ＮＡＮＤゲート
出力が後続の段階の単一のＮＡＮＤゲート入力を駆動す
るように相互接続される。所望のスイッチング路を設定
するための手段が設けられており、前記の選択された入
力ポートに供給された入力信号のみが選択された経路に
より限定される一連のＮＡＮＤゲート中を伝搬するよう
に、入力ポートの選択された１つを出力ポートに接続す
る．設定手段は、各段の特定のＮＡＮＤゲートを高状態
に強制するための手段を備える。しかして、この特定の
ＮＡＮＤゲートは、その出力が、選択された信号を搬送
する出力とともに次の段の同じＮＡＮＤゲートに結合さ
れる．強制手段は、特定のＮＡＮＤゲートのそれぞれの
選択線上に低レベル論理信号を加えることによって動作
せしめられる．この強制手段によって、アレイは、選択
された入力信号を各段階中に伝撤せしめかつ同時に第１
段階に入る他の不所望の入力信号がアレイ中に進行する
のを阻止するように動作する． 本発明の他の側面においては、 上述の広帯域スイッチ
マトリクスの第１の段階が、ＮＡＮＤゲートの代りに２
：Ｉパストランジスタセレクタから構成される。すべて
の後続の段階は、同様にＮＡＮＤゲートで実施される。
［実施例］
第１図は、直接接続でなくツリー構造で行を各列に接続
することによって上述の漂遊容量の問題を減じようとす
る上述の特許出願の広帯域スイッチアレイを示している
．第１１ｆｆｌのマトリクスは、基本的には、同じ入力
線に各々接続されたマルチブレクサの並列組合せである
。多重化動作は、各段階が２：１セレクタ要素７３より
成るツリー形態７８に配列された複数のカスケード接続
段階で遂行される。不都合なことには、この形態は、最
適の伝搬速度を提供できない． 第２図は、本発明の１つの具体例の広帯域空間スイッチ
を示しているが、この広帯域空間スイッチにおいては、
特定の入力信号をスイッチ中を伝搬せしめ、出力信号と
して出現せしめるように、選択されたスイッチング路が
設定される。本発明は、例示のため、 ４Ｘ１スイッチ
として例示されているが、スイッチは、任意数の入力を
含むように拡張できる。ＭＸＮスイッチにおけるように
マルチ出力に順応するように、所望のスイッチアレイは
、ＮのＭＸＩのスイッチアレイを並列に駆動することに
よって形成される．複数のＭＸＮの配列を並列に駆動す
ることによって、さらに拡張が可能である． 第２図のスイッチの構造を参照すると、段階Ｎｏ．１に
おいて、４つの入力ポート１．２．３および４が、４つ
の２入力ＮＡＮＤゲート１０，２０．３０および４０に
それぞれ接続されている。しかして、段階Ｎｏ． ｌ
（ＳＴＡＧＥ Ｎ０． １）において、各入力ポートは
単一のＮＡＮＤゲートを駆動している．これらの第１段
階のＮＡＮＤゲートからの出力線は、次の段階Ｎｏ．
２ （ＳＴＡＧＥ Ｎ０． ２）において２つの３入力
ＮＡＮＤゲート５０および６０の入力線に対で接続きれ
る．ゲート５０および６０からの出力は、段階Ｎｏ．３
（ＳＴＡＧＥ Ｎ０．３）のＮＡＮＤゲート７０の入力
に結合される．ゲート７０からの出力７４は、４×１ス
イッチの出力ポートとして作用する。選択入力ポートＳ
ＥＬＩ． ＳＥＬ２およびＳＥＬ３は、それぞれ段階Ｎ
ｏ． １，Ｎｏ．２およびＮｏ． ３のＮＡＮＤゲート
に選択信号を供給する．しかして、例えば、選択入力ポ
ートＳＥＬＩは、選択線ＳＥＬＩＩ上に非反転選択信号
を供給を、インバータ８０に起因して、選択線ＳＥＬＩ
Ｏ上に反転信号を供給する。選択入力ポートに供給され
る選択入力信号の３ビットの組合せは、入力ポートおよ
び出力ポート間にどのスイッチング路が設定されるかを
決定する． 一般的に、段階Ｎｏ．１における各ＮＡＮＤゲートは、
その第１の入力が入力ポートの１つに結合され、第２の
入力が、その段階と関連する選択線の１つのに結合され
、そして出力が次の段階におけるＮＡＮＤゲートの入力
に結合される．例えば、ＮＡＮＤゲート２０は、その第
１入力２２が入カポート２に結合され、第２入力２ｌが
選択線ＳＥＬＩＯに結合され、そして出力２３がゲート
５０の入力５２に結合される．残りの段階Ｎｏ．２およ
びＮｏ．３は、各々３入力ＮＡＮＤゲートから構成され
、そして各ＮＡＮＤゲートは、先行の段階のＮＡＮＤゲ
ートの出力に結合された第１の入力と、先行の段階の他
のＮＡＮＤゲートの出力に結合された第２の入力とその
段と関連する２選択線の１つに結合された選択入力とし
て働く第３の入力と、出力を有している．例えば、ＮＡ
ＮＤゲート５０は、その第１入力がゲート１０の出力に
結合され、第２入力がゲート２０の出力２３に結合され
、選択入力５１が選択入力ポートＳＥＬ２からの非反転
選択線に結合され、そして出力５４がゲート７０の入力
７３に結合される。
することによって上述の漂遊容量の問題を減じようとす
る上述の特許出願の広帯域スイッチアレイを示している
．第１１ｆｆｌのマトリクスは、基本的には、同じ入力
線に各々接続されたマルチブレクサの並列組合せである
。多重化動作は、各段階が２：１セレクタ要素７３より
成るツリー形態７８に配列された複数のカスケード接続
段階で遂行される。不都合なことには、この形態は、最
適の伝搬速度を提供できない． 第２図は、本発明の１つの具体例の広帯域空間スイッチ
を示しているが、この広帯域空間スイッチにおいては、
特定の入力信号をスイッチ中を伝搬せしめ、出力信号と
して出現せしめるように、選択されたスイッチング路が
設定される。本発明は、例示のため、 ４Ｘ１スイッチ
として例示されているが、スイッチは、任意数の入力を
含むように拡張できる。ＭＸＮスイッチにおけるように
マルチ出力に順応するように、所望のスイッチアレイは
、ＮのＭＸＩのスイッチアレイを並列に駆動することに
よって形成される．複数のＭＸＮの配列を並列に駆動す
ることによって、さらに拡張が可能である． 第２図のスイッチの構造を参照すると、段階Ｎｏ．１に
おいて、４つの入力ポート１．２．３および４が、４つ
の２入力ＮＡＮＤゲート１０，２０．３０および４０に
それぞれ接続されている。しかして、段階Ｎｏ． ｌ
（ＳＴＡＧＥ Ｎ０． １）において、各入力ポートは
単一のＮＡＮＤゲートを駆動している．これらの第１段
階のＮＡＮＤゲートからの出力線は、次の段階Ｎｏ．
２ （ＳＴＡＧＥ Ｎ０． ２）において２つの３入力
ＮＡＮＤゲート５０および６０の入力線に対で接続きれ
る．ゲート５０および６０からの出力は、段階Ｎｏ．３
（ＳＴＡＧＥ Ｎ０．３）のＮＡＮＤゲート７０の入力
に結合される．ゲート７０からの出力７４は、４×１ス
イッチの出力ポートとして作用する。選択入力ポートＳ
ＥＬＩ． ＳＥＬ２およびＳＥＬ３は、それぞれ段階Ｎ
ｏ． １，Ｎｏ．２およびＮｏ． ３のＮＡＮＤゲート
に選択信号を供給する．しかして、例えば、選択入力ポ
ートＳＥＬＩは、選択線ＳＥＬＩＩ上に非反転選択信号
を供給を、インバータ８０に起因して、選択線ＳＥＬＩ
Ｏ上に反転信号を供給する。選択入力ポートに供給され
る選択入力信号の３ビットの組合せは、入力ポートおよ
び出力ポート間にどのスイッチング路が設定されるかを
決定する． 一般的に、段階Ｎｏ．１における各ＮＡＮＤゲートは、
その第１の入力が入力ポートの１つに結合され、第２の
入力が、その段階と関連する選択線の１つのに結合され
、そして出力が次の段階におけるＮＡＮＤゲートの入力
に結合される．例えば、ＮＡＮＤゲート２０は、その第
１入力２２が入カポート２に結合され、第２入力２ｌが
選択線ＳＥＬＩＯに結合され、そして出力２３がゲート
５０の入力５２に結合される．残りの段階Ｎｏ．２およ
びＮｏ．３は、各々３入力ＮＡＮＤゲートから構成され
、そして各ＮＡＮＤゲートは、先行の段階のＮＡＮＤゲ
ートの出力に結合された第１の入力と、先行の段階の他
のＮＡＮＤゲートの出力に結合された第２の入力とその
段と関連する２選択線の１つに結合された選択入力とし
て働く第３の入力と、出力を有している．例えば、ＮＡ
ＮＤゲート５０は、その第１入力がゲート１０の出力に
結合され、第２入力がゲート２０の出力２３に結合され
、選択入力５１が選択入力ポートＳＥＬ２からの非反転
選択線に結合され、そして出力５４がゲート７０の入力
７３に結合される。
図示されるように、隣接する段階間の相互接続は、一段
階からの出力が次の段階の入力に対で接続することによ
って行われる．この結果、各出力が、１つのＮＡＮＤゲ
ート入力のみを駆動を、それにより伝搬速度を最大にす
る． 特定の段階の各ＮＡＮＤゲートの選択入力と、その段階
と関連する非反転選択線または反転選択線のいずれかと
の間の接続は、次の態様でなされる．同じ段階において
、出力が次の段階における同じＮＡＮＤゲートに接続の
ため対になされるゲートについては、ゲートの一方の選
択入力が非反転選択線に接続され、他方のゲートの選択
入力が反転選択線に接続されることになる。
階からの出力が次の段階の入力に対で接続することによ
って行われる．この結果、各出力が、１つのＮＡＮＤゲ
ート入力のみを駆動を、それにより伝搬速度を最大にす
る． 特定の段階の各ＮＡＮＤゲートの選択入力と、その段階
と関連する非反転選択線または反転選択線のいずれかと
の間の接続は、次の態様でなされる．同じ段階において
、出力が次の段階における同じＮＡＮＤゲートに接続の
ため対になされるゲートについては、ゲートの一方の選
択入力が非反転選択線に接続され、他方のゲートの選択
入力が反転選択線に接続されることになる。
本発明の新規性は、第２図のスイッチの動作についての
以下の論述に説明されるように、選択路の設定を行なう
ため、以下に記述の必要条件に従って、適当なＮＡＮＤ
ゲートを論理高レベルに強制することによって、所望の
スイッチング路を選択し続いて設定することにある．入
力ポート１．２．３または４の１つをゲート７０の出力
７４に接続するスイッチング路は、適当な組合せの制御
信号を選択入力ポートＳＥＬＩ， ＳＥＬ２およびＳＥ
Ｌ３に供給を、アレイ内のＮＡＮＤケートが選択された
スイッチング路を設定するようにすることによって選択
される．例示の目的のため、入力２に供給されるディジ
タル信号がスイッチアレイ中を伝搬するように選択され
るものと仮定する。指示されるように、信号は、出力７
４に達するまでに、ＮＡＮＤゲート２０．５０および７
０を横切らねばならない．それゆえ、選択線に供給され
る信号は、入力ポート２に入る信号がスイッチ中に入る
のを許容しながら、入カポート１．２および４に入る不
所望の入力信号が出力ポートに達するのを阻止しなけれ
ばならない． 信号Ａが選択経路に沿って各段階中を伝搬するようにす
るためには、ＮＡＮＤゲート２０．５０および７０の各
々をイネーブル状態におき、これによりＮＡＮＤゲート
を動作せしめ、信号ＡがこれらのＮＡＮＤゲートの各々
に入るとき、それがＮＡＮＤゲートのそれぞれの出力に
結合され、次の段階への伝搬のため利用可能となるよう
に、スイッチングを生じさせることが必要である。選択
された経路における各ＮＡＮＤゲートに対するイネーブ
ル状態は、選択された入力信号を搬送するもの以外その
入力の各々を論理高レベルにおくことにより設定される
。
以下の論述に説明されるように、選択路の設定を行なう
ため、以下に記述の必要条件に従って、適当なＮＡＮＤ
ゲートを論理高レベルに強制することによって、所望の
スイッチング路を選択し続いて設定することにある．入
力ポート１．２．３または４の１つをゲート７０の出力
７４に接続するスイッチング路は、適当な組合せの制御
信号を選択入力ポートＳＥＬＩ， ＳＥＬ２およびＳＥ
Ｌ３に供給を、アレイ内のＮＡＮＤケートが選択された
スイッチング路を設定するようにすることによって選択
される．例示の目的のため、入力２に供給されるディジ
タル信号がスイッチアレイ中を伝搬するように選択され
るものと仮定する。指示されるように、信号は、出力７
４に達するまでに、ＮＡＮＤゲート２０．５０および７
０を横切らねばならない．それゆえ、選択線に供給され
る信号は、入力ポート２に入る信号がスイッチ中に入る
のを許容しながら、入カポート１．２および４に入る不
所望の入力信号が出力ポートに達するのを阻止しなけれ
ばならない． 信号Ａが選択経路に沿って各段階中を伝搬するようにす
るためには、ＮＡＮＤゲート２０．５０および７０の各
々をイネーブル状態におき、これによりＮＡＮＤゲート
を動作せしめ、信号ＡがこれらのＮＡＮＤゲートの各々
に入るとき、それがＮＡＮＤゲートのそれぞれの出力に
結合され、次の段階への伝搬のため利用可能となるよう
に、スイッチングを生じさせることが必要である。選択
された経路における各ＮＡＮＤゲートに対するイネーブ
ル状態は、選択された入力信号を搬送するもの以外その
入力の各々を論理高レベルにおくことにより設定される
。
本発明においては、（１）各段階の特定のＮＡＮＤゲー
ト、すなわちその出力が経路中にある現在段階のＮＡＮ
Ｄゲートの出力とともに次の段階の同じＮＡＮＤグート
に 接続されるものを論理高レベルに強制を、（２）経
路内の各ＮＡＮＤゲートの選択入力に高レベルの選択信
号を供給することによって達成される．詳記すると、ゲ
ートｌＯの出力（その出力がゲート２０と対にされる）
およびゲート６０の出力（その出力がゲート５０と対に
される）が、低信号をそれらのそれぞれの選択入力に供
給することによって、論理高レベル状態に強制せしめら
れる．したがって、入力２に対するスイッチング路は、
選択入力ポートＳＥＬＩ， ＳＥＬ２およびＳＥＬ３に
、それぞれ低レベル論理信号、高レベル論理信号および
低レベル論理信号を供給することによって設定される。
ト、すなわちその出力が経路中にある現在段階のＮＡＮ
Ｄゲートの出力とともに次の段階の同じＮＡＮＤグート
に 接続されるものを論理高レベルに強制を、（２）経
路内の各ＮＡＮＤゲートの選択入力に高レベルの選択信
号を供給することによって達成される．詳記すると、ゲ
ートｌＯの出力（その出力がゲート２０と対にされる）
およびゲート６０の出力（その出力がゲート５０と対に
される）が、低信号をそれらのそれぞれの選択入力に供
給することによって、論理高レベル状態に強制せしめら
れる．したがって、入力２に対するスイッチング路は、
選択入力ポートＳＥＬＩ， ＳＥＬ２およびＳＥＬ３に
、それぞれ低レベル論理信号、高レベル論理信号および
低レベル論理信号を供給することによって設定される。
適当なＮＡＮＤゲートを論理高レベルに強制することの
全体的効果は、選択された入力ポートに存するディジタ
ル信号を各段階中を伝搬せしめて出力ポートに出現せし
め、他方同時に、他方の入力ポートに存する信号が出力
ポートに達するのを阻止することである。第２図の４×
１スイッチの選択信号に応答しての動作について、以下
に説明する． 段階ＮＯ．１において、ＳＥＬＩに供給される低レベル
選択信号は、ゲート２０の入力線２ｌ上に高レベル信号
を設定を、それにより信号Ａを出力２３上に反転状態で
出力させる．また、ＳＥＬＩ上の低レベル信号は、入力
ポート４に入る信号Ｂを反転状態でゲート４０の出力上
に出力させ、他方ゲートｌＯおよび３０の出力を論理高
レベルに強制を、それにより入力ポートｌおよび３に存
在する入力信号がスイッチアレイ中を進行するのを阻止
する。
全体的効果は、選択された入力ポートに存するディジタ
ル信号を各段階中を伝搬せしめて出力ポートに出現せし
め、他方同時に、他方の入力ポートに存する信号が出力
ポートに達するのを阻止することである。第２図の４×
１スイッチの選択信号に応答しての動作について、以下
に説明する． 段階ＮＯ．１において、ＳＥＬＩに供給される低レベル
選択信号は、ゲート２０の入力線２ｌ上に高レベル信号
を設定を、それにより信号Ａを出力２３上に反転状態で
出力させる．また、ＳＥＬＩ上の低レベル信号は、入力
ポート４に入る信号Ｂを反転状態でゲート４０の出力上
に出力させ、他方ゲートｌＯおよび３０の出力を論理高
レベルに強制を、それにより入力ポートｌおよび３に存
在する入力信号がスイッチアレイ中を進行するのを阻止
する。
段階ＮＯ．２においては、ＳＥＬ２に供給される高レベ
ル選択信号は、入力５１上に高レベル信号を設定を、ま
た選択入力６１に低レベル信号を結合することによりゲ
ート６０の出力を高レベル状態に強制する．ゲート５０
および６０からの出力が後続の段階ＮＯ．３の同じゲー
ト７０に接続のため対にされるから、ゲート６０を高レ
ベルに強制することが必要である．出力６４の高レベル
信号は、ＮＡＮＤゲート７０の入力７２に結合され、他
方信号Ａは出力５４からゲート７０の入力７３に伝搬す
る６段階Ｎｏ．３において、ＳＥＬ３に供給される高レ
ベル信号は、ゲート７０をイネーブルを、それにより信
号Ａを出力７４に結合する． 第２図に開示される本発明の実施例は、ＮＡＮＤゲ−ト
でカスケード接続段階を実現する． ＮＡＮＤゲートは
ＣＭＯ Ｓ群においてもっとも早いゲートであるからパ
スートランジスタセレクタ（第１図）に比して好ましい
けれども、不利な点は、トランジスタの数がほとんど２
倍であり、それに伴いチップ面積が増大することである
。第２図に示されるスイッチアレイに類似のスイッチア
レイにおいて、スイッチを実現するため他の二進論理回
路が使用される場合、選択されるスイッチング路の設定
は、やはり、上述の要件に従いゲートを特定のゲート状
態に強制することによって遂行できる。
ル選択信号は、入力５１上に高レベル信号を設定を、ま
た選択入力６１に低レベル信号を結合することによりゲ
ート６０の出力を高レベル状態に強制する．ゲート５０
および６０からの出力が後続の段階ＮＯ．３の同じゲー
ト７０に接続のため対にされるから、ゲート６０を高レ
ベルに強制することが必要である．出力６４の高レベル
信号は、ＮＡＮＤゲート７０の入力７２に結合され、他
方信号Ａは出力５４からゲート７０の入力７３に伝搬す
る６段階Ｎｏ．３において、ＳＥＬ３に供給される高レ
ベル信号は、ゲート７０をイネーブルを、それにより信
号Ａを出力７４に結合する． 第２図に開示される本発明の実施例は、ＮＡＮＤゲ−ト
でカスケード接続段階を実現する． ＮＡＮＤゲートは
ＣＭＯ Ｓ群においてもっとも早いゲートであるからパ
スートランジスタセレクタ（第１図）に比して好ましい
けれども、不利な点は、トランジスタの数がほとんど２
倍であり、それに伴いチップ面積が増大することである
。第２図に示されるスイッチアレイに類似のスイッチア
レイにおいて、スイッチを実現するため他の二進論理回
路が使用される場合、選択されるスイッチング路の設定
は、やはり、上述の要件に従いゲートを特定のゲート状
態に強制することによって遂行できる。
本発明の他の好ましい実施例が第３図に示されているが
、この実施例にあっても、スイッチの動作を例示するた
めにやはり４Ｘ１のスイッチが使用される．第３図のス
イッチは、段階Ｎｏ． ＩにいてＮＡＮＤゲートの代り
に２：ｌパスートランジスタセレクタを使用する点にお
いて第２図のそれと相違している。すべての後続の段階
は、ＮＡＮＤゲートで同様に実施できる． 第３図に示されるセレクタｌ２の一つの形態にあっては
、入力ポート２および共通接続点間に平行に接続された
相補性の１対のＰ型およびＮ型電界効果トランジスタＴ
３およびＴ４より成る第１のスイッチ３ｌが設けられて
いる．また、相補性の１対のＰ型およびＮ型ＭＯＳ電界
効果トランジスタＴ５およびＴ６より成る第２のスイッ
チ３２が、入力ポート１および共通の接続点２７間に並
列に接続されている．第１スイッチ３１のＰ型トランジ
スタＴ３のゲートと、第２スイッチのＮ型トランジスタ
Ｔ６のゲートは、一緒に接続され、選択入力ポートＳＥ
ＬＩの非反転選択線に結合される第１の制御入力接続に
接続されている．第１スイッチ３１のＮ型トランジスタ
Ｔ４のゲートと、第２スイッチ３２のＰ型トランジスタ
Ｔ５のゲートは、選択入力ポートＳＥＬＩの反転選択線
に結合される第２制御入力接続に一緒に接続されている
．２：１パスートランジスタセレクタは、次の態様で動
作する．高レベル論理信号がＳＥＬＩ上に存在を、した
がって低レベル論理信号がＳＥＬＩＯ上に存在するとき
、第１スイッチ３ｌのトランジスタＴ３およびＴ４は、
非導通すなわちオフ状態にバイアスされ、それにより入
力ポート２および接続点２７間に開放スイッチを形成す
る．この同じ選択信号は第２スイッチ３２のトランジス
タＴ５およびＴ６をオンすなわち導通状態にバイアスす
るから、入力ポートｌおよび接続点２７間に閉成スイッ
チが形成される．入力ポート１に存するディジタル信号
は、セレクタｌ２中を伝搬するように選択され、それに
より、次の段階に伝搬するように利用可能となる． 代りに、ＳＥＬＩ上の信号が論理低レベルにあり、した
がってＳＥＬＩＯ上の信号が論理高レベルにあると、第
２スイッチ３２のトランジスタＴ５およびＴ６は、入力
１および接続点２７間に開放状態を提供するように偏倚
され、第１スイッチ３ｌのトランジスタＴ３およびＴ４
は、入力２および接続点２７間に閉成状態を形成するよ
うに偏倚される．かくして、入力ポート２上に存在する
ディジタル信号は、セレクタｌ２の出力上に設定され、
それにより段階ＮＯ．２に伝搬可能となる。
、この実施例にあっても、スイッチの動作を例示するた
めにやはり４Ｘ１のスイッチが使用される．第３図のス
イッチは、段階Ｎｏ． ＩにいてＮＡＮＤゲートの代り
に２：ｌパスートランジスタセレクタを使用する点にお
いて第２図のそれと相違している。すべての後続の段階
は、ＮＡＮＤゲートで同様に実施できる． 第３図に示されるセレクタｌ２の一つの形態にあっては
、入力ポート２および共通接続点間に平行に接続された
相補性の１対のＰ型およびＮ型電界効果トランジスタＴ
３およびＴ４より成る第１のスイッチ３ｌが設けられて
いる．また、相補性の１対のＰ型およびＮ型ＭＯＳ電界
効果トランジスタＴ５およびＴ６より成る第２のスイッ
チ３２が、入力ポート１および共通の接続点２７間に並
列に接続されている．第１スイッチ３１のＰ型トランジ
スタＴ３のゲートと、第２スイッチのＮ型トランジスタ
Ｔ６のゲートは、一緒に接続され、選択入力ポートＳＥ
ＬＩの非反転選択線に結合される第１の制御入力接続に
接続されている．第１スイッチ３１のＮ型トランジスタ
Ｔ４のゲートと、第２スイッチ３２のＰ型トランジスタ
Ｔ５のゲートは、選択入力ポートＳＥＬＩの反転選択線
に結合される第２制御入力接続に一緒に接続されている
．２：１パスートランジスタセレクタは、次の態様で動
作する．高レベル論理信号がＳＥＬＩ上に存在を、した
がって低レベル論理信号がＳＥＬＩＯ上に存在するとき
、第１スイッチ３ｌのトランジスタＴ３およびＴ４は、
非導通すなわちオフ状態にバイアスされ、それにより入
力ポート２および接続点２７間に開放スイッチを形成す
る．この同じ選択信号は第２スイッチ３２のトランジス
タＴ５およびＴ６をオンすなわち導通状態にバイアスす
るから、入力ポートｌおよび接続点２７間に閉成スイッ
チが形成される．入力ポート１に存するディジタル信号
は、セレクタｌ２中を伝搬するように選択され、それに
より、次の段階に伝搬するように利用可能となる． 代りに、ＳＥＬＩ上の信号が論理低レベルにあり、した
がってＳＥＬＩＯ上の信号が論理高レベルにあると、第
２スイッチ３２のトランジスタＴ５およびＴ６は、入力
１および接続点２７間に開放状態を提供するように偏倚
され、第１スイッチ３ｌのトランジスタＴ３およびＴ４
は、入力２および接続点２７間に閉成状態を形成するよ
うに偏倚される．かくして、入力ポート２上に存在する
ディジタル信号は、セレクタｌ２の出力上に設定され、
それにより段階ＮＯ．２に伝搬可能となる。
残りの段階Ｎｏ．２およびＮｏ． ３は、第２図のスイ
ッチの段階と類似の態様でＮＡＮＤゲートで実施される
．しかしながら、段階２においては、第２図の３人カゲ
ートの代りに２入力ＮＡＮＤゲートが使用される．これ
は、１組の２：１セレクタは、第２図の段階Ｎｏ． １
の１組のＮＡＮＤゲートの半数の信号しか段階Ｎｏ．
２に供給しないからである。一般に、同じスイッチング
路を設定するために、第２図と同じ選択信号の組合せが
入力ポートＳＥＬＩ、ＳＥＬ２およびＳＥＬ３を選択す
るのに供給される。例えば、信号Ａを切換えるため選択
入力ポートに存在する指示された制御信号に応答して、
セレクタｌ２はゲート５０の入力に信号Ａを結合を、ゲ
ート５０は信号Ａをゲート７０に結合を、そしてゲート
６０は、その出力がゲート５０の出力と対にされるから
、高レベルに強制せしめられ（第２図におけると同じよ
うに）、かくしてゲート７０はイネーブルされ、信号Ａ
を出力ポートに出力せしめる．本明細書に開示、説明さ
れるものは、選択されたスイッチング路を設定を、同時
に他の不所望のスイッチング路を阻止することによりス
イッチングが設定される新規なツリースイッチアーキテ
クチャの２つの具体例である．詳述すると、スイッチの
二進論理回路への適当な組合せの制御信号の供給で、選
択された入力信号に対応する唯一の経路のみが設定され
るように、論理回路が適当な動作状態に強制せしめられ
る．第１段階に２：ｌパスートランジスタセレクタを使
用する好ましい実施例は、ＮＡＮＤゲートを使用する実
施例とほとんど同じ速度を提供を、加えてトランジスタ
の数を最小化できる．第２図の段階ＮＯ．！のＮＡＮＤ
ゲートは、スイッチの領域の半分以上を占めるから、ト
ランジスタの数を最小化することは大きな利益である．
パスートランジスタセレクタは若干緩速であるけれども
、それが高電力外部ドライバから駆動される第１段階に
おいて使用されるから、その影響は無視できる．したが
って、本発明は、「迅速」論理回路（開示されるＣＭＯ
ＳスイッチのＮＡＮＤゲート）での実施およびトランジ
スタ領域の最小化の結果として、伝搬速度を増大させる
．トランジスタ領域の低減は、トランジスタの数の低減
と関連する接続の短縮に起因して、伝搬遅延を最小化で
きる。接続路がより短いことの利点は、速度の一層の増
大を可能にすることである．第１図の従来形式のスイッ
チにおいては、接続長が段階数Ｎとともに急速に増大す
るから、そうではない。
ッチの段階と類似の態様でＮＡＮＤゲートで実施される
．しかしながら、段階２においては、第２図の３人カゲ
ートの代りに２入力ＮＡＮＤゲートが使用される．これ
は、１組の２：１セレクタは、第２図の段階Ｎｏ． １
の１組のＮＡＮＤゲートの半数の信号しか段階Ｎｏ．
２に供給しないからである。一般に、同じスイッチング
路を設定するために、第２図と同じ選択信号の組合せが
入力ポートＳＥＬＩ、ＳＥＬ２およびＳＥＬ３を選択す
るのに供給される。例えば、信号Ａを切換えるため選択
入力ポートに存在する指示された制御信号に応答して、
セレクタｌ２はゲート５０の入力に信号Ａを結合を、ゲ
ート５０は信号Ａをゲート７０に結合を、そしてゲート
６０は、その出力がゲート５０の出力と対にされるから
、高レベルに強制せしめられ（第２図におけると同じよ
うに）、かくしてゲート７０はイネーブルされ、信号Ａ
を出力ポートに出力せしめる．本明細書に開示、説明さ
れるものは、選択されたスイッチング路を設定を、同時
に他の不所望のスイッチング路を阻止することによりス
イッチングが設定される新規なツリースイッチアーキテ
クチャの２つの具体例である．詳述すると、スイッチの
二進論理回路への適当な組合せの制御信号の供給で、選
択された入力信号に対応する唯一の経路のみが設定され
るように、論理回路が適当な動作状態に強制せしめられ
る．第１段階に２：ｌパスートランジスタセレクタを使
用する好ましい実施例は、ＮＡＮＤゲートを使用する実
施例とほとんど同じ速度を提供を、加えてトランジスタ
の数を最小化できる．第２図の段階ＮＯ．！のＮＡＮＤ
ゲートは、スイッチの領域の半分以上を占めるから、ト
ランジスタの数を最小化することは大きな利益である．
パスートランジスタセレクタは若干緩速であるけれども
、それが高電力外部ドライバから駆動される第１段階に
おいて使用されるから、その影響は無視できる．したが
って、本発明は、「迅速」論理回路（開示されるＣＭＯ
ＳスイッチのＮＡＮＤゲート）での実施およびトランジ
スタ領域の最小化の結果として、伝搬速度を増大させる
．トランジスタ領域の低減は、トランジスタの数の低減
と関連する接続の短縮に起因して、伝搬遅延を最小化で
きる。接続路がより短いことの利点は、速度の一層の増
大を可能にすることである．第１図の従来形式のスイッ
チにおいては、接続長が段階数Ｎとともに急速に増大す
るから、そうではない。
本発明にしたがうアーキテクチャは、ＣＭＯＳでの実施
に限定されず、したがって、第２図および第３図の実施
例を伴う上述の必須要件にしたがって所望のスイッチン
グ路を設定する手段は、上述の特定の技術に適当な異な
る二進論理回路を利用する他のスイッチ形態に応用でき
る。例えば、ＮＡＮＤ機能をカスケード接続の一連のＮ
ＯＲおよびＡＮＤゲートで実施する技術はより有利な構
想であるかもしれないが、この実施例も、スイッチング
路が特許請求の範囲に記載されるのと同じ態様で設定さ
れる以上、本発明の技術思想内にあるものである。ＣＭ
ＯＳは本明細書に開示されるスイッチアレイに好ましい
技術であるから、ＮＡＮＤゲートの使用は、ＣＭＯＳ内
における最速のゲートがＮＡＮＤゲートであるという事
実により決定されている．以上本発明を好ましい実施例
について説明したが、当技術に精通したものであれば、
本発明の技術思想から逸脱することなく種々の変化変更
をなし得ることは明らかであろう．
に限定されず、したがって、第２図および第３図の実施
例を伴う上述の必須要件にしたがって所望のスイッチン
グ路を設定する手段は、上述の特定の技術に適当な異な
る二進論理回路を利用する他のスイッチ形態に応用でき
る。例えば、ＮＡＮＤ機能をカスケード接続の一連のＮ
ＯＲおよびＡＮＤゲートで実施する技術はより有利な構
想であるかもしれないが、この実施例も、スイッチング
路が特許請求の範囲に記載されるのと同じ態様で設定さ
れる以上、本発明の技術思想内にあるものである。ＣＭ
ＯＳは本明細書に開示されるスイッチアレイに好ましい
技術であるから、ＮＡＮＤゲートの使用は、ＣＭＯＳ内
における最速のゲートがＮＡＮＤゲートであるという事
実により決定されている．以上本発明を好ましい実施例
について説明したが、当技術に精通したものであれば、
本発明の技術思想から逸脱することなく種々の変化変更
をなし得ることは明らかであろう．
第１図は上記先願の特許出願に開示される広帯域空間ス
イッチアレイのが概略線図、第２図は本発明にしたがう
実施例の具体例の広帯域ツリースイッチの概略線図、第
３図は第２図のアレイに改良を施した本発明の他の実施
例の概略線図である． １〜４： 入力ポート １０，２０，３０．４０ ５０，６０．７０ ： ＮＡＮロゲート２１，２２：
ＮＡＮＤゲート入力 ２ ３ ： ＮＡＮＤゲート出力 ５１，５２，５３，６１ ： ＮＡＮロゲート入力５
４，６４： ＮＡＮＤゲート出力 ７ １ ． ７ ４ ： ＳＥＬＩ． ＳＥＬＩＯ ｌ２二 ２ ７ ： ３ ｌ ： ３ ２ ： ７２．７３： ＮＡＮＤゲート入力 ＮＡＮＤゲート出力 ＳＥＬ２， ＳＥＬ３： 選択入力ポート、ＳＥＬＩ
Ｉ ： 選択線 セレクタ 接続点 第１スイッチ 第２スイッチ 尋こー−二一一二一−シ に
イッチアレイのが概略線図、第２図は本発明にしたがう
実施例の具体例の広帯域ツリースイッチの概略線図、第
３図は第２図のアレイに改良を施した本発明の他の実施
例の概略線図である． １〜４： 入力ポート １０，２０，３０．４０ ５０，６０．７０ ： ＮＡＮロゲート２１，２２：
ＮＡＮＤゲート入力 ２ ３ ： ＮＡＮＤゲート出力 ５１，５２，５３，６１ ： ＮＡＮロゲート入力５
４，６４： ＮＡＮＤゲート出力 ７ １ ． ７ ４ ： ＳＥＬＩ． ＳＥＬＩＯ ｌ２二 ２ ７ ： ３ ｌ ： ３ ２ ： ７２．７３： ＮＡＮＤゲート入力 ＮＡＮＤゲート出力 ＳＥＬ２， ＳＥＬ３： 選択入力ポート、ＳＥＬＩ
Ｉ ： 選択線 セレクタ 接続点 第１スイッチ 第２スイッチ 尋こー−二一一二一−シ に
Claims (19)
- （１）入力ポートを介して複数のディジタル信号を受信
し、該信号の選択されたものを出力信号として出力ポー
トに供給するための広帯域スペーススイッチマトリクス
において、多重化ツリー形態を形成し、第１の段階にお
いて前記入力信号を受け入れ、最後の段階から前記出力
信号を供給するための複数のカスケード接続段階を備え
、前記第１段階が、選択線、前記入力ポートの対応する
ものに接続される入力線、および出力線を各々有するＮ
ＡＮＤゲートを備え、第１段階後の残りの段階が、選択
線、先行の段階からの異なるＮＡＮＤゲート出力線に各
々接続された第１および第２の入力線、および出力線を
各々有するＮＡＮＤゲートを備え、前記最後の段階が、
出力が前記ポートに接続された単一のＮＡＮＤゲートを
有し、一段階からの各出力線が前記次の段階の１出力線
のみを駆動し、そしてさらに、選択されたスイッチング
路の各ＮＡＮＤゲートを作動させ、前記の選択された入
力ポートに供給される入力信号が、前記スイッチマトリ
ックス中を伝搬し前記出力ポートから現われるようにス
イッチングを行うことによって、前記入力ポートの選択
された１つと前記出力ポート間に所望のスイッチング路
を設定するための手段を備え、該設定手段が、各段階の
特定のＮＡＮＤゲートを高レベルに強制し、その出力を
、前記の選択されたスイッチング路にある現在段階のＮ
ＡＮＤゲートの出力とともに次の段階の同じＮＡＮＤゲ
ートに結合する強制手段を備え、前記の選択されたスイ
ッチング路の設定を行うため、前記スイッチマトリクス
の各ＮＡＮＤゲートのそれぞれの選択線に適当な組合せ
の制御信号を供給するための手段を備えることを特徴と
する広帯域空間スイッチマトリクス。 - （２）ＮＡＮＤゲートを高レベルに強制するための前記
強制手段が、前記ＮＡＮＤゲートのそれぞれの選択線上
に低レベル信号を設定することによって強制を行う特許
請求の範囲第１項記載の広帯域空間スイッチマトリクス
。 - （３）入力ポートを介して複数の入力ディジタル信号を
受信し、該信号の選択された１つを出力として出力ポー
トに供給する広帯域空間スイッチマトリックスにおいて
、多重化ツリー形態に配置された複数の二進論理回路を
備え、第１の段階に前記入力信号を受け入れ、最後の段
階の単一の二進回路に結合される前記出力ポートから前
記出力信号を供給する少なくとも２つのカスケード接続
段階を備え、各二進論理回路が、制御入力手段、入力線
および出力線を備え、各入力ディジタル信号が、前記第
１段階の対応する二進論理回路の単一の入力線に結合さ
れる入力ポートに供給され、各段階からの各出力線が、
前記の次の段階の１入力線のみを駆動し、前記二進論理
回路の各々が、関連する入力線の１つの上に存する信号
が、第１の論理レベル信号が前記の関連する入力線の他
のものの各々に存在するとき、その出力に存在するよう
に、関連する制御入力手段における第１の選択状態に応
答してスイッチングを行うように動作し得、そしてさら
に、前記の選択されたスイッチング路の各二進論理回路
を作動させ、前記の選択された入力ポートに供給される
入力信号が、前記スイッチマトリクス中を伝搬し前記出
力ポートから現われるようにスイッチングを行うことに
よって、前記入力ポートの選択された１つと前記出力ポ
ート間に所望の伝搬路を設定するための手段を備え、該
設定手段が、各段階の特定の二進論理回路を前記第１論
理状態に強制して、その出力を、前記の選択された伝搬
路内の現在段階の二進回路の出力とともに次の段階の同
じ二進回路に結合する強制手段を備え、該強制手段が、
前記の選択された伝搬路の設定を行うため、前記スイッ
チマトリクスの各二進論理回路の制御入力手段に適当な
組合せの制御信号を供給する手段を備えることを特徴と
する広帯域空間スイッチマトリクス。 - （４）前記の二進論理回路を第１論理状態に強制するた
めの前記強制手段が、前記二進論理回路のそれぞれの制
御入力手段に前記第２選択状態を供給することによって
強制を行う特許請求の範囲第３項記載の広帯域空間スイ
ッチマトリクス。 - （５）第１段階の各前記二進論理回路が、単一入力線、
前記制御入力手段および前記出力線を有し、第１段階後
の各段階の前記二進論理回路が、前記先行の段階からの
二進論理回路の出力に接続される第１の入力と、前記先
行段階からの他の二進論理回路の出力に接続される第２
の入力線、前記制御入力手段および前記出力線を有する
特許請求の範囲第３項記載の広帯域空間スイッチマトリ
クス。 - （６）各二進論理回路がＮＡＮＤゲートである特許請求
の範囲第５項記載の広帯域空間スイッチマトリクス。 - （７）前記第１論理レベルが高レベルである特許請求の
範囲第３項記載の広帯域空間スイッチマトリクス。 - （８）前記第１選択状態が、前記の関連する制御入力手
段に高レベル信号が存在するときに起こり、前記第２選
択状態が、前記の関連する制御入力手段に低レベル信号
が存在するときに起こる特許請求の範囲第３項記載の広
帯域空間スイッチマトリクス。 - （９）入力ポートを介して複数の入力信号を受信し、該
信号の選択された１つを出力信号として出力ポートに供
給する広帯域空間スイッチマトリクスにおいて、各々入
力ポートに接続された少なくとも２つの入力、制御入力
手段および出力を有し、前記入力上に存する前記信号の
１つを選択し、該選択された信号をそれぞれの出力に供
給する複数のセレクタより成る選択手段と、マルチプレ
ックサツリー形態を形成し、前記選択段階から前記信号
を受け入れ、最後の段階から前記出力信号を供給する１
組のカスケード接続段階とを備え、前記マルチプレクサ
ツリー形態の第１の段階が、前記セレクタの１つのセレ
クタ出力に接続された第１の入力、選択入力線および出
力を各々有するＮＡＮＤゲートを備え、各セレクタ出力
線が、前記マルチプレックサツリー形態の前記第１段階
内の１つのＮＡＮＤゲート入力線のみを駆動し、前記第
１段階後の残りの段階が、先行の段階からの別個のＮＡ
ＮＤゲート出力線に各々接続された第１および第２の入
力、選択入力線および出力を各々有するＮＡＮＤゲート
を備え、前記最後の段階が、出力が前記出力ポートに結
合された単一のＮＡＮＤゲートを有し、１つの段階から
の各出力が前記の次の段階のｌ入力線のみを駆動し、そ
してさらに、前記それぞれのセレクタの出力に前記の選
択された入力信号を供給し、選択されたスイッチング路
の各ＮＡＮＤゲート動作させ、前記の選択された入力ポ
ートに供給される入力信号が前記スイッチマトリックス
中を伝搬し前記出力ポートから現われるようにスイッチ
ングを行うように、前記入力ポートの選択された１つと
前記出力ポート間に所望のスイッチング路を設定するた
めの手段を備え、該設定手段が、各多重化段階の特定の
ＮＡＮＤゲートを高レベルに強制し、その出力を、前記
の選択されたスイッチング路にある現在段階のＮＡＮＤ
ゲートの出力とともに次の段階の同じＮＡＮＤゲートに
結合する強制手段を備え、該強制手段が、前記の選択さ
れたスイッチング路の設定を行うため、各セレクタの制
御入力手段および各ＮＡＮＤゲートの選択入力線の両者
に適当な組合せの制御信号を供給するための手段を備え
ることを特徴とする広帯域空間スイッチマトリクス。 - （１０）前記の適当な組合せの制御信号を供給するため
の手段が、前記特定のＮＡＮＤゲートのそれぞれの制御
入力手段上に低レベル信号を設定する特許請求の範囲第
９項記載の広帯域空間スイッチマトリクス。 - （１１）前記セレクタが、第１および第２の入力を有し
、かつ、前記制御入力手段における第１制御状態に応答
して動作し、その第１入力および出力間に閉成回路状態
を形成し、その第２入力および出力間に開放回路条件を
形成し、そして前記制御入力手段における第２制御状態
に応答して動作し、その第１入力および出力間に開放回
路状態を形成し、その第２入力および出力間に閉成回路
条件を形成する特許請求の範囲第９項記載の広帯域空間
スイッチマトリクス。 - （１２）前記セレクタが、セレクタの第１入力に接続さ
れた入力および出力を有する第１スイッチング手段と、
セレクタの第２の入力に接続された入力および出力を有
する第２スイッチング手段と、前記第１スイッチング手
段が、前記制御入力手段に結合されており、前記制御入
力手段に第１の制御条件が存在するとき閉成状態に偏倚
され、前記制御入力手段に第２制御状態が存在するとき
開放状態に偏倚され、前記第２スイッチング手段が、前
記制御入力手段に結合されており、前記制御入力手段に
第１の制御条件が存在するとき開放状態に偏倚され、前
記制御入力手段に第２制御状態が存在するとき閉成状態
に偏倚される特許請求の範囲第９項記載の広帯域空間ス
イッチマトリクス。 - （１３）前記第１スイッチング手段が、第１入力と前記
の関連するセレクタの出力間に接続された第１の行スイ
ッチングトランジスタと、該第１行スイッチングトラン
ジスタと並列に、前記第１入力と前記の関連するセレク
タの出力間に接続された、第１行スイッチングトランジ
スタと相補正の第２の行スイッチングトランジスタを備
え、前記第２スイッチング手段が、第２入力と前記の関
連するセレクタの出力間に接続された第３の行スイッチ
ングトランジスタと、該第３行スイッチングトランジス
タと並列に、第２入力と前記の関連するセレクタ他の出
力間に接続された、第３の行スイッチングトランジスタ
と相補正の第４の行スイッチングトランジスタを備え、
前記第１行スイッチングトランジスタおよび第４行スイ
ッチングトランジスタが相補性トランジスタであり、各
々第１の制御入力接続に共通に接続された制御電極を有
し、前記第２行スイッチングトランジスタおよび第３行
スイッチングトランジスタが相補性トランジスタであり
、各々第２の制御入力接続に共通に接続された制御電極
を有し、前記第１制御入力接続に第１の電圧レベルが存
在し、かつ前記第２制御入力接続に第２の電圧レベルが
存在するとき、前記第１および第２行スイッチングトラ
ンジスタが導通するように偏倚され、前記第３および第
４行スイッチングトランジスタが非導通に偏倚され、前
記第１制御入力接続に第２電圧レベルが存在し、かつ前
記第２制御入力接続に第１電圧レベルが存在するとき、
前記第３および第４行スイッチングトランジスタが導通
するように偏倚され、前記第１および第２行スイッチン
グトランジスタが非導通に偏倚され、それにより前記第
１制御入力接続に第１電圧レベルが存在し、かつ前記第
２制御入力接続に第２電圧レベルが存在するとき、前記
第１入力に存在するディジタル信号が前記セレクタ出力
に結合され、そして前記第１制御入力接続に第２電圧レ
ベルが存在し、かつ前記第２制御入力接続に第１電圧レ
ベルが存在するとき、前記第２入力に存在するディジタ
ル信号が前記セレクタ出力に結合される特許請求の範囲
第１２項記載の広帯域空間スイッチマトリクス。 - （１４）入力ポートを介して複数の入力信号を受信し、
該信号の選択された１つを出力信号として出力ポートに
出力する広帯域空間スイッチマトリクスにおいて、入力
ポート、制御入力手段および出力を各々有する少なくと
も２つの入力を有し、前記入力上に存する前記信号の１
つを選択してそれぞれの出力上に該選択された信号を供
給する複数のセレクタを備える選択段階と、二進論理回
路から各々構成され、前記選択手段から出力信号を受信
し、該出力信号を供給する複数のカスケード接続段階を
有する多重化ツリー構造とを備え、前記出力ポートが、
前記最後の段階の単一の二進論理回路に結合されており
、前記二進論理回路の各々が、選択入力手段、入力線お
よび出力線を有し、各セレクタ出力線が、前記多重化ツ
リーの第１の段階の対応する二進論理回路の単一の入力
線を駆動し、１つの多重化段階からの各出力線が次の段
階の１つの入力のみを駆動を、かつ、関連する入力線の
１つの上に存在する信号が、該関連する入力線の他のも
のの各々の上に第１の論理レベル信号が存在するとき、
その出力に供給されるように、関連する選択入力手段に
おける第１の選択状態に応答してスイッチングを行うよ
うに動作し得、そしてさらに、前記それぞれのセレクタ
の出力に前記の選択された入力信号を供給し、選択され
た伝搬路の各二進論理回路を作動させ、前記の選択され
た入力ポートに供給される入力信号が、前記スイッチマ
トリクス中を伝搬し前記出力ポートから現われるように
スイッチングを行うことによって、前記入力ポートの選
択された１つと前記出力ポート間に所望の伝搬路を設定
するための手段を備え、該設定手段が、各多重化段階の
特定の二進論理回路を前記第１論理レベルに強制して、
その出力を、前記の選択された伝搬路にある現在段階の
二進回路の出力とともに次の段階の同じ二進回路に結合
させる強制手段を備え、該強制手段が、前記の選択され
た伝搬路の設定を行うため、各セレクタの制御入力手段
および各二進論理回路の選択入力手段の両方に適当な組
合せの制御信号を供給するための手段を備えることを特
徴とする広帯域空間スイッチマトリクス。 - （１５）前記の二進論理回路を第１論理レベルに強制す
るための前記強制手段が、前記二進論理回路のそれぞれ
の制御入力手段に前記第２選択状態を供給することによ
って強制を行う特許請求の範囲第１４項記載の広帯域空
間スイッチマトリクス。 - （１６）前記セレクタが、第１および第２の入力を有し
、かつ、前記制御入力手段における第１制御に応答して
動作し、その第１入力および出力間に閉成回路状態を形
成し、その第２入力および出力間に開放回路条件を形成
し、そして前記制御入力手段における第２制御状態に応
答して動作し、その第１入力および出力間に開放回路状
態を形成し、その第２入力および出力間に閉成回路状態
を形成する特許請求の範囲第１４項記載の広帯域空間ス
イッチマトリクス。 - （１７）各二進論理回路がＮＡＮＤゲートである特許請
求の範囲第１４項記載の広帯域空間スイッチマトリクス
。 - （１８）前記第１論理レベルが高レベルである特許請求
の範囲第１４項記載の広帯域空間スイッチマトリクス。 - （１９）前記第１選択状態が、前記の関連する制御入力
手段に高レベル信号が存在するときに起こり、前記第２
選択状態が、前記の関連する制御入力手段に低レベル信
号が存在するときに起こる特許請求の範囲第１５項記載
の広帯域空間スイッチマトリクス。
Applications Claiming Priority (2)
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-
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