DE69021625T2 - Breitband-Koppelfeld mit deaktivierten Koppelpunkten zur Herstellung von Vermittlungswegen. - Google Patents

Description

• Diese Erfindung bezieht sich auf einen Schalter und insbesondere auf eine baumartige Schalterkonfiguration, die den Schaltweg für ein ausgewähltes Eingangssignal einrichtet, während sie die Schaltwege der übrigen unerwünschten Eingangssignale blockiert, gemäß dem Oberbegriff des Anspruchs 1. Ein Schalter dieser Art ist aus den Patent Abstracts von Japan, Band 1, Nr. 233 (E-427) (2289) und JP-A-61-65 623 vom 04.04.1986 bekannt.
• In der vorgenannten Veröffentlichung ist eine Schaltermatrix beschrieben, die mehrere Schaltelemente in einer baumartigen Schalterkonfiguration enthält, in der die Ausgänge von zwei Schalterelementen von einer Stufe miteinander verbunden und mit einem gemeinsamen Eingang eines Schalterelements in der nächsten Stufe verbunden sind. Trotz dieser gemeinsamen Ausgangsverbindung besteht keine Konkurrenz zwischen den Ausgangssignalen, sich über die einzige Augangsverbindung zur nächsten Stufe fortzupflanzen, weil die Schalteranordnung derart betreibbar ist, daß nur eines der zwei Schalterelemente in einen Durchlaßzustand gebracht wird, während das andere Schalterelement in einen Sperrzustand gebracht ist. Dementsprechend wird der Ausgang nur des im Durchlaßzustand befindlichen Schalterelements mit einem Eingang eines Schalterelements in der nächsten Stufe verbunden. Der Ausgang des sich im Sperrzustand befindlichen Schalterelements treibt keinen Eingang eines Schalterelements in der nächsten Stufe.
• In der Nachrichtentechnik besteht ein wichtiges Anliegen darin, dem Telefonnetz Breitbandvideodienste hinzuzufügen. Aus technischen und wirtschaftlichen Gründen wird das Videosignal sehr wahrscheinlich in digitaler Form übertragen, was eine Datenrate von mehr als 100 Mb/s erfordert. Da diese hohe Informationsrate tausendfach größer als jene von digitaler Sprachinformation ist, werden Techniken erforderlich, die diesem Hochgeschwindigkeitsbetrieb Rechnung tragen.
• Obgleich optische Schalter ein großes Schaltpotential aufweisen, sind sie in der Praxis noch nicht einsatzfähig. Daher werden elektronische Schalter bei der ersten Einführung des Breitbandvideos eingesetzt. Die Industrie richtet ihr Augenmerk auf CMOS-Raumschalter als die am weitesten fortgeschrittene Breitbandschalttechnik wegen ihrer hohen Geschwindigkeit, hohen Dichte und geringen Stromverbrauchs. Übliche Breitbandraumschalter, über die bereits berichtet wurde, sind jedoch vorherrschend beschränkt auf 16 x 16 Gruppen. Wenn die Größe der Gruppen zunimmt, nimmt die Schaltgeschwindigkeit wegen der geometrischen Vergrößerung der Kreuzungspunkte und der zugehörigen Parasitärelemente ab.
• Die EP-A-0 387 788, die Stand der Technik im Sinne von Artikel 54.3 EPÜ ist, beschreibt eine Breitbandschalteranordnung, die eine Herabsetzung des vorgenannten Problems der Streukapazitäten anstrebt, indem die Reihen mit jeder Spalte mittels einer Baumstruktur anstelle einer direkten Verbindung verbunden werden. Die Anordnung in EP-A-0 387 788 ist eine Parallelkombination von Multiplexern, die jeweils mit denselben Eingangsleitungen verbunden sind. Der Multiplexvorgang wird mit Hilfe von mehreren kaskadierten Stufen erzielt, die in einer Baumanordnung angeordnet sind, in der jede Stufe aus 2:1-Wählelementen besteht.
• Während bei dem Schalter der JP-A-61-65 623 Paare von Ausgangsleitungen miteinander verbunden sind, wobei eine solche gemeinsame Verbindung dann ein zusätzliches Schaltungselement ansteuert, z.B. einen Inverter, bevor sie mit der nächsten Stufe verbunden wird, wobei die gemeinsame Verbindung und das zusätzliche Schaltungselement möglicherweise Ursache für Übersprechen und eine Verminderung der Signalausbreitungsgeschwindigkeit sind, liegt der Erfindung die Aufgabe zugrunde, eine Schalteranordnung anzugeben, die ausgedehnt werden kann, ohne daß eine geometrische Vergrößerung der Kreuzungspunke und der zugehörigen Parasitärelemente wie im Stand der Technik damit verbunden ist.
• Diese Aufgabe wird durch die Merkmale des Anspruchs 1 gelöst. Bevorzugte Ausführungsformen der Erfindung sind Gegenstand der abhängigen Ansprüche.
• Bei einem Aspekt der Erfindung empfängt eine Breitband-Raumschaltermatrix mehrere Eingangssignale über Eingangsanschlüsse und stellt ein ausgewähltes dieser Eingangssignale an einem Ausgangsanschluß bereit. Die Matrix besteht aus einer Vielzahl NAND-Schaltungen, die in einem Satz kaskadierter Stufen angeordnet sind, um einen mehrstuf igen Multiplexer zu bilden, bei dem die Eingangsanschlüsse mit den NAND-Schaltungen der ersten Stufe verbunden sind und der Ausgangsanschluß mit einer einzelnen NAND-Schaltung in der letzten Stufe verbunden ist. Jede NAND-Schaltung hat Eingangsleitungen, einen Ausgang und eine Wählleitung. Die Stufen sind so miteinander verbunden, daß der Ausgang jeder NAND-Schaltung einer Stufe einen einzeigen Eingang einer NAND-Schaltung in der folgenden Stufe ansteuert. Eine Einrichtung zum Einrichten eines gewünschten Schaltweges verbindet einen ausgewählten der Eingangsanschlüsse mit dem Ausgangsanschluß, so daß nur das Eingangssignal, das an dem ausgewählten Eingangsanschluß anliegt, sich durch die Folge der NAND-Schaltungen ausbreitet, die durch den gewählten Weg definiert sind. Die diesen Weg einstellende Einrichtung enthält Einrichtungen, die die speziellen NAND-Schaltungen in jeder Stufe, deren Ausgänge zusammen mit dem Ausgang, der das gewünschte Signal führt, mit derselben NAND-Schaltung in der nächsten Stufe verbinden, in einen logisch hohen Zustand zwingen. Dieses wird dadurch ausgeführt, daß auf die betreffenden Wählleitungen der speziellen NAND-Schaltungen ein Logiksignal niedrigen Zustandes gelegt wird. Aufgrund dieser Einrichtungen arbeitet die Anordnung derart, daß sich das ausgewählte Eingangssignal durch jede Stufe ausbreiten kann, während gleichzeitig die anderen unerwünschten Eingangssignale, die in die erste Stufe eintreten, an der Ausbreitung durch die Anordnung gehindert werden.
• Gemäß einem anderen Aspekt der vorliegenden Erfindung ist die erste Stufe der obenbeschriebenen Breitbandschaltermatrix aus 2:1-Durchlaßtransistorwählern anstelle aus NAND-Schaltungen aufgebaut. Alle nachfolgenden Stufen sind wiederum aus NAND- Schaltungen aufgebaut.
• In den Zeichnungen ist:
• Fig. 1 ein Schaltbild einer Breitband-Raumschalteranordnung, die in einer anderen anhängigen Anmeldung beschrieben ist;
• Fig. 2 ein Schaltbild einer baumartig aufgebauten Breitbandschalteranordnung gemäß einer Ausführungsform der vorliegenden Erfindung, und
• Fig. 3 ein Schaltbild einer bevorzugten Ausführungsform der vorliegenden Erfindung mit Verbesserungen an der Anordnung von Fig. 2.
• Fig. 1 beschreibt eine Breitbandschalteranordnung aus der anderen anhängigen Anmeldung, die versucht, das vorerwähnte Problem der Streukapazitäten zu vermindern, indem die Reihen mit jeder Spalte mit einem baumartigen Aufbau anstelle einer direkten Verbindung verbunden werden. Die Matrix von Fig. 1 ist grundsätzlich eine Parallelkombination von Multiplexern, die jeweils mit denselben Eingangsleitungen verbunden sind. Der Multiplexiervorgang wird mit Hilfe mehrerer kaskadierter Stufen ausgeführt, die in einer Baumkonfiguration 78 angeordnet sind, in der jede Stufe aus 2:1-Wählelementen 73 besteht. Leider schafft dieser Aufbau keine optimale Fortpflanzungsgeschwindigkeit.
• Fig. 2 zeigt einen Breitband-Raumschalter gemäß einer Ausführungsform der vorliegenden Erfindung, in der ein ausgewählter Schaltweg eingerichtet ist, um es nur einem ausgewählten Eingangssignal zu ermöglichen, sich durch den Schalter fortzupflanzen und als Ausgangssignal auszutreten. Obgleich die Erfindung zu beispielhaften Erläuterungszwecken als ein 4x1- Schalter dargestellt ist, kann der Schalter ausgedehnt werden, so daß er jede Zahl von Eingängen aufweist. Um mehrere Ausgänge zu bieten, wie beispielsweise bei einem MxN-Schalter, ist die gewünschte Schalteranordnung durch parallele Ansteuerung von N Mx1-Schaltergruppen gebildet. Eine weitere Ausdehung ist möglich, indem viele MxN-Gruppen parallel angesteuert werden.
• Es wird nun auf den Aufbau des Schalters in Fig. 2 Bezug genommen. Vier Eingangsanschlüsse 1, 2, 3 und 4 sind mit vier NAND- Schaltungen 10, 20, 30 und 40 in der Stufe Nr. 1 verbunden, die jeweils zwei Eingänge haben, wobei jeder Eingangsanschluß eine einzelne der NAND-Schaltungen ansteuert. Die Ausgangsleitungen der NAND-Schaltungen dieser ersten Stufe sind paarweise mit den Eingangsleitungen von zwei NAND-Schaltungen 50 und 60 der nächsten Stufe Nr. 2 verbunden, die jeweils drei Eingänge aufweisen. Die Ausgänge dieser Schaltungen 50 und 60 sind mit den Eingängen der NAND-Schaltung 70 in der Stufe Nr. 3 verbunden. Der Ausgang 74 der Schaltung 70 dient als Augangsanschluß des 4x1-Schalters. Die Wähleingangsanschlüsse SEL 1, SEL 2 und SEL 3 liefern Wählsignal an die NAND-Schaltungen in den Stufen Nr. 1, Nr. 2 bzw. Nr. 3, wobei beispielsweise der Wähleingangsanschluß SEL 1 ein nicht-invertiertes Wählsignal auf die Wählleitung SEL 11 legt und aufgrund des Inverters 80 ein invertiertes Signal auf die Wählleitung SEL 10 legt. Die 3-Bit- Kombination von Wähleingangssignalen, die an den Wähleingangsanschlüssen liegen, bestimmt, welcher Schaltweg zwischen den Eingangsanschlüssen und dem Augangsanschluß eingerichtet wird.
• Im allgemeinen hat jede NAND-Schaltung in der Stufe Nr. 1 einen ersten Eingang, der mit einem der Eingangsanschlüsse verbunden ist, einen zweiten Eingang, der als Wähleingang dient und mit einer der dieser Stufe zugeordneten Wählleitungen verbunden ist, und einen Ausgang, der mit einem Eingang einer NAND- Schaltung in der nachfolgenden Stufe verbunden ist. Beispielsweise hat die NAND-Schaltung 20 einen ersten Eingang 22, der mit dem Eingangsanschluß 2 verbunden ist, einen Wähleingang 21, der mit der Wählleitung SEL 10 verbunden ist und einen Ausgang 22, der mit dem Eingang 52 der Schaltung 50 verbunden ist. Die übrigen Stufen Nr. 2 und Nr. 3 bestehen jeweils aus NAND- Schaltungen mit drei Eingängen, von denen ein erster Eingang mit einem Ausgang einer NAND-Schaltung in der vorangehenden Stufe, ein zweiter Eingang mit dem Ausgang einer weiteren NAND- Schaltung in der vorangehenden Stufe verbunden ist und ein dritter Eingang als Wähleingang dient, der mit einer von zwei Wählleitungen verbunden ist, die dieser Stufe zugeordnet sind. Weiter weist die NAND-Schaltung einen Ausgang auf. Beispielsweise hat die NAND-Schaltung 50 einen ersten Eingang 53, der mit dem Ausgang 13 der Schaltung 10 verbunden ist, einen zweiten Eingang 52, der mit dem Ausgang 23 der Schaltung 20 verbunden ist, einen Wähleingang 51, der mit der nicht-invertierenden Wählleitung vom Wähleingangsanschluß SEL 2 verbunden ist, und einen Ausgang 54, der mit dem Eingang 73 der Schaltung 70 verbunden ist.
• Wie angegeben, wird die Verbindung zwischen benachbarten Stufen dadurch hergestellt, daß die Ausgänge einer Stufe mit den Eingängen der nächsten Stufe paarweise verbunden werden. Das Ergebnis ist, daß jeder der Ausgänge den Eingang nur einer NAND- Schaltung ansteuert, wodurch die Fortpflanzungsgeschwindigkeit maximiert wird.
• Die Verbindung zwischen dem Wähleingang jeder NAND-Schaltung in einer speziellen Stufe entweder mit der nicht-invertierenden oder der invertierenden Wählleitung, die dieser Stufe zugeordnet sind, erfolgt in folgender Weise. Für jene Schaltungen in derselben Stufe, deren Ausgänge zur Verbindung mit einer NAND- Schaltung in einer nachfolgenden Stufe gepaart sind, ist eine der Schaltungen an ihrem Wähleingang mit der nicht-invertierenden Wählleitung verbunden, während die andere Schaltung an ihrem Wähleingang mit der invertierenden Wählleitung verbunden ist.
• Die Neuheit der vorliegenden Erfindung, wie sie in der nachfolgenden Diskussion des Betriebs des Schalters von Fig. 2 erläutert wird, liegt in der Auswahl und der nachfolgenden Einrichtung eines gewünschten Schaltweges, in dem die geeigneten NAND- Schaltungen gemäß den nachfolgend beschriebenen Anforderungen in einen logisch hohen Zustand gebracht werden, um die Einrichtung des gewünschten Weges auzuführen. Der Schaltweg, der einen der Eingangsanschlüsse 1, 2, 3 oder 4 mit dem Ausgang 74 der Schaltung 70 verbindet, wird dadurch gewählt, daß eine geeignete Kombination von Steuersignalen an die Wähleingangsanschlüsse SEL 1, SEL 2 und SEL 3 angelegt wird, so daß die NAND- Schaltungen in der Gruppe den gewünschten Schaltweg einrichten. Es sei beispielsweise angenommen, daß das digitale Signal, das am Eingang 2 anliegt, jenes ist, das zur Fortpflanzung durch die Schaltergruppe ausgewählt ist. Wie angegeben, muß das Signal die NAND-Schaltungen 20, 50 und 70 durchqueren, bevor es den Ausgang 74 erreicht. Die an den Wählleitungen anliegenden Signale müssen daher die ungewünschten Eingangssignale, die an den Eingangsanschlüssen 1, 3 und 4 anliegen, daran hindern, den Ausgangsanschluß zu erreichen, während sie es dem Signal, das am Eingangsanschluß 2 anliegt, ermöglichen, sich durch die Schalteranordnung fortzupflanzen.
• Damit sich das Signal A durch jede Stufe längs des ausgewählten Weges fortpflanzen kann, muß jede der NAND-Schaltungen 20, 50 und 70 in einen Freigabezustand gebracht werden, der diese NAND-Schaltungen in einen Durchlaßzustand versetzt, so daß, wenn das Signal A in eine dieser NAND-Schaltungen eintritt, es mit dem Ausgang dieser NAND-Schaltung verbunden wird und dadurch zur Fortpflanzung zur nächsten Stufe verfügbar macht. Dieser Freigabezustand wird für jede NAND-Schaltung im ausgewählten Weg dadurch eingerichtet, daß jeder ihrer Eingänge mit Ausnahme desjenigen, der das Wähleingangssignal führt, in einen logisch hohen Zustand gebracht wird. Bei der vorliegenden Erfindung wird der Freigabezustand jeder NAND-Schaltung im gewählten Weg dadurch erzielt, daß (1) die speziellen NAND- Schaltungen in jeder Stufe, deren Ausgänge mit derselben NAND- Schaltung in der nächsten Stufe zusammen mit dem Ausgang der NAND-Schaltung in der laufenden Stufe, die im Weg liegt, in einen logisch hohen Zustand gebracht werden, und (2) ein Wählsignal hohen Zustands an den Wähleingang jeder NAND-Schaltung im ausgewählten Weg gelegt wird. Speziell werden der Ausgang der Schaltung 10 (der mit dem Ausgang der Schaltung 20 gepaart ist) und der Ausgang der Schaltung 60 (der mit dem Ausgang der Schaltung 50 gepaart ist) in einen logisch hohen Zustand gebracht, in dem ein Signal niedrigen Zustandes an ihre jeweiligen Wähleingänge angelegt wird. Dementsprechend wird der Schaltweg für den Eingang 2 eingerichtet, indem ein Logiksignal niedrigen Zustandes, ein Logiksignal hohen Zustandes und ein Logiksignal hohen Zustandes an die Wähleingangsanschlüsse SEL 1, SEL 2 bzw. SEL 3 angelegt werden.
• Der Gesamteffekt davon, daß die geeigneten NAND-Schaltungen in einen logisch hohen Zustand gebracht werden, besteht darin, daß das digitale Signal, das an dem gewählten Eingangsanschluß anliegt, sich durch jede Stufe fortpflanzen kann und am Ausgangsanschluß erscheint, während gleichzeitig verhindert wird, daß Signale, die an den anderen Eingangsanschlüssen anliegen, den Ausgangsanschluß erreichen. Der Betrieb des 4x1-Schalters in Fig. 2 in Abhängigkeit von den Wählsignalen wird nachfolgend beschrieben.
• In Stufe Nr. 1 legt das Wählsignal niedrigen Zustandes, das SEL 1 zugeführt wird, ein Signal hohen Zustandes an die Eingangsleitung 21 der Schaltung 20, wodurch es dem Signal A ermöglicht wird, am Ausgang 23 in invertiertem Zustand zu erscheinen. Das Signal niedrigen Zustandes an SEL 1 legt auch das Signal B, das am Eingangsanschluß 4 eintritt, an den Ausgang der Schaltung 40 in invertiertem Zustand, während die Ausgänge der Schaltungen 10 und 30 in logisch hohen Zustand versetzt werden, wodurch verhindert wird, daß die Eingangssignale, die an den Eingangsanschlüssen 1 und 3 anstehen, sich durch die Schalteranordnung fortpflanzen können.
• In Stufe Nr. 2 legt das Wählsignal hohen Zustandes, das an SEL 2 angelegt wird, ein Signal hohen Zustandes an den Eingang 51 und zwingt den Ausgang der Schaltung 60 in einen hohen Zustand, indem es ein Signal niedrigen Zustandes an den Wähleingang 61 koppelt. Die Schaltung 60 muß in einen hohen Zustand versetzt werden, weil die Ausgänge der Schaltungen 50 und 60 gepaart werden, um derselben Schaltung 70 in der folgenden Stufe Nr. 3 zugeführt zu werden. Das Signal hohen Zustandes am Ausgang 64 wird dem Eingang 72 der NAND-Schaltung 70 zugeführt, während das Signal A sich vom Ausgang 54 zum Eingang 73 der Schaltung 70 fortpflanzt. In der Stufe Nr. 3 schaltet das Signal hohen Zustandes, das an SEL 3 anliegt, die Schaltung 70 frei und koppelt dadurch das Signal A an den Ausgang 74.
• Die vorliegende Erfindung, wie sie in der Ausführungsform von Fig. 2 offenbart ist, verwendet in den kaskadierten Stufen NAND-Schaltungen . Obgleich NAND-Schaltungen gegenüber Durchlaßtransistorwählern (Fig. 1) vorzuziehen sind, weil sie in der CMOS-Familie am schnellsten durchschalten, ist ein Nachteil die FAST-Verdoppelung der Anzahl der Transistoren mit einer entsprechenden Vergrößerung der Chipfläche. In Schalteranordnungen ähnlich jener, die in Fig. 2 gezeigt ist, kann dann, wenn andere binäre Logikschaltungen zur Ausführung des Schalters verwendet werden, die Einrichtung eines ausgewählten Schaltweges dadurch ausgeführt werden, daß Torschaltungen gemäß den zuvor beschriebenen Erfordernissen in einen speziellen Logikzustand gebracht werden.
• Eine bevorzugte Ausführungsform der vorliegenden Erfindung ist in Fig. 3 gezeigt, um den Betrieb des Schalters zu erläutern, wo wiederum ein 4x1-Schalter verwendet wird. Der Schalter in Fig. 3 unterscheidet sich von jenem nach Fig. 2 dadurch, daß 2:1-Durchlaßtransistorwähler 12 anstelle von NAND-Schaltungen in Stufe Nr. 1 verwendet werden. Alle nachfolgenden Stufen sind wieder mit NAND-Schaltungen ausgeführt.
• Eine Konfiguration eines Wählers 12 enthält, wie in Fig. 3 gezeigt, einen ersten Schater 31 aus einem komplementären Paar MOSFETS T3 und T4 vom P- bzw. N-Typ, die parallel zwischen den Eingangsanschluß 2 und eine gemeinsame Verbindung 27 geschaltet sind. Ein zweiter Schalter 32 aus einem komplementären Paar MOSFETS T5 und T6 vom P- bzw. N-Typ sind parallel zwischen den Fingangsanschluß 1 und die gemeinsame Verbindung 27 geschaltet. Das Gate des Transistors T 3 vom P-Typ des ersten Schalters 31 und das Gate des Transistors T6 vom N-Typ des zweiten Schalters 32 sind miteinander verbunden und mit einem ersten Steuereingangsanschluß verbunden, der seinerseits mit der nichtinvertierenden Wählleitung des Wähleingangsanschlusses SEL 1 verbunden ist. Das Gate des Transistors T4 vom N-Typ des ersten Schalters 31 und das Gate des Transistors T5 vom P-Typ des zweiten Schalters 32 sind zusammen mit einem zweiten Steuereingangsanschluß verbunden, der mit der invertierenden Wählleitung des Wähleingangsanschlusses SEL 1 verbunden ist.
• Der 2:1-Durchlaßtransistorwähler arbeitet in folgender Weise. Wenn ein Logiksignal hohen Zustandes an SEL 1 anliegt und daher ein Logiksignal niedrigen Zustandes an SEL 10 anliegt, dann sind die Transistoren T3 und T4 des ersten Schalters 31 in den nicht-leitenden oder Sperrzustand vorgespannt, wodurch sie einen offenen Schalter zwischen dem Eingangsanschluß 2 und der Verbindzung 27 bilden. Dieselben Wählsignale spannen die Transistoren T5 und T6 des zweiten Schaters 32 in den Einschaltoder Durchlaßzustand vor, so daß ein geschlossener Schalter zwischen dem Eingangsanschluß 1 und der Verbindung 27 eingerichtet wird. Das am Eingangsanschluß 1 anstehende Digitalsignal wird daher zur Fortpflanzung durch den Wähler 12 ausgewählt und wird daher für die Fortpflanzung zur nächsten Stufe verfügbar.
• Wenn alternativ das Signal an SEL 1 sich in logisch niedrigem Zustand befindet und das Signal an SEL 10 daher in logisch hohem Zustand ist, dann werden die Transistoren T5 und T6 des zweiten Schalters 32 so vorgespannt, daß sie einen offenen Zustand zwischen dem Eingangsanschluß 1 und der Verbindung 27 herstellen, und die Transistoren T3 und T4 des ersten Schalters 31 werden so vorgespannt, daß sie einen geschlossenen Zustand zwischen dem Eingangsanschluß 2 und der Verbindung 27 herstellen. Das am Einlaßanschluß 2 anstehende digitale Signal wird daher an den Ausgang des Wählers 22 gelegt und ist daher für die Fortpflanzung zur Stufe Nr. 2 verfügbar.
• Die übrigen Stufen Nr. 2 und Nr. 3 sind mit NAND-Schaltungen in ähnlicher Weise wie die des Schalters der Fig. 2 ausgeführt. Jedoch werden NAND-Schaltungen mit zwei Eingängen in der Stufe Nr. 2 anstelle solcher mit drei Eingängen gemäß Fig. 2 verwendet, weil der Satz 2:1-Wähler die halbe Anzahl von Signalen der Stufe Nr. 2 wie im Satz NAND-Schaltungen in Stufe Nr. 1 von Fig. 2 zur Verfügung stellt. Im allgemeinen wird dieselbe Kombination von Wählsignalen in Fig. 2 den Wähleingangsanschlüssen SEL 1, SEL 2 und SEL 3 zur Verfügung gestellt, um denselben Schaltweg einzurichten. Beispielsweise koppelt in Abhängigkeit von den angegebenen Steuersignalen an den Wähleingangsanschlüssen zum Schalten des Signals A der Wähler 12 das Signal A an den Eingang der Schaltung 50, diese koppelt das Signal A zur Schaltung 70, die Schaltung 60 wird in einen hohen Zustand (wie in Fig. 2) versetzt, weil ihr Ausgang mit dem Ausgang der Schaltung 50 verbunden ist, und die Schaltung 70 wird freigeschaltet, um es dem Signal A zu ermöglichen, am Ausgangsanschluß zu erscheinen.
• Was hier gezeigt und beschrieben worden ist, sind zwei Ausführungsformen einer neuen baumartigen Architektur, in der das Schalten durch Einrichten eines ausgewählten Schaltweges ausgeführt wird, während gleichzeitig die anderen ungewünschten Schaltwege blockiert werden. Insbesondere bringt die Anwendung einer geeigneten Kombination von Steuersignaien an den binären Logikschaltungen im Schalter die Logikschaltungen in geeignete Betriebszustände, wodurch nur der Pfad, der einem gewünschten Eingangssignal entspricht, eingerichtet wird. Die bevorzugte Ausführungsform, die 2:1-Durchlaßtransistorwähler in der ersten Stufe verwendet, ergibt nahezu dieselbe Geschwindigkeit wie die Ausführungsform, die NAND-Schaltungen verwendet, während sie außerdem die Anzahl der Transistoren minimiert. Da die NAND- Schaltungen in Stufe Nr. 1 von Fig. 2 über die Hälfte der Schalterfläche einnehmen, ist die Minimierung der Transistorzahl ein wesentlicher Vorteil. Obgleich der Durchlaßtransistorwähler etwas langsamer ist, kann dieser Nachteil doch vernachlässigt werden, weil der Durchlaßtransistorwähler nur in der ersten Stufe eingesetzt wird, die von einem äußeren Treiber hoher Leistung angesteuert wird. Die vorliegende Erfindung steigert daher die Fortpflanzungsgeschwindigkeit als Folge der Ausführung mit "schnellen" Logikschaltungen (NAND-Schaltungen in den beschriebenen CMOS-Schaltern) und der Minimierung der Transistorfläche. Die Flächenverminderung minimiert die Ausbreitungsverzögerung aufgrund der kürzeren Verbindungen, die mit der geringeren Anzahl Transistoren einhergehen. Der Vorteil der kürzeren Verbindungslängen, der bei der bekannten Schaltung von Fig. 1 nicht gegeben ist, weil die Verbindungslängen schnell mit der Anzahl N der Stufen ansteigt, ermöglicht eine weitere Geschwindigkeitssteigerung.
• Die Ausführungsformen gemäß der vorliegenden Erfindung sind nicht auf die CMOS-Ausführung beschränkt, und die Einrichtungen zur Erstellung eines gewünschten Schaltweges gemäß den oben unter Bezugnahme auf die Ausführungsformen der Fig. 2 und 3 beschriebenen Erfordernisse sind auch auf andere Schalterkonfigurationen anwendbar, die andere binäre Logikschaltungen verwenden, die für die spezielle Technik geeignet sind. Beispielsweise kann eine Technik, die eine NAND-Funktion mit einer kaskadierten Sequenz aus einer NOR- und einer UND-Schaltung realisiert, vorteilhafter sein, doch fällt diese Auführungsform noch in den Umfang der vorliegenden Erfindung, weil ein Schaltweg in derselben Weise eingerichtet wird, wie in den anhängenden Ansprüchen und der diese stützenden Beschreibung beschrieben ist. Weil CMOS für die hier beschriebene Schaltergruppe die bevorzugte Technologie ist, wird die Verwendung von NAND-Schaltungen durch die Tatsache bestimmt, daß die schnellste Schaltung in CMOS-Technologie die NAND-Schaltung ist.

Claims (9)

1) Schalter, enthaltend

eine Vielzahl von Schalteinrichtungen (10, 20, 30, 40, 50, 60, 70), die als mehrstufiger verzweigter Multiplexer ausgebildet sind, wobei eine erste Stufe des verzweigten Multiplexers Eingangssignale empfängt, und eine letzte Stufe eine einzige Schalteinrichtung (70) enthält, die mit einem Ausgangsanschluß verbunden ist; wobei jede der Schalteinrichtungen (10, 20, 30, 40, 50, 60, 70) eine Vielzahl von Signaleingangen (22, 52, 53, 72, 73), einen Ausgang (13, 23, 54, 64, 74) und eine Steuereingangseinrichtung (21, 51, 71) aufweist,

dadurch gekennzeichnet,

daß der Ausgang (21, 51) jeder Schalteinrichtung (10, 20, 30, 40, 50, 60) vor der letzten Stufe der einzige Treiber eines zugehörigen Eingangs (52, 53, 72, 73) einer Schalteinrichtung (50, 60, 70) in der direkt folgenden Stufe ist, und der Ausgang (74) der einzigen Schalteinrichtung (70) in der letzten Stufe mit dem Ausgangsanschluß verbunden ist;

wobei jede der Schalteinrichtungen (10, 20, 30, 40, 50, 60, 70) in einem Sperrzustand betrieben werden kann, um den Ausgang dieser Schalteinrichtung auf einen vorgegebenen logischen Wert zu bringen in Reaktion auf ein erstes Steuersignal an der zugehörigen Steuereingangseinrichtung (21, 51, 61, 71);

und wobei jede der Schalteinrichtungen (10, 20, 30, 40, 50, 60, 70) in einem ungesperrten Zustand betrieben werden kann, um wahlweise ein Signal von einem bestimmten Eingang der Schalteinrichtung zum Ausgang der Schalteinrichtung u schalten in Reaktion auf ein zweites Steuersignal an der zugehörigen Steuereingangseinrichtung (21, 51, 61, 71), und in Reaktion auf Ausgangssignale von Schalteinrichtungen in der vorangehenden Stufe, die sich im gesperrten Zustand befinden.

2. Schalter nach Anspruch 1, wobei jede der Schalteinrichtungen eine NAND-Schaltung (10, 20, 30, 40, 50, 60, 70) enthält;

wobei das erste Steuersignal ein logisches LOW-Signal ist;

wobei das zweite Steuersignal ein logisches HIGH-Signal ist; und

wobei der vorgegebene logische Wert ein HIGH-Signal ist.

3. Schalter nach Anspruch 1, wobei jede der Schalteinrichtungen (10, 20, 30, 40) im ersten Zustand umfaßt:

eine Durchgangstransistor-Auswahleinrichtung (12), die einen Steuereingang aufweist, der mit der zugehörigen Steuereingangseinrichtung der Schalteinrichtung verbunden ist, eine Vielzahl von Signaleingängen, die miteinander verbunden sind, um ein zugehöriges Eingangssignal zu empfangen, und einen Ausgang;

wobei jede der Auswahleinrichtung (12) auf den zugehörigen Steuereingang anspricht, um wahlweise ein Signal eines ausgewählten Signals der Signaleingänge zum Ausgang (27) der Auswahleinrichtung (12) zu schalten.

4. Schalter nach Anspruch 3, wobei

die Auswahleinrichtung (12) einen ersten Eingang (12) und einen weiten Eingang (2) enthält;

wobei die Auswahleinrohtung (12) in Reaktion auf einen ersten Steuerzustand an der Steuereingangseinrichtung betrieben werden kann, um einen geschlossenen Schaltungszustand zwischen dem ersten Eingang (2) und dessen Ausgang (27) und einen offenen Schaltungszustand zwischen dem zweiten Eingang (1) und dessen Ausgang (27) herzustellen; und

wobei die Auswahleinrichtung (12) in Reaktion auf einen zweiten Steuerzustand am Steuereingang betrieben werden kann, um einen offenen Schaltungszustand zwischen dem ersten Eingang (2) und dessen Ausgang und einen geschlossenen Schaltungszustand zwischen dem zweiten Eingang (1) und dessen Ausgang (27) herzustellen.

5. Schalter nach Anspruch 4, wobei die Auswahleinrichtung (12) weiterhin enthält:

eine erste Schalteinrichtung (31), die einen Eingang aufweist, der mit dem ersten Eingang (2) der Auswahleinrichtung (12) verbunden ist; und einen Ausgang (27) aufweist;

eine zweite Schalteinrichtung (32), die einen Eingang aufweist, der mit dem zweiten Eingang (1) der Auswahleinrichtung (12) verbunden ist und einen Ausgang (27) aufweist;

wobei die erste Schalteinrichtung (31) mit der Steuereingangseinrichtung verbunden ist, wobei die erste Schalteinrichtung (31) in einem geschlossenen Zustand vorgespannt wird, wenn der erste Steuerzustand an der Steuereingangseinrichtung vorliegt, und in einem offenen Zustand vorgespannt wird, wenn der zweite Steuerzustand an der Steuereingangseinrichtung vorliegt; und

wobei die zweite Schalteinrichtung (32) mit der Steuereingangsschaltung verbunden ist, wobei die zweite Schalteinrichtung (32) in einem offenen Zustand vorgespannt wird wenn der erste Steuerzustand an der Steuereingangsschaltung vorliegt, und in einem geschlossenen Zustand vorgespannt wird wenn der zweite Steuerzustand an der Steuereingangseinrichtung vorliegt.

6. Schalter nach Anspruch 5, wobei die erste Schalteinrichtung (31) einen ersten Reihenschalttransistor (T3) enthält, der zwischen den ersten Eingang (12) und den Ausgang der zugehörigen Durchgangstransistor-Auswahleinrichtung (12) geschaltet ist, und einen zweiten Reihenschalttransistor (T4), der komplementär zum ersten Reihenschalttransistor (T3) ist, der zwischen den ersten Eingang (2) und den Ausgang (27) der zugehörigen Durchgangstransistor-Auswahleinrichtung (12) parallel zu dem ersten Reihenschalttransistor (T3) geschaltet ist;

wobei die zweite Schalteinrichtung (32) einen dritten Reihenschalttransistor (T5) enthält, der zwischen den zweiten Eingang (1) und den Ausgang (27) der Durchgangstransistor- Auswahleinrichtung (12) geschaltet ist, und einen vierten Reihenschalttransistor (T6), der komplementär zum dritten Reihenschalttransistor (T5) ist, der zwischen den zweiten Eingang (1) und den Ausgang (27) der Durchgangstransistor- Auswahleinrichtung (12) parallel zu dem dritten Reihenschalttransistor (T5) geschaltet ist;

wobei der erste Reihenschalttransistor (T3) und der vierte Reihenschalttransistor (T6) komplementäre Transistoren sind, und beide eine Steuerelektrode haben, die zusammen mit einer ersten Steuereingangsverbindung (SEL 11) verbunden sind;

wobei der zweite Reihenschalttransistor (T4) und der dritte Reihenschalttransistor (T5) komplementäre Transistoren sind, und beide eine Steuerelektrode haben, die zusammen mit einer ersten Steuereingangsverbindung (SEL 10) verbunden sind;

wobei die ersten und zweiten Reihenschalttransistoren (T3, T4) zu Zwecken der Leitfählgkeit vorgespannt sind, und die dritten und vierten Reihenschalttransistoren (T5, T6) zu Zwecken der Sperrung vorgespannt sind, wenn ein erster Spannungspegel an der ersten Steuereingangsverbindung (SEL 11) vorliegt und ein zweiter Spannungspegel an der zweiten Steuereingangsverbindung (SEL 10) vorliegt; und

wobei die dritten und vierten Reihenschalttransistoren (T5, T6) zu Zwecken der Leitfähigkeit vorgespannt werden und die ersten und zweiten Reihenschalttransistoren (T3, T4) zu Zwecken der Sperrung vorgespannt werden, wenn der zweite Spannungspegel an der ersten Steuereingangsverbindung (SEL 11) vorliegt und der erste Spannungspegel an der zweiten Steuereingangsverbindung (SEL 10) vorliegt;

wobei, wenn der erste Spannungspegel an der ersten Steuereingangsverbindung (SEL 11) vorliegt und der zweite Spannungspegel an der zweiten Steuereingangsverbindung (SEL 10) vorliegt, digitale Signale, die am ersten Eingang (2) vorliegen, mit dem Durchgangstransistor-Auswahleinrichtungsausgang (27) verbunden werden, und wobei digitale Signale, die am zweiten Eingang (1) vorliegen, mit dem Durchgangstransistor- Auswahleinrichtungsausgang (27) verbunden werden, wenn der zweite Spannungspegel an der ersten Steuereingangsverbindung (SEL 11) vorliegt und der erste Spannungspegel an der zweiten Steuereingangsverbindung (SEL 10) vorliegt.

7. Breitbandschalter zum Schalten von Signalen zwischen einer Vielzahl von Eingangsanschlüssen und einer Vielzahl von Ausgangsanschlüssen, enthaltend:

eine Parallel-Kombination von Multiplexereinrichtungen, wobei deren Eingangsenden (72) jeweils mit den Eingangsanschlüssen (1...16) verbunden sind und wobei deren Ausgangsenden (78) jeweils mit einem entsprechenden Ausgangsanschluß (OUTPUT 1 ... OUTPUT N) verbunden sind;

wobei jede der Multiplexereinrichtungen eine Vielzahl Schalteinrichtungen (80) enthält, die als mehrstufige verzweigte Multiplexer ausgebildet sind, wobei die erste Stufe als Eingangsende für jede Multiplexereinrichtung dient und die letzte Stute eine einzige Schalteinrichtung enthält, die als Ausgangsende dient;

wobei für jede Multiplexereinrichtung

jede der Schalteinrichtungen (80) eine Vielzahl von Signaleingängen, einen Ausgang und eine Steuereingangsschaltung aufweist;

wobei der Ausgang jeder Schalteinrichtung (80) vor der letzten Stufe der einzige Treiber eines zugehörigen Eingangs einer Schalteinrichtung (80) in der direkt folgenden Stufe ist, und der Ausgang der einzigen Schalteinrichtung (80) in der letzten Stufe mit dem Ausgang (78) verbunden ist;

wobei jede der Schalteinrichtungen (80) in einem Sperrzustand betrieben werden kann, um den Ausgang der Schalteinrichtung (80) auf einen vorgegebenen Wert zu bringen in Reaktion auf ein erstes Steuersignal an der zugehörigen Steuereingangseinrichtung; und

wobei jede der Schalteinrichtungen (80) in einem ungesperrten Zustand betrieben werden kann, um wahlweise ein Signal von einem bestimmten Eingang der Schalteinrichtung (80) zum Ausgang der Schalteinrichtung zu schalten in Reaktion auf ein zweites Steuersignal bei der zugehörigen Steuereingangseinrichtung, und in Reaktion auf Ausgangssignale von Schalteinrichtungen (80) in der vorangehenden Stufe, die sich in gesperrtem Zustand befinden.

8. Breitbandschalter nach Anspruch 7, wobei jede der Schalteinrichtungen eine NAND-Schaltung enthält;

wobei das erste Steuersignal ein logisches LOW-Signal ist;

wobei das zweite Steuersignal ein logisches HIGH-Signal ist; und

wobei der vorgegebene logische Wert ein HIGH-Signal ist.

9. Breitbandschalter nach Anspruch 7, wobei jede der Schalteinrichtungen (80) im ersten Zustand der mindestens einen Multiplexereinrichtung umfaßt:

eine Durchgangstransistor-Auswahleinrichtung (12), die einen Steuereingang aufweist, der mit der zugehörigen Steuereingangseinrichtung der Schalteinrichtung (80) verbunden ist, eine Vielzahl von Signaleingängen, die miteinander verbunden sind, um ein zugehöriges Eingangssignal zu empfangen, und einen Ausgang;

wobei jede der Auswahleinrichtung (12) auf den zugehörigen Steuereingang anspricht, um wahlweise ein Signal eines ausgewählten Signals der Signaleingänge zum Ausgang der Auswahleinrichtung (12) zu schalten.