DE3877062T2 - Anordnung fuer cmos-integrierten schaltungsaufbau eines logischen baumes mit eingangsbelastbarkeit. - Google Patents

Anordnung fuer cmos-integrierten schaltungsaufbau eines logischen baumes mit eingangsbelastbarkeit.

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DE3877062T2 DE8888305018T DE3877062T DE3877062T2 DE 3877062 T2 DE3877062 T2 DE 3877062T2 DE 8888305018 T DE8888305018 T DE 8888305018T DE 3877062 T DE3877062 T DE 3877062T DE 3877062 T2 DE3877062 T2 DE 3877062T2
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Description

    Hintergrund der Erfindung
  • Die Erfindung betrifft integrierte Schaltungen und insbesondere digitale logische Schaltungslayouts zum Implementieren von logischen eingangsseitigen Bäumen, wie sie in einem Koordinatenvermittler (Kreuzpunktvermittler) in einem Telekommunikationssystem zur Sprach-, Video- oder Datenübertragung verwendet werden können. Beim Stand der Technik produzierten Verbindungsleitungsverzögerungen in solchen logischen Bäumen, bewirkt durch Unterschiede in den relativ langen Verbindungsleitungen, unerwünschten Signalversatz (Signalverzögerungsdifferenzen) an den Ausgängen der logischen Bäume. Dementsprechend wäre es wünschenswert, eine integrierte Schaltungslayoutanordnung für solche Bäume zu haben, welche diesen Versatz reduziert.
    • Zusammenfassung der Erfindung
  • Signalversatz auf Grund von Verbindungsleitungsverzögerungen in einem logischen Baum mit Eingangsbelastbarkeit ist gemäß der Erfindung durch Verwendung eines kompakten gefalteten Layouts für den logischen Baum reduziert. Im einzelnen ist das erfinderische Layout für solch einen logischen Baum, der aus einer Vielzahl N von logischen Elementen zusammengesetzt ist, wobei jedes solche Element erste und zweite Eingangsanschlüsse und einen Ausgangsanschluß hat, dadurch gekennzeichnet, daß die Vielzahl sieben solcher Elemente enthält, die sequentiell in einer Reihe angeordnet sind (Fig. 4, 603), welche die sieben Elemente in Folge enthält, daß die ersten und zweiten Eingangsanschlüsse der ersten, dritten, fünften und siebten Einrichtungen separat angeschlossen sind, um Signale zu empfangen, die von Quellen ausgehen, die zu den N Elementen außenliegend sind, daß die Ausgangsanschlüsse der ersten und dritten Elemente jeweils separat an die ersten und zweiten Eingangsanschlüsse des zweiten Elements angeschlossen sind, daß die Ausgangsanschlüsse der fünften und siebten Elemente jeweils separat an die ersten und zweiten Eingangsanschlüsse des sechsten Elements angeschlossen sind und
  • daß die Ausgangsanschlüsse der zweiten und sechsten Elemente jeweils an die ersten und zweiten Eingangsanschlüsse des vierten Elements angeschlossen sind und
  • daß die ersten und zweiten Eingangsanschlüsse der ersten, dritten, vierten, fünften und siebten Elemente sowie die Ausgangsanschlüsse der zweiten und sechsten Elemente alle im wesentlichen auf einer ersten Seite der Reihe angeordnet sind und
  • daß die ersten und zweiten Eingangsanschlüsse der zweiten und sechsten Elemente sowie die Ausgangsanschlüsse der ersten, dritten, vierten, fünften und siebten Elemente alle im wesentlichen auf einer zweiten Seite der Reihe, gegenüberliegend zu der ersten Seite von dieser, angeordnet sind.
  • Insbesondere ist, wenn jedes solche logische Element ein mit einem Inverter in Kaskade verbundenes NOR-Gatter ist, solch ein logischer Eingangsbaum ein logischer Multiplexereingangsbaum, der in einer Koordinatenvermittlungsanordnung nützlich ist.
    • Kurze Figurenbeschreibung:
  • Die Erfindung kann zusammen mit ihren Merkmalen, Vorteilen und Charakteristiken besser aus der nachfolgenden detailierten Beschreibung in Zusammenhang mit den Zeichnungen verstanden werden.
  • Es zeigen:
  • Fig. 1 ein schematisches logisches Schaltungsdiagramm, das einen logischen Multiplexereingangsbaum mit acht Informationssignaleingängen enthält, das zur Erläuterung des Hintergrunds der Erfindung nützlich ist,
  • Fig. 2 ein schematisches logisches Schaltungsdiagramm, das ein kompaktes gefaltetes Layout eines logischen Multiplexereingangsbaums mit acht Informationssignaleingängen in Übereinstimmung mit einem speziellen Ausführungsbeispiel der Erfindung enthält,
  • Fig. 3 ein schematisches logisches Schaltungsdiagramm einer integrierten Schaltung mit einer digitalen Koordinatenvermittlungsanordnung, die Layouts logischer Eingangsbäume in Übereinstimmung mit der Erfindung enthält und
  • Fig. 4 ein Blockdiagramm eines kompakten, gefalteten Layouts eines logischen Eingangsbaumes mit vierundsechzig Informationssignaleingängen in Übereinstimmung mit einem anderen speziellen Ausführungsbeispiel der Erfindung.
    • Detailierte Beschreibung
  • Wie in Fig. 1 dargestellt, enthält ein logischer Multiplexereingangsbaum 300 eine erste Multiplexerstufe mit insgesamt acht NAND-Gattern 100, 101, 102 ... 107 in Paaren, welche an eine zweite Multiplexerstufe eingangsseitig angeschlossen sind, die insgesamt vier NAND- Gatter 110, 111, 112, 113 enthält, die jeweils in Serie mit einem INVERTER-Gatter 200, 201, 202, 203 kaskadiert sind. Der Reihe nach sind diese vier INVERTER-Gatter in Paaren an eine dritte Multiplexerstufe angeschlossen, die insgesamt zwei NAND-Gatter 120 und 121 enthält, die jeweils in Serie mit einem INVERTER-Gatter 210 und 210 kaskadiert sind. Weiterhin sind diese letzteren zwei INVERTER-Gatter in Paaren eingangsseitig an eine vierte Multiplexerstufe angeschlossen, die eine Multiplexer 130 enthält, der in Serie mit INVERTER-Gattern 220 und 230 kaskadiert ist und an einen Knoten N1. Darüberhinaus ist der Knoten N1 an ein Paar von Parallelen Pfaden angeschlossen, an einen ersten Pfad, der kaskadierte INVERTER-Gatter 241, 242, 243, 244 enthält, die an einem ersten Ausgangsanschlußpunkt 400 enden und an den zweiten Pfad der INVERTER-Gatter 251, 252, 253 enthält, der an einem zweiten Ausgangsanschlußpunkt 400' endet, der somit das komplementäre Informationssignal zu dem enthält, das am ersten Ausgangsanschlußpunkt 400 entwickelt wird, wobei ein Inverter mehr in dem ersten solchen Pfad ist als in dem zweiten.
  • Um Versatz bei den Elementen zu minimieren, bei Verwendung von CMOS-Technologie zur Implementierung der logischen Gatter, ist jedes der NAND-Gatter, wie es in einer Publikation des Autorem M. Shoji diskutiert wird, die in IEEE Journal of Solid State Physics, vol. SC-21, Seite 875 (Oktober 1986) mit dem Titel "Elimination of Process- Dependet Clock Skew in CMOS VLSI" veröffentlicht ist, symmetrisiert und jedes der INVERTER-Gatter in ähnlicher Weise symmetrisiert, mit der Ausnahme, daß die INVERTER- Gatter in den ersten und zweiten Pfaden von dem Knoten N1 jeweils zu den Ausgangsanschlußpunkten 400 und 400' generell nicht symmetrisiert sind, da keinem dieser INVERTER-Gatter unmittelbar ein NAND-Gatter vorausgeht, das eine Kompensation durch Symmetrisierung erfordern würde. Eine solche Symmetrisierung wird erreicht, wie in dieser Veröffentlichung erläutert, durch Kinzufügen eines Paars von seriell angeschlossenen NFET's (n-Kanal- Feldeffekttransistoren) in dem NMOS Abschnitt des konventionellen CMOS NAND-Gatters, um die Anzahl der NFET's in den beiden Ketten von Transistoren eines solchen Gatters gleich zumachen. Auf der anderen Seite sind die Transistoren in den INVERTER-Gattern in den ersten und zweiten Pfaden derart mit Kanalweiten ausgewählt, daß in Antwort auf eine nach oben gehende Signalflanke an dem Knoten N1 die Summe der resultierenden pull-up Verzögerungen, bzw. Anstiegsverzögerungen, in den ersten und zweiten Pfaden gleich gemacht werden, und zur selben Zeit die Summe der resultierenden pull-down Verzögerungen, bzw. Abfallverzögerung, in diesen Pfaden ebenfalls gleich gemacht werden, d.h. die Summe der resultierenden Anstiegsverzögerungen der INVERTER-Gatter 242 plus 244 ist gleich der resultierenden Anstiegsverzögerung der INVERTER- Gatters 252, und darüberhinaus ist zur selben Zeit in Antwort auf diese nach oben gehende Signalflanke an dem Knoten N1 die Summe der resultierenden Abfallverzögerungen der INVERTER-Gatter 241 plus 243 gleich der Summe der resultierenden Abfallverzögerungen der INVERTER-Gatter 251 plus 253. In gleicher Weise ist in Antwort auf eine nach unten gehende Signalfanke an dem Knoten N1 die Summe der resultierenden Anstiegsverzögerungen der INVERTER-Gatter 241 plus 243 gleich der Summe der resultierenden Anstiegsverzögerungen der INVERTER-Gatter 251 plus 253 gemacht, und die Summe der Abfallverzögerungen der INVERTER-Gatter 242 plus 244 ist gleich der Summe der resultierenden Abfallverzögerung dfes INVERTER-Gatters 252. In diesem Zusammenhang sollte daran erinnert werden, daß in beliebigen CMOS-Gattern der NMOS-Abschnitt in Antwort auf ein nach oben gehendes Eingangssignal den Ausgang des Gatters nach unten zieht, wohingegen der PMOS-Abschnitt in Antwort auf ein nach unten gehendes Eingangssignal den Ausgang des Gatters nach oben zieht.
  • Es ist wichtig, falls CMOS-Technologie für die logischen Gatter verwendet wird, daß die NAND-Gatter 110, 111, 112, 113 (in der zweiten Stufe des logischen Baums) symmetrisiert sind und daß die INVERTER-Gatter 200, 201, 202 und 203 (in einer solchen zweiten Stufe) ebenfalls symmetrisiert sind. In ähnlicher Weise ist es wichtig, daß die NAND-Gatter 120, 121 und die INVERTER-Gatter 210 und 211 in der dritten Stufe symmetrisiert sind und daß das NAND-Gatter 130 und das INVERTER-Gatter 220 in der vierten Stufe symmetrisiert ist. Auf diese Weise wird Versatz nicht über eine Vielzahl von Stufen akkumuliert. Es ist weiterhin erwünscht, obwohl nicht entscheidend, daß die NAND-Gatter 100, 101, 102, ... 107 (in der ersten Stufe) symmetrisiert sind.
  • Wie weiter in Fig. 1 dargestellt, sind insgesamt acht gepulste Eingangsinformationssignale AO, A1, A2, ... A7 durch insgesamt acht Steuersignale C0, C1, C2, ... C7 jeweils gesteuert. Zu irgendeinem zeitlichen Moment ist zumeist eines dieser steuersignale in dem logischen High- Level und somit ist zumeist eines der NAND-Gatter 100, 101, 102 ... 107 jeweils aktiviert, d.h. es erlaubt dem korrespondierenden Informationssignal, durch dieses NAND- Gatter fortzuschreiten. Falls z.B. das steuersignal C2 high ist und die verbleibenden steuersignale low sind, läuft dann A2, und nur A2 (als A2-invertiert) zur nächsten Stufe des Multiplexers, d.h. läuft zu dem NAND-Gatter 111 in der zweiten Stufe des Baums. Da alle anderen steuersignale, insbesondere C3 mitumfassend, somit dann low sind, ist der Ausgang des NAND-Gatters 103 high und aktiviert somit das NAND-Gatter 111, um das Signal A2-invertiert zu dem INVERTER-Gatter 201 durchzulassen und dann das resultierende Signal A2 zu dem NAND-Gatter 120 in der dritten Stufe durchzulassen, usw. durch die verbleibende vierte Stufe (oder noch weitere Stufen, falls irgendwelche vorhanden sind). Somit kann das Eingangsinformationssignal A2, und kein anderes, jeweils den gesamten Weg zu den Ausgangsanschlußpunkten 400 und 400' als Ausgangsinformationssignal A2 und A2-invertiert durchlaufen, falls und solange C2 high ist. In ähnlicher Weise fortschreitend kann jeweils irgendeines der anderen Eingangsinformationssignale zu und als Ausgangsinformationssignal mit seinem Komplement an den Ausgangsanschlußpunkten 400 und 400' ankommen, falls und solange das zu dem anderen Signal korrespondierende Steuersignal high ist.
  • Wie in Fig. 2 dargestellt, ist der vorstehend beschriebene logische Multiplexereingangsbaum 300 in ein kompakt gefaltetes Layoutschema in der XY-Ebene geteilt (Hauptoberfläche des Halbleiterchips). Das Layout besteht im wesentlichen aus jeweils miteinander verbunden ersten und zweiten Reihen 301 und 302, um Signalversatz zu minimieren, der durch Verbindungsleitungsverzögerungen bewirkt wird und um zur selben Zeit die Halbleiterchipfläche ökonomischer zu nutzen. Die erste Reihe 301 enthält die erste Stufe, und nur die erste Stufe, des logischen Multiplexerbaumes, die im wesentlichen aus den NAND-Gattern 100, 101, 102, ... 107 besteht, wohingegen die zweite Reihe 302 alle verbleibenden Stufen des logischen Baums enthält. Es ist festzuhalten, daß falls die erste Stufe konstruktiv ausgelegt ist, um mehr als gerade acht (=2³) Informationssignaleingänge AO, A1, ... A7 (plus einen separaten Steuersignaleingang C0, C1, C2, ... C8 für jeden solchen Informationssignaleingang) zu empfangen und statt dessen konstruktiv ausgelegt ist, um z.B. 2n Eigänge (n=ganzzahlig) zu empfangen, dann wird die erste Reihe 2n NAND-Gatter enthalten und die zweite Reihe wird 2n-1 NAND- GAtter enthalten, von denen jedes seinen Ausgangsanschluß an den Eingangsanschluß von einem korrespondierenden INVERTER-Gatter angeschlossen hat, das ist ähnlich zu der Weise, in welcher die zweite Reihe 302 konstruiert ist, wie in Fig. 2 dargestellt, plus einem End-INVERTER-Gatter, ähnlich zu dem INVERTER-Gatter 230 in der zweiten Reihe 302. Mit anderen Worten besteht jede Stufe (mit Ausnahme der ersten) im wesentlichen aus halb so vielen NAND-Gattern wie die Stufe, die dieser unmittelbar vorhergeht, plus einem INVERTER-Gatter in Kaskade mit jedem solchen NAND- Gattern, und es bestehen dabei insgesamt (n+1) Stufen. Es ist festzuhalten, daß in dem Layout des logischen Baumes 300 die ersten und zweiten Reihen 301 und 302 jeweils beide parallel zur Y-Richtung verlaufen: d.h. beide dieser Reihen können als entweder in die + oder - Y-Richtung verlaufend angesehen werden. Es ist festzuhalten, daß an irgendeinem Ort in der Y-Richtung die erste Reihe 301 eine breite (in der X-Richtung) von der einem logischen Gatter hat, d.h. sie ist ein NAND-Gatter breit, wohingegen die zweite Reihe zwei logische Gatter breit ist, d.h. ein NAND- Gatter in Kaskade verbunden mit einem INVERTER-Gatter.
  • Vorteilhaft sind alle NAND-Gatter 100, 101 ... 107 in der Reihe 301 wechselseitig identisch und in der Reihe 302 sind alle NAND- plus INVERTER-Gatter Kaskaden wechselseitig identisch. Auf diese Weise ist die elektrische Pfadlänge, die sowohl Verdrahtungs- als auch Gatterverzögerungen von jedem Eingang AO, A1 ... A7 zu dem Knoten N1 enthält, die gleiche für alle. Somit kommen, wenn der logische High- Level von einem der Steuersignale C0, C1, C2, ... C7 zu einem anderen schaltet, die korrespondierenden Informationssignale an dem Knoten N1 in einer korrelierten Weise an. Falls z.B. anfänglich C2 = 1, C6 = 0 und unmittelbar danach C2 = 0, C6 = 1, dann wird an dem Knoten N1 die hintere Flanke des ankommenden Informationspulses korrespondierend zu dem Informationssignal A2 unmittelbar gefolgt von der führenden Flanke der ankommenden Informationspulse entsprechend dem Informationsstrom A6 ohne unerwünschtes Überlappen oder Verzögern dazwischen.
  • Fig. 3 zeigt eine 8 Eingangs x 8 Ausgangs- Koordinatenvermittlungsanordnung 500, die acht Eingangssignalpfade I0, I1, I2, ... I7 zum Empfangen von acht Eingangsinformationssignalen enthält, acht Eingangspuffer IB0, IB1, IB2, ... IB7 zum Entwickeln korrekter Signalpegel für die acht Eingangsinformationssignale A0, A1, A2, ... A7, acht logische Multiplexerbäume 300, 310, 320, ... 370 enthält, von denen jeder in Übereinstimmung mit dem kompakten gefalteten Layout 300 konstruiert ist, das aus ersten und zweiten Reihen 301 und 302, die in Fig. 2 dargestellt sind, zusammen mit ersten und zweiten Signalpfaden (nicht im Datail dargestellt) besteht, zum Entwickeln von acht Ausgangsinformationssignalen und ihren Komplementen an den Ausgangsanschlußpunkten 400, 400', 401, 401', ... 407, 407'.
  • Zusätzlich existieren 8 x 8 = 64 Steuersignale. Ein erster Satz von acht von diesen, bezeichnet mit {C}0, wird der ersten Stufe des logischen Baums 300 zugeführt, gerade als C0, C1, ... C7, wie vorstehend beschrieben, d.h. {C}0 ist der Satz, der durch C0, C1, ... C7 gebildet ist. Ein zweiter Satz von acht von diesen, der durch {C}1 bezeichnet ist, wird ähnlich der ersten Stufe eines zweiten logischen Baums 310 zugeführt, usw., bis schließlich ein achter Satz von acht Steuersignalen {C}7 in ähnlicher Weise der ersten Stufe eines achten logischen Baums 370 zugeführt ist. Es ist festzuhalten, daß jedes der Eingangsinformationssignale A0, A1, ... A7 als Eingang an die ersten Stufen von allen Bäuman 300, 310, ... 370 angeschlossen ist.
  • Es ist zu verstehen, daß die Anordnung 500 von einer 8 Eingangs x 8 Ausgangs- zu einer 64 Eingangs x 17 Ausgangs(oder mehr) Koordinatenvermittlungsanordnung, die in einem einzigen Siliciumchip integriert ist, einfach mit insgesamt 64 Eingangspfaden, insgesamt 64 Eingangspuffern und insgesamt 17 logischen Multiplexerbäumen erweitert werden kann, wobei jeder dieser Bäume eine erste Stufe hat, die im wesentlichen aus insgesamt 64 (2&sup6;) NAND-Gattern besteht, und insgesamt sechs weitere Stufen hat, von denen jede im wesentlichen aus halb so vielen NAND-Gattern besteht (plus einem INVERTER-Gatter in Kaskade mit jedem solchen NAND- Gatter) in der Stufe, die dieser unmittelbar vorhergeht. Auf diese Weise wurde eine 64-Eingangs mal 17-Ausgangs- Koordinatenvermittlung in CMOS-Technologie auf einem einzigen Siliciumchip mit einer minimalen Elementgröße von ungefähr 1,25 Micron hergestellt und wurde erfolgreich bei Datenraten einer Höhe von 280 Megabit pro Sekunde getestet und betrieben.
  • Ein kompaktes gefaltetes Layout für eine solche 64- Eingangs-Koordinatenvermittlungsanordnung ist in Fig. 4 dargestellt, in welcher jeder Kasten in der Reihe 601 ein einzelnes NAND-Gatter repräsentiert und jeder Kasten in den Reihen 602 und 603 ein HAND-Gatter plus ein INVERTER- Gatter, das in Kaskade mit diesem angeschlossen ist, repräsentiert, wobei die Struktur jeder solcher Reihe für positive Werte von Y ein Spiegelbild der Struktur einer solchen Reihe für negative Werte von Y ist.
  • Es ist festzuhalten, daß die Anordnung 500 ein beliebiges Eingangssignal befähigt, simultan in Abhängigkeit von den Steuersignalen so vielen Ausgangsanschlußpunkter wie erwünscht zugeführt zu werden (d.h. übertragend zu werden). Es ist weiterhin festzuhalten, daß zu irgendeinem zeitlichen Moment zumeist eines aus dem ersten Satz {C}0 von Steuersignalen high sein sollte, und (falls erwünscht) zumindest eines aus dem zweiten Satz {C}1, etc., d.h. mehr als ein Eingangssignal kann zu dem selben Ausgangspfad zur selben Zeit zugeführt werden und dadurch unerwünschte Störung bewirken.
  • Es ist zu verstehen, daß letzlich jeder der Eingangsanschlußpunkte und jeder der Ausgangsanschlußpunkte in der Anordnung 500 letztlich mit einem Teilnehmer (nicht dargestellt) in einem Telekommunikationssystem verbunden ist, entweder durch weitere elektronische Einrichtung oder durch elektrooptische und optische Einrichtungen, oder beide, wie es auf diesem Gebiet bekannt ist.
  • Obwohl die Erfindung im Hinblick auf spezielle Ausführungsbeispiele beschrieben worden ist, können verschieden Modifikationen vorgenommen werden, ohne dadurch den Rahmen der Erfinding zu verlassen. Z.B. können an Stelle von symmetrisierten CMOS NAND-Gattern symmetrisierte CMOS NOR-Gatter verwendet werden, die aus konventionellen CMOS NOR-Gattern durch Addieren von PFET's in dem PMOS- Abschnitt hergestellt worden sind.

Claims (6)

1. Logisches Schaltungslayout für einen logischen eingangseitigen Baum (300), der aus einer Vielzahl N von logischen Elementen zusammengesetzt ist, von denen jedes solche Element einen ersten und einen zweiten Eingangsanschluß und einen Ausgangsanschluß hat,
dadurch gekennzeichnet,
daß die Vielzahl erste bis siebte solche Elemente (110, 120, 111, 130, 112, 121, 113) enthält, die sequentiell in einer Reihe (302) angeordnet sind, wobei die Reihe in Folge die ersten bis siebten Elemente enthält,
die ersten und zweiten Eingangsanschlüsse der ersten, dritten, fünften und siebten Elemente (110 - 113) separat angeschlossen sind, um Signale zu empfangen, die von Quellen ausgehen, die extern von allen N Elementen sind,
die Ausgangsanschlüsse der ersten und dritten Elemente (110, 111) jeweils separat an die ersten und zweiten Eingangsanschlüsse des zweiten Elements (120) angeschlossen sind,
die Ausgangsanschlüsse der fünften und siebten Elemente (112, 113) jeweils separat an die ersten und zweiten Eingangsanschlüsse des sechsten Elements (121) angeschlossen sind,
die Ausgangsanschlüsse der zweiten und sechsten Elemente (120, 121) jeweils an die ersten und zweiten Eingangsanschlüsse des vierten Elements (130) angeschlossen sind,
die ersten und zweiten Eingangsanschlüsse der ersten, dritten, vierten, fünften und siebten Elemente (110 - 113) sowie die Ausgangsanschlüsse der zweiten und sechsten Elemente (120, 121) alle im wesentlichen auf einer ersten Seite der Reihe angeordnet sind, und
die ersten und zweiten Eingangsanschlüsse der zweiten und sechsten Elemente (120, 121) sowie die Ausgangsanschlüsse der ersten, dritten, vierten, fünften und siebten Elemente alle im wesentlichen auf einer zweiten Seite der Reihe, gegenüber der ersten Seite von dieser, angeordnet sind.
2. Layout nach Anspruch 1, dadurch gekennzeichnet, daß alle solchen, von den ersten bis zu den siebten, logischen Elemente im wesentlichen wechselseitig identisch in der Struktur sind.
3. Layout nach Anspruch 2, dadurch gekennzeichnet, daß jedes der ersten bis siebten Elemente im wesentlichen aus einem NAND-Gatter mit zwei Eingängen und einem Inverter mit einem einzelnen Eingang bestehen, wobei der Ausgangsanschluß des NAND-Gatters mit dem Eingangsanschluß des Inverters verbunden ist.
4. Layout nach Anspruch 1,
dadurch gekennzeichnet,
daß die Vielzahl N weiterhin achte bis fünfzehnte solche Elemente sequenziell in der Reihe angeordnet enthält, wobei die Reihe in Folge die ersten bis fünfzehnten Elemente enthält,
die ersten und zweiten Eingangsanschlüsse der neunten, elften, dreizehnten und fünfzehnten Elemente separat angeschlossen sind, um Signale zu empfangen, die von Quellen ausgehen, die extern von allen N Elementen sind,
die Ausgangsanschlüsse und die ersten und zweiten Eingangsanschlüsse der neunten bis fünfzehnten Elemente jeweils untereinander in der gleichen Weise verbunden sind, wie die Ausgangsanschlüsse und die ersten und zweiten Eingangsanschlüsse der ersten bis siebten Elemente untereinander jeweils verbunden sind,
die Ausgangsanschlüsse der vierten und zwölften Elemente jeweils separat an erste und zweite Eingangsanschlüsse des achten Elements angeschlossen sind,
die ersten und zweiten Eingangsanschlüsse der neunten, elften, zwölften, dreizehnten und fünf zehnten Elemente sowie die Ausgangsanschlüsse der achten, zehnten und vierzehnten Elemente alle im wesentlichen auf der ersten Seite der Reihe angeordnet sind und
die ersten und zweiten Eingangsanschlüsse der achten, zehnten und vierzehnten Elemente sowie die Ausgangsanschlüsse der neunten, elften, zwölften, dreizehnten und fünfzehnten Elemente alle im wesentlichen auf der zweiten Seite der Reihe angeordnet sind.
5. Layout nach Anspruch 4, dadurch gekennzeichnet, daß alle logischen Elemente in der Reihe wechselweise im wesentlichen identisch sind.
6. Layout nach Anspruch 5, dadurch gekennzeichnet, daß jedes der ersten bis fünfzehnten Elemente im wesentlichen aus einem NAND-Gatter mit zwei Eingängen und einem Inverter mit einem Eingang bestehen, wobei der Ausgangsanschluß des NAND-Gatters mit dem Eingangsanschluß des Inverters verbunden ist.
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