DE1211006B

DE1211006B - Datenverarbeitungssystem

Info

Publication number: DE1211006B
Application number: DES80409A
Authority: DE
Inventors: Marius Cohn; Richard Lindaman
Original assignee: Sperry Rand Corp
Current assignee: Sperry Corp
Priority date: 1961-08-14
Filing date: 1962-07-14
Publication date: 1966-02-17
Also published as: FR1337495A; CH418690A; GB1005197A; NL281599A

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. α.:

G06f

Deutscht Kl.: 42 m-14

Nummer:

Aktenzeichen: S 80409IX c/42 m

Anmeldetag: 14. Juli 1962

Auslegetag: 17. Februar 1966

Zur Verbesserung der Zuverlässigkeit und zur Erhöhung der Arbeitsgeschwindigkeit ist es erwünscht, daß jeder der Verarbeitungsvorgänge mit einem kleinsten Aufwand an Bauteilen bewältigt wird. Da jeder Bauteil eines Datenverarbeitungssystems Fehlern unterworfen ist, kann die Fehlerwahrscheinlichkeit des Systems durch Verringerung der Anzahl der Bauteile herabgesetzt werden. Ferner ist die Arbeitsgeschwindigkeit eines Datenverarbeitungssystems umgekehrt proportional zu der Anzahl der logischen Stufen in dem System, weil jede Verarbeitungsstufe ihren eigenen Anteil zu dem gesamten Zeitbedarf hinzuträgt.

Die Erfindung bezweckt, die Arbeitsgeschwindigkeit eines Datenverarbeitungssystems zu vergrößern und die Gesamtzuverlässigkeit des Systems zu verbessern. Dies erreicht die Erfindung dadurch, daß bei einem Datenverarbeitungssystem mit wenigstens zwei rc-stelligen Wortleitungen in jeder Stellenstufe auf Mehrheitsentscheidung ansprechende Schaltelemente mit den Anschlüssen der Wortleitungen verbunden sind und in den der ersten Stellenstufe nachgeordneten Stellenstufen auf Mehrheitsentscheidung ansprechende Schaltelemente auch durch Ausgangssignale von solchen Schaltelementen vorgeordneter Stufen beeinflußt werden. Bei der Auslegung von Datenverarbeitungssystemen unter Verwendung von auf Mehrheitsentscheidung ansprechenden Schaltelementen gemäß der Erfindung kann eine beträchtliche Steigerung der Arbeitsgeschwindigkeit und eine wesentliche Verringerung der Zahl der Bauelemente zur Durchführung logischer Bestimmungen besonderer Art erreicht werden.

Die Erfindung bezweckt, die Arbeitsgeschwindigkeit eines Datenverarbeitungssystems zu vergrößern und die Zuverlässigkeit des Systems zu verbessern. Die Erfindung geht hierbei von Datenverarbeitungssystemen mit wenigstens zwei n-stelligen Wortleitungen und mehreren elektronischen Mehrheitsentscheidungselementen aus, welche ein Ausgangssignal abgeben, das der Mehrzahl der an die Eingänge gelegten Eingangssignale entspricht und welche derart in mehreren logischen Schaltstufen angeordnet sind, daß die Ausgänge der Elemente jeder niedrigereren Schaltstufe mit den Eingängen der Mehrheitsentscheidungselemente der nächsthöheren Schaltstufe verbunden sind. Die Erfindung ist dadurch gekennzeichnet, daß die die Bits von wenigstens einer Bitstufe der beiden Wörter kennzeichnenden Signale an ein Paar von Verzögerungselementen angelegt werden, deren Verzögerungszeit derart ist, daß der Zeitablauf der Operation vom Eingang zum Datenverarbeitungssystem

Anmelder:

Sperry Rand Corporation,
New York, N. Y. (V. St. A.)

Vertreter:

Dipl.-Ing. E. Weintraud, Patentanwalt,

Frankfurt/M., Mainzer Landstr. 136-142

Als Erfinder benannt:
Marius Cohn,
Richard Lindaman,
Minneapolis, Minn. (V. St. A.)

Beanspruchte Priorität:

V. St. ν. Amerika vom 14. August 1961 (131281)

Ausgang der ersten logischen Schaltstufe synchronisiert wird. Die Verzögerungselemente gestatten die Durchführung gewisser logischer Operationen mit einem viel kleineren Aufwand an Bauteilen. Die Arbeitsvorgänge werden auf eine kleinere Anzahl zurückgeführt. Beispielsweise werden nur drei Operationsperioden für' Wörter mit einer Länge bis zu sieben Bits benötigt.

Insbesondere eignet sich die Erfindung für mit hoher Geschwindigkeit arbeitende Übertragungsnetzwerke oder mit hoher Geschwindigkeit arbeitende Vergleicher.

Einige Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt. Es zeigt

F i g. 1 den Schaltplan eines vierstelligen Übertragnetzwerkes, das mit auf Mehrheitsentscheidung ansprechenden Schaltgliedern bestückt ist,

F i g. 2 den Schaltplan eines vierstufigen, schnellarbeitenden Vergleichers zur Bestimmung des Vergleichswertes von Information, welche durch die in zwei Wörtern enthaltenen Daten wiedergegeben ist,

F i g. 3 eine Schaltungsanordnung einer Ausbildungsform eines auf Mehrheitsentscheidung ansprechenden Schaltelements,

F i g. 4 eine Schaltungsanordnung eines weiteren auf Mehrheitsentscheidung ansprechenden Schaltelements,

F i g. 5 eine Schaltungsanordnung eines Vergleichers, welcher zur Durchführung verschiedener, auf Mehrheitsentscheidung beruhender Vorgänge in

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3 4

Abhängigkeit von verschiedenen Eingangssignalen mente, die getrennt sind durch die beiden Kreuzdurchzuführen vermag, zeichen«. Mit anderen Worten: wird C₁ in Gleichung

Der Übertrag von einer Stufe eines üblichen (1) durch die Mehrheit der Funktionen^;,B₁ und

binären Paralleladdierwerkes wird durch die Mehr- C_1-1 dargestellt. Der Übertrag C₁ __± kann aus der

heit von drei Bits bestimmt, nämlich des Addend- 5 Gleichung (1) durch Ersetzung durch die nächst

Bits und des Äugend-Bits der betreffenden Bitstufe vorgeordneten Funktionen A_i_₁^B_i_₁^C_i_₂ be-

und des Übertrages der zunächst vorgeordneten seitigt werden. Durch Wiederholung dieses Vorgangs

Bitstufe. Allgemein ausgedrückt, gilt für den Übertrag können alle Überträge beseitigt werden, so daß der

der r-ten Stufe eines solchen Addierers die Gleichung: Übertrag der höchsten Stufe zuletzt vollständig durch

Ci = Ai # B # d- (V) ^{10 e}*^ne Gleichnung ausgedrückt wird, die nur die ver-

^1- schiedenen Addenden und Augenden enthält. Sind

In dieser Gleichung bedeuten die beiden Kreuz- beispielsweise i — 3 Stufen vorgesehen, dann erhält

zeichen den Ausdruck »Mehrheit der drei Argu- die Gleichnung (1) den Wortlaut:

C₃ = A₃ # B₃ # [A₂ # B_% # [A₁ # B₁ # (A₀ # O # B₀)]). (2)

Wie ersichtlich, enthält die Gleichnung (2) vier trons kann auch eine Tunneldiode oder eine andere,

eingeklammerte Mehrheitsausdrücke. Diese Aus- mit einem Schwellenwert arbeitende Einrichtung mit

drucksweise entspricht einem Diagramm, welches 20 Erfolg als ein auf Mehrheitsentscheidung anspre-

vier Spalten enthält und infolgedessen vier Arbeits- chendes Element verwendet werden, wie z. B. in

perioden erfordert. In η logischen Stufen (Verzöge- geeigneter Weise angeordnete Transistorelemente

rungszeiten) können die Überträger durch Worte mit usw., wie dies in Fig. 3 dargestellt ist. Es ist jedoch

η Bitstellen dargestellt werden. wichtig, daß die Einheit wie eine mit einem

Auf Mehrheitsentscheidung ansprechende Schalt- 25 Schwellenwert behaftete Einrichtung arbeitet, damit glieder erleichtern die Auslegung von Netzwerken, das auf Mehrheitsentscheidung ansprechende logiwie Vergleichern, Übertragbestimmungsnetzwerken sehe System richtig ausgelegt werden kann,
u. dgl., weil sie weniger Bauelemente erfordern, Zusätzlich zu der größeren Arbeitsgeschwindigkeit weniger Arbeitsperioden benötigen und infolgedes- wird der weitere Vorteil erzielt, daß erheblich wenisen eine erhebliche Verminderung der Arbeitszeit 30 ger Bauteile zur Durchführung der logischen Funkermöglichen. Es ist bereits festgestellt worden, daß tion erforderlich sind, wenn auf Mehrheitsentscheimit η logischen Stufen (Verzögerungszeiten) die dung ansprechende Elemente verwendet werden. Überträge für Wörter mit 2"~¹ Bitstellen bestimmt Neben den auf Mehrheitsentscheidung ansprechenwerden können. Für siebenstellige Wörter, z. B. den Elementen werden Zeitverzögerungsglieder ver- A und B, würde das Verfahren nach Gleichung (2) 35 wendet, um die Arbeitsvorgänge zu synchronisieren sieben Arbeitsperioden erfordern. Durch die Erfin- und in anderer Weise zeitlich aufeinander abzudung wird es möglich, diese Arbeitsvorgänge in nur stimmen. Gewisse teure Bauteile können in ihrer drei Arbeitsperioden durchzuführen. Dieser Vorteil Zahl vermindert werden, wenn diese Bauteile durch wächst mit anwachsender Wortlänge schnell an. bilHge Verzögerungselemente ersetzt werden. Das

Eine einfache Mehrheitsentscheidung kann mittels 40 Ausmaß der benötigten Verzögerung hängt natür-

eines bistabilen Parametron nach Fig. 4 durchge- Hch von den individuellen Komponenten, die in dem

führt werden, welches drei Eingänge hat. Diese Ein- System verwendet werden, ab. Bei einigen Anwen-

richtung besitzt drei Signaleingänge für zeitlich zu- düngen werden spezifische Verzögerungselemente

sammentreffende binäre Signale und liefert ein mit langen Verzögerungscharakteristiken benötigt,

binäres Ausgabesignal, welches mit der Mehrzahl der 45 während in anderen Anwendungen bereits eine

Eingangssignale übereinstimmt. Führen zwei der längere Leitung ausreichend sein kann, um die not-

drei Eingänge binäre Nullen, dann ist das Ausgangs- wendige Verzögerung zur Herstellung von Ko-

signal des auf Mehrheitentscheidung ansprechenden inzidenz zu bewirken.

Elementes eine binäre 0; wenn wenigstens zwei der Bei dem in Fig. 1 dargestellten vierstelligen Über-

Eingabesignale binäre Einsen sind, dann ist das Aus- 50 tragnetzwerk werden die Überträge in drei Perioden

gangssignal eine binäre 1. Die Funktion der Mehr- unter Verwendung einer geringsten Anzahl von auf

heitsentscheidung ist nicht auf Systeme mit drei Ein- Mehrheitsentscheidung ansprechenden Elementen

gangen beschränkt. Sie kann verallgemeinert werden bestimmt. Insgesamt werden nur sechs derartige

auf wenigstens T von N Eingängen, wobei N erne Elemente benötigt. Das erste auf Mehrheitsentschei-

ungerade, positive ganze Zahl ist und T gleich 55 dung ansprechende Element 10 ist mit einer Ein-

Va (N + 1) ist. Natürlich sind auch andere Verall- gangsleitung 11 verbunden, welche ein nicht zu ver-

gemeinerungen möglieh, wie z.B. die Anwendung änderndes Eingangssignal in Form einer binären 0

verschiedengewichtiger Eingangssignale zur Ver- führt. Die individuellen Worte A₀ und B₀ der ersten

änderung des Ausgangssignals, so daß das Aus- Bitstufe bilden daher einen üblichen UND-Kreis.

gangssignal von einem gewissen Schwellwert von T 60 Der Ausgang des ersten Mehrheitsentscheidungs-

abhängt usw. Auch kann eines der Eingangssignale elementes 10 wird gleichzeitig an Eingänge des

ständig eine binäre Eins sein, und in diesem Fall zweiten und des dritten Mehrheitsentscheidungs-

arbeitet das auf Mehrheitsentscheidung ansprechende elementes 12 und 13 geleitet. Die beiden anderen

Element als ODER-Schaltstufe in bezug auf den Eingänge des zweiten Mehrheitsentscheidungs-

Wert »1«. Wenn das stets gleichbleibende Eingangs- 65 elementes 12 werden von der zweiten Bitstufe der

signal eine binäre Null ist, dann arbeitet das EIe- individuellen Worte A₁ und B₁ geliefert. Um die

ment als eine UND-Stufe mit zwei Eingängen für Eingangsvorgänge zwischen den ersten und zweiten

den Wert der binären »1«. An Stelle eines Parame- Mehrheitsentscheidungselementen 10 und 12 zu syn-

chronisieren, sind Verzögerungselemente 14 und 15 den die Eingangssignale der vierten Bitstufe A₃, B₃ den mit den Bitstufen ^l _t und B₁ verbundenen Ein- über geeignete Verzögerungen 19, 20, 21 und 22 gegangen des Mehrheitsentscheidungselementes 12 vor- führt, so daß diese Signale Signale der dritten geschaltet. Das Ausmaß der Verzögerung hängt ab Arbeitsperiode werden und gleichzeitig dem Übervon der Art des ersten Mehrheitsentscheidungs- 5 tragsignal des Mehrheitsentscheidungselementes 13 elementes 10, dessen Arbeitsgeschwindigkeit, Art bei dem sechsten Me'hrheitsentscheidungselementl8 der Arbeitsweise und ähnlicher Parameter dieses eintreten. Unter der Annahme, daß ein Verzöge-Elementes. Der Eingang der zweiten Bitstufe des rungselement hergestellt wird, dessen Zeitperiode Systems wird nicht nur dem Mehrheitsentscheidungs- praktisch gleich der Verzögerungszeit ist, die in anelement 12 zugeleitet, welches den Übertrag von der io deren Teilen der Schaltung eintritt, dann müssen ersten Bitstufe auch erhält, sondern wird zusätzlich zwei dieser Verzögerungselemente hintereinander in auch einem vierten und einem fünften Mehrheits- jedem der Eingänge der vierten Bitstufe vorgesehen entscheidungselement 16 und 17 zugeführt, und zwar sein. Die übrigen Eingänge sind in geeigneter Weise ein Bit jedes Wortes zu einem dieser Elemente. mit Verzögerungselementen ausgestattet, damit an Diese vierten und fünften Mehrheitsentscheidungs- 15 jedem Mehrheitsentscheidungselement Eingangssielemente 16 und 17 haben ferner Eingänge, die von gnale gleichzeitig wirksam werden. Auf diese Weise der dritten Bitstufe gespeist werden, so daß diese können die Überträge von vier Bitstufen durch die Mehrheitsentscheidungselemente je drei Eingänge Aufwendung von drei Verzögerungsperioden unter besitzen. Die Ausgänge des vierten und fünften Verwendung eines Minimums von Bauteilen be-Mehrheitsentscheidungselementes 16 und 17 sind mit 20 stimmt werden.

Eingängen des dritten Mehrheitsentscheidungsele- Die zu diesem Schaltungsentwurf führenden Über-

mentes 13 verbunden, welches über seinen dritten legungen sind im einzelnen in dem Artikel des Erfin-

Eingang den Übertrag der ersten Stufe, wie bereits ders mit dem Titel »Axiomatic Majority-Decision

erwähnt, aufnimmt. Der Ausgang des dritten Mehr- Logic«, erschienen in IRE Transactions on Elec-

heitsentscheidungselementes 13 wird direkt als 25 tronic Computers; Vol. EC-IO, Nr. 1, March, 1961,

Arbeitsergebnis der zweiten Periode an den Ein- beschrieben.

gang des Mehrheitsentscheidungselementes 18 ge- Mehrere Arbeitstheoreme zur Manipulierung von

führt, welches geeignet ist, die vierte Bitstufe der Mehrheitsentscheidungsausdrücken können abgeleitet

individuellen Wörter zu verarbeiten. Um die Arbeits- . werden, welche folgende Gleichheit zur Grundlage

vorgänge in richtiger Weise zu synchronisieren, wer- 30 haben:

(Τ#Ιφ(7φΖφδ) = (»'φΙφΓ)φ(^φΙφΖ)Φδ. (3)

Nachträglich wird ein Übertragnetzwerk, wie es 35 eine auf Mehrheitsentscheidung beruhende Mani-

F i g. 1 darstellt, mathematisch wiedergegeben. Diese pulation verwendet, nämlich die Anwendung der

Einrichtung wird durch die Gleichungen ausgedrückt: Gleichungen (4) und (5) auf Gleichung (6), wodurch

C₀ = A₀^= O φ B₀, (4) Gkktang (8) entsteht:

C₁ = A₁ + -B₁H= C₀, (5) ₄₀ C₂ = (A₂ ^ B₂ ή= A₁) ^= A₂ ^=B₂ φ B₁) ^ C₀.

C₂ = (A₁ φ A₂ φ B₂) φ (A₂ φ B₁ φ BJ φ C₀,(6) ₍₈₎

C₃ = A₃ φ B₃ φ C₂. (7)

_{Ersetzung der Gleichung (1}) _in Gleichung (6) Bei der Ableitung dieses Netzwerkes wird nur liefert folgende Gleichheit:

(A₁ φ A₃ φ B₂) φ (A₂ Φ B₁ φ BJ Φ C₀ = A₂ Φ B₂ φ (A₁ φ B₁ Φ C₀). (9)

Die Manipulation durch Gleichung(3) ist aus- legungen wie das Übertragungsnetzwerk in Fig. 1. reichend für beliebig lange Wörter. Für längere 50 Damit die Einrichtung als Vergleiclier arbeiten kann, Wörter muß sie jedoch wiederholt durchgeführt wer- muß einer der Worteingänge über das ganze System den. Das Übertragnetzwerk der Fig. 1 erfordert drei hinweg negiert werden, wie dies z. B. für den Wort-Arbeitsperioden, um die Überträge von vier Bit- eingang B gilt. Da ferner besondere Überträge für Wörtern zu bestimmen. Wie bereits vorher ange- Vergleichungen nicht benötigt werden, kann wenigdeutet, wurde die vierstellige Wortlänge nur zur 55 stens eines der Mehrheitsentscheidungselemente weg-Erläuterung verwendet; mittels drei Perioden können gelassen werden, nämlich das Mehrheitsentschei-Uberträge von Wörtern bis zu sieben Bitstellen dungselement des Eingangs der zweiten Stufe. Ferner Länge gewonnen werden. Bei der Anordnung nach werden keine Verzögerungselemente zur Schaffung F i g. 1 ist eine beträchtliche Verminderung der Drei- zeitlich zusammentreffender Ausgangssignale befach-Mehrheitsentscheidungselemente möglich gewe- 60 nötigt, jedoch sind Mittel zur Schaffung gleichsen. Diese Verminderung erfordert in gewissen Fäl- zeitiger Eingangssignale an verschiedenen Bauteilen len die Anwendung einer Anzahl von Verzögerungs- des Systems vorgesehen.

elementen. Im allgemeinen sind die Kosten der- Der Vergleicher nach Fig. 2 liefert eine binäre

artiger Verzögerungselemente gering. Dies gilt Eins als Ausgangssignal, wenn A>B ist und ein

besonders für mit hoher Geschwindigkeit arbeitende 65 0-Ausgangssignal, wenn A <C oder = B ist, sofern Schaltpläne. ' der Eingang X eine binäre 0 ist. Ist der Eingang X

Der in Fig. 2 dargestellte Schaltplan eines Ver- eine binäre 1, dann liefert der Vergleicher ein Ausgleichers beruht auf denselben logischen Über- gangssignal 1, wenn A > oder = B ist und ein Aus-

gangssignal 0, wenn A < B ist. Wird das Ausgangssignal des Vergleichers negiert und als Rückkopplungssignal an Stelle des EingangssignalesX angelegt, dann wird ein interessanter Effekt erzielt. Liegen die individuellen Eingangssignale A und B ständig an, dann wird das Ausgangssignal eine Serie von abwechselnden Bitzeichen, z. B. 0101 in dem Falle, daß A = B ist. Diese Anordnung beeinflußt die Arbeitsweise des Vergleichers nicht in dem Fall, daß A nicht gleich B ist. Infolgedessen können alle drei möglichen Zustände, nämlich A > B, A <C B und A=B vollständig in zwei Arbeitsperioden unterschieden werden. Der Mehrheitsvergleicher nach F i g. 2 ist geeignet, zwei mehrstellige Zahlen A und B zu vergleichen, wobei A und B unbezeichnete Zahlen im normalen binären Code sein können und die Vergleichung lediglich nach ihrer Größe erfolgt. Sind A und B bezeichnete Zahlen und sind sie algebraisch zu vergleichen, dann können sie nicht in einem normalen binären Code wiedergegeben werden und der Vergleicher muß entsprechend geändert werden. Sind A und B beispielsweise in einer der binären Darstellungen, die üblicherweise zur Wiedergabe bezeichneter Zahlen in digitalen Rechnern verwendet werden (Komplement zu 1 oder Komplement zu 2), dann muß die Auslegung des Vergleichers durch Umkehrung der Negation an zwei Eingängen oder durch deren Weglassung geändert werden, und zwar bei der am kennzeichnendsten Bitstelle von A und an der 'kennzeichnendsten Bitstelle von B. Da sowohl normale wie auch komplementierte Eingangssignale verfügbar sein sollen, kann der übrige Teil des Komparators unverändert bleiben. Eine Abwandlung kann bei dem in F i g. 2 gezeigten System durchgeführt werden entweder für die Verwendung in abwechselnden Arbeitszyklen, die geeignet sind für die Bestimmung, entweder ob A~>B oder ob A> und gleich B ist. Wird das System mit abwechselndem Arbeitszyklus verwendet, in dem X-Eingang gleich einer binären 0 ist in einem Vorgang und X eine binäre 1 in dem nächsten Arbeitsvorgang ist, dann kann das individuelle Ergebnis eines Arbeitszyklus in einem üblichen Flip-Flop-System bis zum Ergebnis des nächsten Arbeitszyklus gespeichert werden. Auf diese Weise kann der Zustand, daß die Wortwerte von A > sind als B und der Zustand, daß die Wortwerte von A gleich denen von B sind, in aufeinanderfolgenden Arbeitszyklen getrennt festgestellt werden, und mittels Elimination kann auch die Möglichkeit, daß B >■ A ist, festgestellt werden.

Zur vollständigen Erläuterung eines auf Mehrheitsentscheidung beruhenden Vergleichers wird auf F i g. 5 verwiesen. In dieser Anordnung ist der Vergleicherblock mit 50 bezeichnet. Er besitzt eine Mehrzahl von einzelnen Eingängen für ein A-Wort, für ein S-Wort und einen Eingang für das X-Signal. Der .B-Wort-Eingang wird in dem System negiert. Der Vergleicher kann natürlich nach dem Schaltplan der F i g. 2 ausgebildet sein. Der Ausgang des Vergleichers 50 führt zwei einzelne Mehrheitsentscheidungselemente 51 und 52 und ist an einem dieser Mehrheitsentscheidüngselemente negiert. Zusätzlich besitzen die Mehrheitsentscheidüngselemente 51 und 52 einen Y-Eingang und einen negierten »!.«-Eingang. Der Ausgang der Mehrheitsentscheidüngselemente 51 und 52 wird an ein drittes Mehrheitsentscheidüngselemente 53 übertragen, zusammen mit dem unveränderlichen »!.«-Eingang. Der Ausgang dieses Systems läßt sich wie folgt ausdrucken:

Wenn X = O und Y = O, dann ist der Ausgang A >ß.

Wenn X = I und Y = O, dann ist der Ausgang A^B.

Wenn X = O und Y=I, dann ist der Ausgang

Wenn X=I und Y=I, dann ist der Ausgang

ίο Das in Fig. 3 dargestellte, mit Transistor ausgerüstete Mehrheitsentscheidungselement enthält einen Transistor 51· mit drei miteinander verbundenen Eingängen 52 und mehreren Ausgängen 53. Eine an -F₂ liegende Germaniumdiode dient zur Begren-

zung der Amplitude des Ausgangssignales unabhängig von der Zahl der aktiven Eingangssignale. Ein nach der negativen Seite verlaufendes Impulssignal stellt eine binäre »1« dar und das Anlegen des Einganges an Erde eine binäre »0«. Da der Ausgang des Systems gegenüber dem Eingang invertiert ist, kann ein geeigneter zusätzlicher Inverter verwendet werden, sofern eine Inversion des Ausganges nicht gewünscht wird. Ein einziges Eingangssignal ist in seiner Stärke nicht ausreichend, um zu veranlassen, daß der Transistor 51 leitfähig wird.

Die Stärke von zwei oder mehr Impulsen an den Eingängen 52 veranlaßt dagegen den Transistor, in den leitfähigen Zustand überzugehen. Dieser leit-

' fähige Zustand wiederum wird durch einen invertierten Impuls an dem Ausgang so lange dargestellt, als eine Mehrzahl von binären Einsen an dem Eingang vorliegt. In der dargestellten Schaltung können die einzelnen Elemente wie folgt bemessen werden: V₁ ist in dem Bereiche von —4 Volt; V₂ in dem

Bereiche von ungefähr —2 Volt; V₃ in der Größenordnung von — 4VoIt. Es ist wesentlich, daß die Spannung V₂ niedriger ist als die Spannung V₁. Die Eingangswiderstände R₁, R₂ und i?_s liegen vorzugsweise in dem Bereich von 500 Ohm. Der Widerstand R± hat vorzugsweise 50 Ohm und der Widerstand R_L vorzugsweise 400 Ohm. Dieser Stromkreis ist geeignet zur Durchführung von auf Mehrheitsentscheidung beruhenden logischen Entscheidungen. Der in F i g. 4 dargestellte parametrische Schwinger, der als Ganzes mit 38 bezeichnet ist, enthält zwei Kerne 39 und 40 mit lamelliertem Material oder Ferrit. Wicklungen 41, 42, 43 und 44 sind auf diesen Kernen angebracht. Die Wicklungen 41 und 42 liegen in Reihe und in Phase, während die Wickhingen 43 und 44 gegenphasig in Reihe liegen und infolgedessen an die Kerne Signale liefern, die nicht in Phase liegen. Die Wicklungen 43 und 44 bilden zusammen mit einem Kondensator 48 einen Resonanzkreis, der die normale Resonanzfrequenz/ besitzt. Da die Wicklungen 43 und 44 gegenphasig gewickelt sind, wird ein Abgleichen des Systems erzielt, welches eine direkte Kupplung des anfänglichen Erregungsstromes auf den Resonanzkreis vermeidet. Eine Quelle 46 liefert den Erregungsstrom mit einer Normalfrequenz 2/, und eine Gleichstromquelle wie eine Batterie 47 ist vorgesehen, um die Kerne 39 und 40 auf dem Punkt der Permeabilität zu betreiben, welcher ein Maximum an Magnetisierungsänderungen der Kerne bei einer gegebenen Stärke des Erregungsstromes ermöglicht. Wenn der Erregungsstrom der Frequenz 2/ durch die Wicklungen 41 und 42 fließt, schwingt der Resonanzkreis mit den Wicklungen 43, 44 und dem Konden-

sator 48 mit einer subharmonischen Frequenz in der Größe der Hälfte der Frequenz des Erregungsstromes; diese Frequenz wird üblicherweise mit/ bezeichnet. Die anfängliche Schwingung, welche durch die Erregungsstromquelle 46 und die Gleichstromquelle 47 geliefert wird, hat verhältnismäßig geringe Stärke, und diese Schwingung hat die Frequenz/. Die Quellen 46 und 47 liefern den im allgemeinen als Pumpenstrom bezeichneten Erregungsstrom des Parameternetzwerkes. Eine oder mehrere· Signalquellen, von denen jede eine Frequenz 2/ hat, sind bei 49 so angeordnet, daß sie mit dem Resonanzkreis verbunden sind. Wenn die Signalquelle erregt ist, wächst die Amplitude des Stromes in dem Resonanzkreis schnell bis zu einem oberen Grenzwert an und von da an wird die Schwingung auf einem konstanten Pegel gehalten. Die Phasenlage der Schwingung in dem Resonanzkreis ist entweder so, daß sie einen binären Wert 1 wiedergibt oder um 180° versetzt, so daß sie den binären Wert 0 wiedergibt. Die Phasenlagen der Schwingung können nur die eine oder die andere sein und keine andere. Natürlich kann auch ein Parametron mit einem einzigen Kern verwendet werden an Stelle des dargestellten mit zwei Kernen arbeitenden Netzwerkes. Auch dünne magnetisierbare Filme können mit Vorteil angewendet werden.

Bei Anwendung dieser Anordnung als Mehrheitsentscheidungssystem wird eine binäre 1 durch die Phasenlage des Ausgangssignales nur dargestellt, wenn mehrere Eingangssignale eine binäre 1 wiedergeben. Zwei oder mehr Eingangssignale müssen eine binäre 1 führen, damit das Ausgangssignal in dieser Weise gebildet werden kann. Ebenso wird ein Ausgangssignal, das den binären Wert 0 darstellt, nur auftreten, wenn mehrere der Eingangssignale des Parametronnetzwerkes eine binäre 0 bilden. Die in F i g. 4 dargestellte Einrichtung kann in Systemen nach F i g. 1, 2 und 5 leicht eingesetzt werden.

Der in F i g. 2 dargestellte Vergleicher kann zusätzlich zu der Verwendung von Mehrheitsentscheidungselementen auch Minderheitsentscheidungselemente verwenden, jedoch müssen in diesem Fall bestimmte andere Eingänge negiert werden.

Claims

Patentansprüche:

1. Datenverarbeitungssystem mit wenigstens zwei «-stelligen Wortleitungen, mehreren elektronischen Mehrheitsentscheidungselementen,

ίο welche ein Ausgangssignal abgeben, das der Mehrzahl der an die Eingänge gelegten Eingangssignale entspricht und welche derart in mehreren logischen Schaltstufen angeordnet sind, daß die Ausgänge der Elemente jeder niedrigereren Schaltstufe mit den Eingängen der Mehrheitsentscheidungselemente der nächst höheren Schaltstufe verbunden sind, dadurch gekennzeichnet, daß die die Bits von wenigstens einer Bitstufe der beiden Wörter kennzeichnenden Signale an ein Paar von Verzögerungselementen (14,15; 19,21) angelegt werden, deren Verzögerungszeit derart ist, daß der Zeitablauf der Operation vom Eingang zum Ausgang der ersten logischen Schaltstufe (10,16,17) synchronisiert wird.

2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die die Bits einer Bitstufe der beiden Wörter kennzeichnenden Signale an zwei Reihenschaltungen von Verzögerungselementen (19, 20; 21, 22) angelegt werden, deren Verzögerungszeit den Zeitablauf der Operation vom Eingang zum Ausgang mehrerer hintereinander geschalteter logischer Schaltstufen (16,17; 13) entspricht.

In Betracht gezogene Druckschriften:
R. K. Richards, »Arithmetik Operations in
Digital Computers«, V. Nostrand Co., 1961, S. 120 bis 123; »Digital Computer Components and
Circuits«, V. Nostrand Co., 1957, S. 168.

Hierzu 1 Blatt Zeichnungen