DE2647262A1 - Multiplizierschaltung - Google Patents
MultiplizierschaltungInfo
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Description
2647262 Dipl.-Phys. O.E. Weber d-s München π
Patentanwalt Hofbrunnstraße 47
Telefon: (089)7915050
Telegramm: monopolweber münchen
M 457
MOTOROLA, INC.
13Ο3 East Algonquin Road
Schaumburg, 111. 60196
U.S.A.
Multiplizierschaltung
Die Erfindung betrifft allgemein eine integrierte Schaltung
und bezieht sich insbesondere auf eine Zelle einer integrierten Schaltung mit vier Bit mal zwei Bit in einem Bereich, der
als Multiplizierbereich dienen kann.
Das Verfahren nach Booth zur Multiplikation unter Verwendung einer Folge von Multiplizierbits zur Steuerung der digitalen
Multiplizierroutine ist bekannt. Die Reihenfolge der binären O-Bits und der binären 1-Bits der Multiplizierstufe steuert
entweder die Addition oder die Subtraktion des Multiplikanden oder die Addition oder die Subtraktion von Nullen zu dem aufgelaufenen
Teilprodukt. Nach jeder Addition und Subtraktion werden die Ergebnisse um ein Bit nach rechts verschoben. Diese
Technik ist sehr zweckmäßig, weil sie gestattet, eine Multiplikation des Komplements von zwei auszuführen.
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Es lassen sich modifizierte Multiplizierzellen bauen, welche diesen Algorithmus verwenden. Weiterhin kann diese Methode
auch auf eine größere Gruppe von Multiplizierbits ausgedehnt werden, um effektivere Multiplizierzellen-Konfigurationen zu
bilden. Diese Datenmanipulation erlaubt nur die Prüfung von zwei Bits zu einer beliebigen Zeit an einem bestimmten Punkt,
sie läßt sich jedoch auf eine beliebige Anzahl von benachbarten Bits ausdehnen und wird auch als Multiplizierkodierung bezeichnet.
Um eine Zelle mit einem Bereich von vier Bit mal zwei Bit zu realisieren, müssen drei benachbarte Bits geprüft werden,
wozu eine quaternäre Datenverarbeitung verwendet wird. Die Wahrheitstabelle für den quaternären Algorithmus ist folgende:
Multiplizierbits Operation
Addieren Null Addieren Multiplikand Addieren Multiplikand Addieren 2 χ Multiplikand
Subtrahieren 2 χ Multiplikant Subtrahieren Multiplikant Subtrahieren Multiplikand
Subtrahieren Null
Gemäß der Erfindung wird die Ausbreitungsverzogerungszeit dadurch
vermindert, daß ein Multiplizierbereich von vier Bit mal zwei Bit nach diesem bekannten Multiplizierverfahren dadurch
realisiert wird, daß ein logisches Gatter in Form einer Stromschalter-Emitterfolger-Stufe
geschaffen wird, welches es ermöglicht, daß ein invertiertes Ubertragsignal direkt zu seiner
Nachbarzelle innerhalb des Bereiches übertragen werden kann. Externe Ubertragsignale, welche von der Einrichtung mit dem
| 0 | O | 0 |
| 0 | 0 | 1 |
| 0 | 1 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
| 1 | 1 | 1 |
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geringsten Stellenwert im Bereich aufgenommen werden, werden invertiert, bevor sie innerhalb des Zellenbereichs verarbeitet
werden.
Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:
Fig. 1 ein Gesamtblockdiagramm, welches die Erfindung anhand einer Multiplizierzelle mit einem Bereich von 4 Bit mal
2 Bit veranschaulicht,
Fig. 2 ein Blockdiagramm, welches die Schaltungsverbindung von zwei Zellen mit einem Bereich von 4 Bit mal 2 Bit in
einer vereinfachten Multiplizierbereichs-Konfiguration veranschaulicht,
Fig. 3 ein elektrisches Schaltschema eines logischen Verknüpfungsgliedes in Form eines grundlegenden Stromsohalter-Emitterfolgers,
welcher innerhalb der Zelle verwendet werden kann, um invertierte Übertragsignale zu erzeugen, und
Fig. 4 die Wahrheitstabelle für die in der Fig. 3 dargestellte
grundlegende logikschaltung.
Die Fig. 1 veranschaulicht das Gesamtblockdiagramm einer Zelle oder einer integrierten Schaltung mit einem Bereich von 4 Bit
mal 2 Bit, wobei die Funktion S=X.Y+K erzeugt wird, worin
X ein Multiplikand mit 4 Bit ist, wobei T ein Multiplikator
mit 2 Bit ist und wobei K eine Konstante mit 4 Bit ist. Die Hinzufügung der Konstanten ermöglicht es der Einrichtung, daß
sie in einem iterativen Bereich von Bauteilen für größere Wortlängen verwendet werden kann.
Die Gesamteinrichtung weist einen Multiplizier-Dekodier-Teil
10 auf, und sie ist allgemein dazu in der Iiage, eine Mehrzahl
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von Bits ΐ_^|» Yo un(i ^i sOw^-e Datenbits auf den Klemmen 12,
14 und 16 jeweils aufzunehmen. Der Multiplizier-Dekodierer 10 erzeugt eine Mehrzahl von Signalen A, B und G auf den
Ausgangsleitungen 18, 20 bzw. 22. Die Leitungen 18 und 20
steuern selektiv ein Schiebenetzwerk 24, welches auch dazu dient, die Multiplikanden-Bits X_^ ... X^ auf einer Mehrzahl
von Eingangsleitungen aufzunehmen, die allgemein mit 26 bezeichnet
sind. Die Ausgangsleitungen vom Schiebenetzwerk 24 sind in selektiver Weise über ein allgemein bei 32 dargestelltes
Komplementiernetzwerk mit einer Übertrag-Vorschau-Addier- und -Subtrahier-Stufe 30 verbunden. Weiterhin ist
eine Vorzeichenbit-Addierstufe 33 selektiv mit dem Schiebenetzwerk
24, mit der Komplementierstufe 32 und mit der Übertrag-Vorschau-Addierstufe
30 verbunden.
Die Übertrag-Vorschau-Addierstufe 30 ist derart ausgebildet,
daß sie die konstanten Signale KO ... K3 über eine Mehrzahl
von Eingangsklemmen aufnimmt, die allgemein bei 34 dargestellt sind. Weiterhin wird ein Modus-Steuersignal von der Übertrag-Vorschau-Addierstufe
an der Klemme 36 aufgenommen, welches als M bezeichnet ist. Die Übertrag-Vorschau-Addierstufe spricht
selektiv auf einen Übertrag im Eingangssignal G-™ an, welches
an der Klemme 38 aufgenommen wird. Gemäß der obigen Beschreibung
weist die Übertrag-Vorschau-Addierstufe 30 eine Mehrzahl
von logischen Verknüpfungsgliedern auf, welche dazu in der Lage sind, direkt ein Cin-Signal zu empfangen, welches dann, xuenn
es intern im Bereich als ein Signal Cjn erzeugt wird oder alternativ
als Signal an der Klemme 38 extern in bezug auf den Bereich
empfangen wird, dazu führt, daß die Logikschaltung den Übertrag im Signal für eine interne Weiterverarbeitung in der Addierstufe
invertiert. Die Übertrag-Vorschau-Addierstufe erzeugt eine Mehrzahl
von Ausgangsproduktsignalen auf Ausgangs leitungen, die allgemein bei 40 dargestellt sind und mit SO, S1, S2, S3, G n+4, S4
und S5 bezeichnet sind.
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Die Anordnung gemäß Fig. 1 verwendet die Eingangssignale, um
Steuersignale für die Schiebeschaltung und für die Übertrag-Vorschau-Addierstufe
30 zu erzeugen. Weiterhin wird ein (nicht dargestelltes) Polaritäts-Steuersignal 7 dazu verwendet, die
Zelle mit dem Bereich von 4- Bit mal 2 Bit dazu zu bringen, daß sie entweder mit einer positiven oder mit einer negativen logik
arbeitet, und dieses Signal wird in der Vorzeichenbit-Addierstufe 33 erzeugt. Die Steuersignale A, B und G innerhalb der
gesamten Einrichtung werden nach den folgenden Gleichungen erzeugt:
A = Ί_Λ © Y0 (1 mal Multiplikand)
B = Ί_^ί^Λ + Y-1Y0Y1 (2 mal Multiplikand)
C = Pf1 + I-1I0T1 + PI1 (T-1 +Y0) (Addieren/Subtrahieren)
Der Eingang P" ist entweder auf einen hohen logischen Pegel oder
an Masse gelegt, und zwar für eine Arbeitsweise mit einer positiven Logik, wie es nachfolgend anhand der Schaltung gemäß Fig.3
erläutert wird.
Das Schiebenetzwerk 24 ist ein Multiplexer, welcher die Anzahl
X durchläuft (1 mal Multiplikator), welcher die Anzahl X um Λ Bit verschiebt (2 mal Multiplikand) oder welcher den Ausgang auf Null
setzt. Dieses Netzwerk wird durch die Dekodierfunktionen A und B gesteuert, welche gemäß den obigen Ausführungen erzeugt werden.
Die Addierstufe 30 folgt auf ein Schiebenetzwerk, welches die
eigentliche Multiplikation ausführt. Die Addierstufe 30 erzeugt
die Summe oder die Differenz des neu gebildeten Teilproduktes und des aufgelaufenen oder angesammelten Teilproduktes (Konstante
K). Eine Subtraktion erfolgt dadurch, daß das verschobene Produkt invertiert wird und eine Addition mit dem Komplement
von zwei ausgeführt wird. Der Übertrag des Bits mit dem geringsten Stellenwert muß während der Subtraktion eine Eins sein.
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Die zwei Bits mit dem höchsten Stellenwert S4 und S5 werden
zur Vorzeichenerkennung und zur Erkennung des Überlaufs für eine Multiplikation mit dem Komplement von zwei verwendet.
Diese Ausgangssignale werden nur als die Bits mit dem höchsten
und dem zweithöchsten Stellenwert des bei jedem Additionspegels innerhalb eines Multiplizierbereichs aufgelaufenen Produktes
verwendet.
Ein überlauf kann entweder als das Ergebnis des doppelten
Multiplikanden und/oder als das Ergebnis einer Addition oder einer Subtraktion auftreten. Um alle möglichen Bedingungen
einschließlich des Überlaufs darzustellen, muß das Bit S5
mit dem höchsten Stellenwert ein negatives binäres Gewicht aufweisen. Um dies für einen Multiplikationsvorgang für 4
Bit mal 2 Bit zu veranschaulichen, bei dem eine Konstante addiert wird, wird die folgende Addition verwendet:
X^ . X' X2 Xj| X0 Schiebe-Ausgangssignale
+ K^ . K7. K2 K. Kq Konstante
Sc S. . S^ Sp S. Sq Summe
Das Schiebenetzwerk erzeugt 5 Produkt-Bits (maximaler Wert des
zweifachen Multiplikanden) und es wird eine Konstante mit 4- Bit
auf der Seite mit dem geringsten Stellenwert des Produktes addiert. Das Bit K-, wird wiederholt, um das ordnungsgemäße
binäre Gewicht zu erhalten. Weil Sn- ein negatives Gewicht hat,
sind alle möglichen Kombinationen ordnungsgemäß dargestellt. Wenn kein Überlauf auftritt, so daß S^, = Sr5 so kann B1, als
ein Vorzeichenbit verwendet werden. Unter uberlaufbedingungen
gilt S^ / S1-, und es kann ein Überlauf ermittelt werden, indem
S^ und S1- durch die logische Funktion ODER miteinander verknüpft
werden.
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Die Fig. 2 veranschaulicht; Multiplizierzellen für einen Bereich
von 4- Bit mal 2 Bit, welche derart geschaltet sind, daß eine Multiplizierstufe für einen Bereich von 8 Bit mal 2 Bit gebildet
wird. Jede der Zellen 5° und 52 der integrierten Schaltung
ist selektiv derart angeordnet, daß der Multiplizierbereich von 8 Bit mal 2 Bit gebildet wird, und jede &ΘΓ Zellen oder Einrichtungen
ist dazu in der lage, die anhand der 21Ig- 1 beschriebenen
Gesamtfunktionen auszuführen. Zur 'fe'einfachung
ist die anhand der Fig. 1 erläuterte Polaritäts-Steuerfunktion in der Fig. 2 nicht dargestellt. Andernfalls ist der Bereich
dazu in der lage, die zwei Multiplizier-Bits YO und Ϊ1 und die
Multiplikandenzahl XO ... X6.XS über eine Mehrzahl von Eingangsleitungen 53 aufzunehmen. Weiterhin ist jede der übrigen Eingangsleitungen,
die oben anhand einer individuellen Einrichtung für 4- Bit mal 2 Bit erläutert wurde, in der Weise dargestellt,
daß sie in einer Ausführungsform für 8 Bit mal 2 Bit an ein Signal Null oder ein Binärsignal mit einem tiefen Pegel
angeschlossen ist. Beispielsweise sind KO ... K3 Eingangsleitungen für jede der Einrichtungen oder Zellen 50 und 52 an
einen tiefen Pegel in dieser Ausführungsform für einen minimalen Bereich-angeschlossen. Weiterhin ist gemäß der oben beschriebenen
Beziehung die Eingangsleitung To der Einrichtung
50 an die Leitung X-1 über die Leitung 60 angeschlossen. In
ähnlicher Weise sind die Klemmen YO, H und Ί5Ζ der Einrichtung
50 an die Klemmen YO und Y1 der Einrichtung 52 über die
Leitungen 62 bzw. 64 angeschlossen.
Eine Modus-Steuerklemme 66 auf der Einrichtung oder Zelle 50
wird auf einen hohen Pegel gebracht, um anzuzeigen, daß Überträge, welche extern zu dem Bereich kommen, invertiert werden
sollten, um innerhalb der Einrichtung 50 verarbeitet zu werden.
Die Modus-Steuerleitung 68 auf der Einrichtung 52 wird
jedoch auf einem tiefen Pegel gehalten, um anzuzeigen, daß das invertierte Übertragsignal, welches innerhalb der Einrichtung
50 verarbeitet wird, gemäß den obigen Ausführungen direkt zu der Einrichtung 52 weitergeleitet wird. Gemäß den
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obigen Beziehungen werden die Produktsignale ZO ... Z7 auf einer Mehrzahl von Ausgangsleitungen 69 in den Bereich von
8 Bit mal 2 Bit erzeugt. Das Vorzeichenbit und der Überlauf können aus den zwei Bits mit dem höchsten Stellenwert der
Bereichsleitungen 70 und 72 ermittelt werden. Wenn kein
Überlauf auftritt, so gilt 70=72, und 72 kann als Vorzeicheneinstellung benutzt v/erden.' Wenn ein Überlauf auftritt, so
gilt 70 / 72, und der Überlauf kann dadurch ermittelt werden,
daß die leitung 70 und die Leitung 72 durch die logische
Funktion eines exklusiven ODER miteinander verknüpft werden. Die Schaltung zur Durchführung des Erfindungsgedankens ist in
der Fig. 3 in einer bevorzugten Ausführungsform veranschaulicht,
wobei die dort dargestellte Schaltung auf den speziellen Typ einer Stromschalter-Iogikschaltung gerichtet ist, welche dazu
verwendet werden kann, die in der Fig. 1 allgemein veranschaulichte
Übertrag-Vorschau-Addierstufe gerätetechnisch zu realisieren. Eine eingehende Beschreibung der Einrichtung
oder Zelle mit einem einzelnen Bereich von 4 Bit mal 2 Bit gemäß Fig. 1 und die Schaltungsverbindung der zwei Zellen
oder Einrichtungen mit 4- Bit mal 2 Bit zur Bildung einer Multiplizierstufe für einen Bereich von 8 Bit mal 2 Bit
gemäß Fig. 2 veranschaulichen eine bevorzugte Ausführungsform des Erfindungsgegenstandes.
Die Fig. 3 veranschaulicht eine Stromschalter-Emitterfolger-Schaltung,
welche dazu dient, ein invertiertes Übertragsignal
zu erhalten, ohne daß die nächste Einrichtung oder Zelle einem punktierten Kollektorausgangsknoten ausgesetzt wird. Somit
entfällt die Notwendigkeit für eine Ausgangspufferschaltung, und die Ausbreitungsverzögerungszeiten zwischen den Zellen
oder Einrichtungen werden vermindert. Von dem entsprechenden logischen Verknüpfungsglied wird folgende logische Funktion
erzeugt:
0 = 0 · (χο Φ-Κ(Ρ + xo · Ko#
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-ΛΛ.
Die Schaltung weist eine Eingangsstufe, auf, welche als
exklusive ODER-Schaltung 90 ausgebildet ist, um das Übertragsignal
Gjn an der Klemme 92 aufzunehmen und um ein Modus-Steuersignal
M an der Eingangsklemme 94· zu empfangen. Wenn
die Schaltung gemäß Fig. 3 innerhalb des Bereiches verwendet wird, wird die Modus-Steuerleitung oder die leitung 94-auf
einem tiefen Pegel gehalten, und somit wird das Übertragsignal Cj1X, welches an die Klemme 92 angelegt wird, direkt an
die Basis eines Eingangs-Schalttransistors 96 geführt. Wenn andererseits das Übertragsignal extern zugeführt wird, dann
wird die Leitung 94· der exklusiven ODER-Schaltung 90 auf einem
hohen Pegel gehalten, und das Übertragsignal 0™ wird invertiert
und der Basis des Schalttransistors 96 als ein Signal —r\
zugeführt.
Mit dem Eingangstransistor 96 ist üblicherweise ein ähnlicher
Schalttransistor 100 verbunden, der seinen Emitter gemeinsam mit dem Emitter des Transistors 96 am Knoten 102 verbunden hat.
Ein Paar von Bezugstransistoren 104· und 106 sind gemeinsam mit ihren Kollektorklemmen an den Kncben 108 geführt und dann über
den Widerstand 110 an eine Spannungsversorgung V~c angeschlossen,
welche annähernd 0,0 Volt bei der bevorzugten Ausführungsform entspricht. Die Basisklemmen der Transistoren 104 und
sind gemeinsam an eine Bezugs spannungsversorgung 7-g-g von etwa
-1,3 Volt angeschlossen. Ein Paar von Stromquellen werden durch die Transistoren 111 und 112 gebildet, welche mit ihren entsprechenden
Widerständen 114 und 116 verbunden sind und dann an die negative Klemme 120 einer Spannungsversorgung V^g geführt
sind, welche bei der bevorzugten Ausführungsform etwa
-5,2 Volt aufweist. Eine geeignete Vorspannung von Y„„ wird
den Basisklemmen der Transistoren 110 und 112 in üblicher Weise zugeführt. Die Basis des Transistors 100 nimmt ein
logisches Signal auf, welches durch das Signal Xq φ KQ' dargestellt
ist und für die logische Funktion eines exklusiven ODER
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repräsentativ ist. Ein weiterer Schalttransistor 122, welcher
mit seinem Kollektor an V~~ angeschlossen ist und mit seinem
Emitter an den Stromversorgungstransistor 112 angeschlossen ist, empfängt ein logisches Signal Xq . KQ an seiner Basis
und liefert die logische Funktion UND. Das Signal 0QTJm wird
an der Ausgangsklemme 130 über den Emitterfolger-Ausgangstransistor
132 erzeugt, dessen Basis über die Leitung 134- an
den Knoten 108 geführt ist und dessen Kollektor an die Spannungsversorgung Vqq angeschlossen ist. Der Emitter des Transistors
132 ist auch an die negative Spannungsversorgung V™
angeschlossen, und zwar über den Widerstand 136.
Es ist ersichtlich, daß die Funktion Xq(PJKq und die Funktion
. Kq sich gegenseitig ausschließen, da sie niemals beide
gleichzeitig gleich einer binären 0 sein können. Dies wird durch die Wahrheitstabelle gemäß Fig. 4 veranschaulicht. Wenn
das Signal an der Basis des Transistors 96 und das durch XQ {+) KQ
dargestellte Signal beide gleich einer binären 0 sind oder beide auf einem tiefen Pegel liegen, dann fließt Strom durch
den Transistor 104. Wenn nur das durch XQ . KQ dargestellte
Signal auf einem tiefen Pegel liegt oder gleich einer binären ist, dann fließt Strom durch den Transistor 106. Da die
logischen Funktionen Xq φ Kq und Xq . KQ nicht beide gleichzeitig
auf einem tiefen Pegel liegen können oder gleich einer binären 0 sein können, so fließt nur ein einziger Strom durch
den Widerstand 110.
Das am Ausgang 13Ο erzeugte Signal CqUT stellt somit einen
negativen Übertrag dar. Wenn dieses logische Emitterkopplungsgatter auf dem Bereich intern ausgebildet ist, so wird das Signal
0qUT direkt zu seiner benachbarten Zelle oder Einrichtung
intern in bezug auf den Bereich weitergeleitet, ohne daß es an einen herausgeführten Kollektorknoten gelegt werden müßte,
so daß es von außen zugänglich wäre. Damit entfällt auch die
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Notwendigkeit für ein Puffergatter. Indem somit intern in bezug auf den Bereich ein invertiertes Übertragsignal
verwendet wird, können die Ausbreitungszeiten innerhalb
der Multiplizier-Konfigurationen vermindert werden
und somit die Arbeitsgeschwindigkeiten erhöht werden.
- Patentansprüche -
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Claims (2)
- Patentansprüche/IJ Multiplizierschaltung, dadurch gekennzeichnet, daß eine Übertrag-Vorschau-Addierstufe (3°) vorgesehen ist, welche eine erste Zelle (Fig. 3) aufweist, die eine Eingangsstufe (90) hat, um ein Übertragsignal Cj^ aufzunehmen, und weiterhin eine Steuerstufe (94-) hat, um in selektiver Weise ein wahres oder invertiertes Signal in Reaktion auf das Übertragsignal Cjn zu übertragen, und daß eine mit dem Emitter gekoppelte Schaltungseinrichtung (Fig. 3) vorhanden ist, welche mit der Eingangsstufe verbunden ist und auf das übertragene Übertragsignal C-™ anspricht, um an eine Ausgangsklemme (13°) ein invertiertes Übertragsignal CqUT in Reaktion auf das invertierte Signal zu erzeugen.
- 2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die mit dem Emitter gekoppelte logische Schaltung ein Paar von Eingangsschalttransistoren (IOO, 122) aufweist, die jeweils ihre Basisklemmen mit ersten logischen Signalen XQ (+, KQ, jlq - KQ gekoppelt haben, und daß ein Emitterfolger-Ausgangstransistor (132) mit dem Paar von Eingangsschalttransistoren verbunden ist, um an seinem Emitter (13°) ein Übertragsignal OquT zu erzeugen, wobei0OUT = 0IN ^O ^- CK + ^X0 * VSchaltung nach Anspruch 2, dadurch gekennzeichnet, daß eine Multiplizier-Dekodier-Stufe (10) vorgesehen ist, welche auf Eingangs-Multiplizier-Bits anspricht, daß weiterhin ein Schiebenetzwerk und eine Komplementierstufe (24,32) vorhanden sind, welche auf Multiplikanden-Bits ansprechen und mit der Multiplizier-Dekodier-Stufe verbunden709818/0750sind, und daß eine Vorzeichenbit-Addierstufe (33) mit dem Schiebenetzwerk und der Komplementierstufe sowie mit der Übertrag-Vorschau-Stufe verbunden ist, um das Übertragsignal Gq^ zu erzeugen.·Schaltung nach Anspruch 3» dadurch gekennzeichnet, daß eine zweite Zelle (dieselbe wie in der Schaltung gemäß JFig. 3) vorgesehen ist, welche mit der ersten Zelle identisch ist, daß die erste Zelle mit der zweiten Zelle verbunden ist, um einen Multiplizierbereich zu bilden, daß die Eingangsstufe der ersten Zelle auf ihre Steuereinrichtung anspricht, um das Signal Oj^ in einem invertierten Modus zu übertragen und um das zugehörige Signal Cq.^ zu bilden, und daß die Eingangsstufe der zweiten Zelle auf die zugehörige Steuerstufe (Signal M an der Klemme 92O anspricht, um das Signal Cq^ der ersten Zelle in seinem wahren Modus über die zweite Zelle zu übertragen, um ein Signal C0Urji von der zweiten Zelle zu erzeugen.709818/0750
Applications Claiming Priority (1)
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Country Status (3)
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1976
- 1976-10-20 DE DE19762647262 patent/DE2647262A1/de not_active Withdrawn
- 1976-11-02 JP JP51132267A patent/JPS5258333A/ja active Granted
-
1977
- 1977-04-04 US US05/784,486 patent/US4122527A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4122527A (en) | 1978-10-24 |
| JPS5258333A (en) | 1977-05-13 |
| JPS5622018B2 (de) | 1981-05-22 |
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