DE3335559A1 - Schaltungsanordnung zum erzeugen eines uebertragsignals - Google Patents

Schaltungsanordnung zum erzeugen eines uebertragsignals

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DE3335559A1 DE19833335559 DE3335559A DE3335559A1 DE 3335559 A1 DE3335559 A1 DE 3335559A1 DE 19833335559 DE19833335559 DE 19833335559 DE 3335559 A DE3335559 A DE 3335559A DE 3335559 A1 DE3335559 A1 DE 3335559A1
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Description

Schaltungsanordnung zum Erzeugen
eines Übertragsignals 5
Die Erfindung bezieht sich auf eine Schaltungsanordnung zum Erzeugen eines Übertragsignals. Insbesondere handelt ■ es sich um eine digitale Addierschaltung als Verbesserung der sogenannten "Manchester-Ubertragskette" (Manchester Carry Chain).
Bei der Addition von zwei Zahlen A und B hängt die k-te signifikante Ziffer der Summe S, vom Wert der k-ten Ziffern des Addenden A, und des Augenden B, sowie vom Übertrag von der (k-1)ten Ziffer ab. Beim Addieren von zwei Binärzahlen ist einige Zeit für die übertragan^eige erforderlich, um von der Position der niedrigststelligen (am wenigsten signifikanten) Binärziffer (Bit) zur höchstelligen Bit-Position zu gelangen. Da die zur Durchführung der digitalen Binäraddition verwendeten Bits elektronisch nur die beiden Werte "1" oder "0" haben, kann man diese Laufzeit der Übertraganzeige durch Verwendung der "Manchester-Übertragskette" abkürzen, die aus dem Aufsatz "Parallel Addition in Digital Computers: A New Fast Carry Circuit" von T. Kilburn et al. in der Zeitschrift "Proc. IEE", Band 106, (1959), Seiten 464-466 bekannt ist. Durch die Verkürzung der Übertrag-Laufzeit wird die Gesamtzeit verringert, die zum Addieren der beiden N-Bit-Zahlen erforderlich ist.
Wenn die k-ten Bits A und B beide den Binärwert "0" oder beide den Wert "1" haben, ist auch das k-te Übertragausgangssignal gleich "0" bzw. "1", und zwar unabhängig vom (k-1)ten Übertragausgangssignal. Sind andererseits die Werte von A, und B, gleich "1" bzw. "0" oder gleich "0" bzw. "1", wird das k-te Übertragausgangssignal gleich dem (k-1)ten Übertragausgangssignal sein.
-δ-In ihrer Grundform enthält die "Manchester-Übertragskette" N-1 in Kaskade geschaltete Gruppen von Schalteinrichtungen für einen N-Bit-Addierer sowie eine logische Schaltungsanordnung zum Steuern der Schalteinrichtungen in Abhängigkeit von den N Bits des Addenden und Augenden. Jede Gruppe von Schalteinrichtungen enthält ein Serienschaltglied zwischen dem Übertragausgang der benachbarten weniger signifikanten Bit-Position und dem Übertrageingang der benachbarten höherstelligen Bit-Position. Ferner ist ein
^O zweites Schaltglied zwischen die Übertragausgangsklemme der betreffenden Bit-Position und die der logischen "1" entsprechende Betriebsspannung geschaltet, während ein drittes Schaltglied zwischen die Übertragausgangsklemme der betreffenden Bit-Position und die der logischen "0" entsprechende Betriebsspannung geschaltet ist. Je nachdem, ob die Eingangswerte des Addenden und Augenden für die spezielle Bit-Position beide gleich "1" oder beide gleich "0" sind, wird das zweite bzw. das dritte Schaltglied geschlossen. Sind andererseits die jeweiligen Bit-Werte gleich "0" und "1" oder gleich "1" und "0", wird das Serienschaltglied geschlossen, damit das Übertragsignal unverändert von der benachbarten weniger signifikanten Bit-Position zur Übertragausgangsklemme gelangt.
Die logische Übertragschaltsteuerung spricht auf die Eingangssignale schneller an als die logische Summierschaltung. Die Übertraganzeige steht also der höchstelligen Bit-Position des Addierers in viel kürzerer Zeit zur Verfügung, als wenn es nötig wäre, zunächst die Summe und den
oQ Übertrag jeder weniger signifikanten Bit-Position zu erzeugen, bevor die Werte der nächsten höherstelligen Bit-Position addiert werden.
Da Addierschaltungen gewöhnlich als integrierte Schaltungen ge hergestellt werden, sind die Schaltglieder einer Manchester-Übertragskette in diesem Fall als die Hauptstrompfade von Transistoren realisiert. Die Schaltsteuerkreise
bestehen aus Schaltnetzen mit Verknüpfungsgliedern wie z.B. einem UND-Glied und einem NOR-Glied, die jeweils in Abhängigkeit von den Werten von A1 und B1 das zweite bzw.
K K.
das dritte Schaltglied steuern. Das Serienschaltglied wird in Abhängigkeit von den Werten von A, und B, vom Ausgang eines Halbaddierers gesteuert.
Die Schaltungsanordnung gemäß der Erfindung erzeugt ein Übertragssignal von einer Binäraddierstufe. Die Addierstufe hat eine Übertrageingangsklemme und zwei Binärziffereingangsklemmen. Das Übertragsignal wird an einer Übertragausgangsklemme erzeugt. Eine erste Schalteinrichtung verbindet die übertrageingangsklemme mit der Übertragausgang sklemme, wenn die beiden Binärziffereingänge auf unterschiedlichen logischen Werten liegen. Zwei in Reihe liegende Transistoren sind zwischen die Übertragausgangsklemme und eine Quelle positiver Versorgungsspannung geschaltet und mit ihren Steuerelektroden mit je einem Binärziffereingang verbunden. Zwei weitere in Reihe liegende Transistoren sind zwischen die Übertragausgangsklemme und eine Quelle negativer Versorgungsspannung geschaltet und empfangen an ihren Steuerelektroden jeweils binäre Eingangsziffern·
Bei der Erfindung handelt es sich um eine Schaltungsvereinfachung der Anordnung mit den erwähnten zweiten und dritten Schaltgliedern und deren Steuerlogik in einer Manchester-Übertragskette. Bei Realisierung der vereinfachten Schaltungsanordnung in CMOS-Technik sind zwei Feldeffekttransistoren (FET) vom P-Typ vorgesehen, deren Drain-Source-Strompfade in Reihe zwischen eine relativ positive Versorgungsspannung und die Übertragausgangsklemme der Bit-Position geschaltet sind. Zwei weitere FET vom N-Typ sind mit ihren Drain-Source-Strompfaden in Reihe zwischen die Ubertragausgangsklemme der Bit-Position und eine relativ negative Versorgungsspannung geschaltet. An die miteinander verbundenen Steuerelektroden des einen
P-leitenden FET und des einen N-leitenden FET wird eines der Bits des Addenden (A ) angelegt, während an die eben-
JC
falls zusammengeschalteten Steuerelektroden der beiden anderen Transistoren das Bit des Augenden (B, ) angelegt wird. Diese Anordnung ersetzt ein NAND-Glied und ein NOR-Glied durch einen P-leitenden Transistor und einen N-leitenden Transistor, spart also Bauteile, Verlustleistung und Signallaufzeit.
Anhand der Zeichnung wird die Erfindung näher erläutert. Es zeigen:
Fig. 1 In schematischer Darstellung eine Volladdierstufe gemäß dem Stand der Technik unter Verwendung einer "Manchester-Übertragskette";
Fig. 2 schematisch eine CMOS-Volladdierstufe gemäß der Erfindung; und
Fig. 3 schematisch eine Volladdierstufe gemäß der Erfindung mit Transistoren eines einzigen Leitfähigkeitstyps wie z.B. NFET-Bauelemente.
Gemäß Fig. 1 werden an die beiden Binärziffer- oder Bit-Eingänge eines Exklusiv-ODER- oder kurz XOR-Gliedes 12 das k-te signifikante Bit, d.h. das k-steilige Bit eines binären Addenden A und das k-stellige Bit eines binären Augenden B angelegt. Am Ausgang 9 des XOR-Gliedes 12 erscheint die Summe 0, von A, und B, gemäß der Booleschen 3Q Gleichung 0, = A, © B, , wobei das Symbol © die konventionelle Exklusiv-ODER-Funktion repräsentiert. Das XOR-Glied 12 ist allgemein als Halbaddierer bekannt. An die beiden Eingänge eines zweiten XOR-Gliedes 10 sind der Ausgang 9 und der Übertrageingang C, _.. von der Addierschaltung für die benachbarten weniger signifikanten Bits des Addenden A und Augenden B geschaltet. Das Ausgangssignal S, des
XOR-Gliedes 10 ist gegeben durch die Boolesche Gleichung
Sk = Ck-1 Φ °k = Ck-1 Φ (Ak & V {1)
Das XOR-Glied 10 arbeitet als zweiter Halbaddierer, und die Kaskadenanordnung aus den XOR-Gliedern 10 und 12 bildet einen Volladdierer für die Bits A, , B und das Über-
j K. JC
trageingangssignal C, .. . Das Signal S, gemäß der Gleichung (1) entspricht der Definition der Binäraddition.
Ein vollständiger Volladdierer muß auch ein Übertragausgangssignal C, erzeugen. Diesem Zweck dient der Rest der in Fig. 1 dargestellten Schaltungsanordnung. Wie oben erläutert wurde, muß das Übertragausgangssignal C1 unabhängig
ic
vom Wert des Übertrageingangssignals C, - eine logische
Jc— t
"1" sein, wenn A, und B, beide den logischen Wert "1" haben. Wenn umgekehrt sowohl A, und B, den logischen Wert "0" haben, muß das Übertragausgangssignal C, eine logische "0" sein. Haben andererseits die Bits A1 und B1 unterschiedliche
k k
Binärwerte, also "0" und "1" oder "1" und "0", hängt das Übertragausgangssignal C, vom logischen Wert von C, _.. ab. Wenn also C, * eine "1" oder eine "0" ist, wird der Wert von C, "1" bzw. "0" sein. Haben somit die Bits A, und B die Binärwerte "0" und "1" oder "1" und "0", wird der Wert des Übertragausgangssignals C, derselbe sein wie derjenige des Übertrageingangssignals C, ,. .
Die Klemme 11 für das Übertragausgangssignal C, ist über
Jc
drei Schaltglieder N1, N2 und P1 mit der Klemme für das Übertrageingangssignal C,_., eine Signalquelle für den Binärwert "0" bzw. mit einer Signalquelle für den Binärwert "1" gekoppelt. Wenn man eines dieser Schaltglieder unter Ausschluß der jeweils anderen schließt, kann an der Übertragausgangsklemme 11 ein Übertragausgangswert gleich C, .. oder "1" oder "0" erzeugt werden.
Die Schaltglieder N1 und N2 werden geschlossen, wenn eine logische "1" an ihre jeweilige Steuerelektroden angelegt wird. Das Schaltglied P1 wird dagegen beim Anlegen einer logischen "0" an seine Steuerelektrode geschlossen. Die
Steuerelektrode des Schaltgliedes N1 spricht auf den Ausgangszustand des XOR-Gliedes 12 an. Der Ausgang eines logischen NAND-Gliedes 14, das mit zwei Eingangsklemmen auf die Bits A, bzw. B anspricht, steuert die Steuerelektrode des Schaltgliedes N2. Gemäß der folgenden Tabelle 1 werden die Schaltglieder N1, N2 und P1 unter Ausschluß der anderen Schaltglieder geschlossen. Wie die Tabelle 1 ferner zeigt, werden das Ubertrageingangssignal C , eine logische "1" oder eine logische "0" gemäß den Werten der
ΙΟ Bits A, und B1 des Addenden und Augenden in der richtigen Jc κ.
Weise an die Übertragausgangsklemme 11 angelegt.
B TABELLE 1 (C,, XOR10 vs . Ak. V Ck-1> Ck
Ak O k Ck-1 X0R12 NAND14 N0R1 6 X0R1O O
O O O O 1 1 O O
O 1 1 O 1 1 1 O
O 1 O 1 1. O 1 1
O O 1 1 1 O O ' O
1 O O 1 1 O 1 1
1 1 1 1 1 O O 1
1 1 O O O O O 1
1 1 O O O 1
Im Vergleich mit Fig. 1 hat die Schaltungsanordnung nach Fig. 2 den Vorteil, daß sie einfacher und schneller ist. Die Bezugszeichen haben jeweils dieselbe Bedeutung. Die Schaltung nach Fig. 2 erzeugt ein Übertragsignal C, , das komplementär zu dem von der Schaltung nach Fig. 1 für dieselben Werte von A1 und B1 erzeugten Übertragausgangs-
JC JC
signal C, ist. Hieraus ergibt sich die Notwendigkeit, daß der zweite Halbaddierer 18 ein Exklusiv-NOR- oder kurz XNOR-Glied sein muß. Das Aunqanqssignal S, des a& XNOR-Gliedes 18 ist
= (Ak Φ Bk) a C1^1 (2)
3335559 -ιοί und gleich dem in der Gleichung (1) wiedergegebenen Summensignal. Der Grund hierfür liegt darin, daß die XNOR-Operation an dem komplementierten Übertrag C, 1 die Signalinversion kompensiert.
Durch eine notwendige Exklusiv-NOR-Verknüpfung ergibt sich kein zusätzlicher Schaltungsaufwand, da XNOR- und XOR-Glieder mit derselben Anzahl von Transistoren realisierbar sind (vgl. z.B. die Datenblätter der RCA-Corporation über deren integrierte Schaltkreise CD4 070 XOR und CD4077 XNOR im Datenbuch "RCA Solid State COS/MOS Integrated Circuit SSD250B, September 1980).
Der N-leitende Transistor N1 arbeitet als Serienschaltglied, das als Antwort auf das Ausgangssignal des XOR-Gliedes 12 gemäß Fig. 1 das Übertragsignal C, ,durchläßt, wenn die Eingangsbits A, und B entweder gleich "0" bzw. "1" oder gleich "1" bzw. "0" sind. Die in Reihe geschalteten P-leitenden Transistoren P11 und P10, die auf die Eingangswerte des Bits B, bzw. des Bits A, ansprechen, liegen zwischen der Klemme positiver Versorgungsspannung Vn und der Ubertragausgangsklemme 110 und arbeiten als zweites Schaltglied zum Anlegen einer logischen "1" an die Klemme 110 unter der Bedingung, daß die Bits B, und A, beide den logischen Wert "0" haben. Das zweite Schaltglied P1 in Fig. 1 legt dagegen eine logische "1" an die Übertragausgangsklemme 11 unter der · Bedingung, daß beide Bits B, und A1 den Binärwert "1" haben. Der Grund für die Inversion des Ubertragausgangs-
QQ signals zwischen den Schaltungen nach Fig. 1 und Fig.
liegt in der Zwischenschaltung des invertierenden Steuer-NAND-Gliedes 14 zwischen den Bits A, und B, an den Signaleingängen und der Steuerelektrode des Schaltgliedes.
Die in Reihe geschalteten N-leitenden Transistoren N11 und N12 liegen zwischen der Klemme relativ negativer Versorgungsspannung V und der Übertragausgangsklemme 110 und
sprechen auf die Werte der Bits B, bzw. A der Signaleingänge an. Diese Transistoren wirken als drittes Schaltglied, das eine logische "0" an die Klemme 110 nur unter der Bedingung anlegt, daß die Bits A, und B, beide den Binärwert "1" haben. Es ist zu beachten, daß das dritte Schaltglied N2 in Fig. 1 an die übertragausgangsklemme eine logische "0" unter der Bedingung anlegt, daß beide Bits A1 und B, den logischen Wert "0" haben, weil das zwischen die Binärziffer-Eingangsklemmen und die Steuerelektrode des Schaltgliedes geschaltete NOR-Glied 16 invertierend anspricht. Da in der Schaltung nach Fig. 2 die dekodierenden Verknüpfungsglieder 14 und 16 fehlen, erzeugt diese Schaltung für ähnliche Eingangswerte der Bits A, und B, Übertragsignale, die bezüglich derjenigen, die von der Schaltung nach Fig. 1 erzeugt werden, komplementär sind.
Von d.en N- bzw. P-leitenden Transistoren N11 und PT1 kann jeweils nur einer unter Ausschluß des jeweils anderen leiten, weil sie mit ihren Steuerelektroden für das Eingangsbit B, zusammengeschaltet und Bauelemente komplementären Typs sind. Wenn also das Bit B, den logischen Wert "1" hat, wird der Transistor N11 leiten, während der Transistor P11 gesperrt ist, und bei einem Bit B, vom Wert "0" wird der Transistor P11 leiten, während der Transistor N11 gesperrt ist. Ähnlich leiten die komplementären Transistoren P10 und N12, die beide auf das Eingangsbit A, ansprechen, unter Ausschluß des jeweils anderen. Offensichtlich gilt es entsprechendes für das erste Schaltglied (N1), das zweite Schaltglied (Transistoren P10, P11) und das dritte Schaltglied (Transistoren N11, N12): Jedes von ihnen leitet unter Ausschluß der jeweils anderen beiden Schaltglieder.
Die folgende Tabelle 2 erläutert die binären Eingangsund Ausgangszustände der Schaltung nach Fig. 2:
-12-
TABELLE 2 (C , XNOR18 vs. Λ , B , Cfc
Ak Bk Ck-1 Ck-1 XOR12 XNOR18 ck
0 0 0 1 0 0 1
0 0 1 0 0 1 1
0 1 0 1 1 1 1
0 1 1 0 1 0 0
1 0 0 1 1 1 1
1 0 1 0 1 0 1
1 1 0 1 0 0 0
1 1 1 0 0 1 0
Wie ein Vergleich der Tabelle 2 mit der Tabelle 1 zeigt, sind für gleiche Werte der Bits A1 , B1 und den wahren KK
Wert von C, .. die Summen S, , d.h. X0R10 (Tabelle 1) und XN0R18 (Tabelle 2) gleich. Mit anderen Worten: Die Schaltungen nach Fig. 1 und 2 realisieren dieselben Funktionen.
Gegenüber der Schaltung nach Fig. 1 hat diejenige nach Fig. 2 den Vorteil, daß das NAND-Glied 14 und das NOR-Glied 16 nicht benötigt werden. In CMOS-Technik besteht jedes der Verknüpfungsglieder normalerweise aus vier Transistoren. Die Schaltung nach Fig. 2 spart somit sechs
Transistoren pro Addierstufe oder 48 Transistoren für 25
einen 8-Bit-Addierer. Außerdem wird die kapazitive Belastung der Eingangskreise für die Bits A, und B, verringert, wodurch die Betriebsgeschwindigkeit der Schaltung vergrößert wird.
Fig. 3A zeigt eine zur aus Transistoren komplementären Typs aufgebauten Schaltung nach Fig. 2 analoge Schaltungsanordnung aus Transistoren nur eines Leitfähigkeitstyps. Genauer gesagt, sind die Transistoren N22, N23 des zweiten Schaltgliedes vom selben Loitfähigkeitstyp wie
die Transistoren N20, N21 des dritten Schaltgliedes. Das Schließen der zweiten und dritten Schaltglieder erfolgt
unter Ausschluß dos jeweils anderen, da die Steuerelektroden der Transistoren N23 und N22 über je einen Inverter 28 bzw. 29 angesteuert werden. Nominell erscheint die Einsparung von Transistoren in der Schaltungsanordnung nach Fig. 3A im Vergleich mit einer aus Transistoren vom gleichen Leitfähigkeitstyp aufgebauten analogen Schaltung nach Fig. 1 weniger bedeutend als die durch die CMOS-Schaltungsanordnung nach Fig. 2 erzielte Einsparung. Wenn man jedoch die Inverter 28, 29 und die Transistoren N22, N23 in Fig. 3A durch die Anordnung nach Fig. 3B mit dem NOR-Glied 30 und dem Transistor N25 ersetzt, kann man eine Einsparung von vier Transistoren pro Addierstufe erzielen.
Die Schaltungen gemäß Fig. 1, 2 und 3 sind für die Verarbeitung positiver logischer Signale ausgelegt, d.h.
eine logische "1" wird durch eine relativ positive Eingangsspannung repräsentiert. Bei Ersatz des XOR-Gliedes 12 durch ein XNOR-Glied kann die Schaltungsanordnung nach Fig. 1 auch negative logische Signale verarbeiten. Dementsprechend können die Schaltungen nach Fig. 2 und 3 zur Verarbeitung negativer logischer Signale ausgelegt werden, indem das XNOR-Glied 18 und das XNOR-Glied 26 jeweils gegen XOR-Glieder ausgetauscht werden (die Verknüpfungsglieder 26 und 24 in Fig. 3A entsprechen den Verknüpfungsgliedern 18 bzw. 12 in Fig. 2).
Leerseite

Claims (6)

PATtNTANIW-ALT* " ? O ^ Γ Γ Γ η V^ ^ O W V-* V^' DR. DIETER V. BEZOLD DIPL. ING. PETER SCHÜTZ DIPL. ING. WOLFGANG HEUSLER MAHIA-ΓΙΙΙ RISIA ".IRASSI 211 I'IIMIACII IM· OV ΊΟ D-8OOO MUENCHEN O6 zugelassen nriM EUHOi1AlSCMlN PATENTAMT EUROPEAN PATFNT ATTORNEYS MANDATAIIiES IN BREVKTS EURi TELIION 000/4 70 60Of) TELEX ri22 630 TELEGRAMM SOMBIZ RCA 78449 H/Lö Ser. No. 429,328 AT: 30. September 1982 RCA Corporation, New York, N.Y., V.St. v.A. Schaltungsanordnung zum Erzeugen eines Übertragsignals Patentansprüche
1. Schaltungsanordnung zum Erzeugen eines Übertragsignals von einer Binäraddierstufe, die eine Übertrageingangsklemme, eine Ubertragausgangsklemme und zwei Binärziffereingangsklemmen hat,
mit einer ersten Schalteinrichtung zum selektiven Verbinden der Übertrageingangsktanme mit der Übertragausgangsklemme als Antwort darauf, daß an den beiden Binärziffereingangsklemmen unterschiedliche logische Werte vorhanden sind, und mit zwei Transistoren, die jeweils eine Steuerelektrode und einen Hauptstrompfad haben, gekennzeichnet durch eine Einrich-
POSTSCHECK MÜNCHEN UK. 69!4(1-HDO · HANKl-. ■ >'! IO Il Yl'< IMHK MUM MIM '111 Z 7002(10-101 KTO. 00 60 257 178 SWIIT HYI1O
tung zur seriellen Verbindung der Hauptstrompfade des ersten Transistors (P10) und eines dritten Transistors (P11) zwischen der Übertragausgangsklemme (C, ) und einer Quelle relativ positiver Versorgungsspannung (V ); einer Einrichtung zur seriellen Verbindung der Hauptstrompfade des zweiten Transistors (N12) und eines vierten Transistors (N11) zwischen der Übertragausgangs-
klemme (C, ) und einer Quelle relativ negativer Versork
gungsspannung (Vc);
einer Einrichtung zum Verbinden der Steuerelektroden des ersten und des zweiten Transistors (P10, N12) mit der ersten Binärziffereingangsklemme (A, ); und einer Einrichtung zum Verbinden der Steuerelektroden des dritten und des vierten Transistors (P11, N11) mit der zweiten Binärziffereingangsklemme (B, )-
2. Schaltungsanordnung nach Anspruch 1 , dadurch gekennzeichnet, daß der erste Transistor (P10) und der dritte Transistor (P11) einen ersten Leitfähigkeitstyp (P) haben, der komplementär zu denjenigen (N) des zweiten Transistors (N12) und des vierten Transistors (N11) ist.
3. Schaltungsanordnung nach Anspruch 1 oder 2, d a durch gekennzeichnet, daß die Steuerelektroden des zweiten Transistors (N12) und des vierten Transistors (N11) direkt und unmittelbar mit der ersten bzw. mit der zweiten Binärziffereingangsklemme (A, bzw. B, ) verbunden sind.
4. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Steuerelektroden des ersten Transistors (N22) und des dritten Transistors (N23) mit der ersten Binärziffereingangsklemme (A, ) bzw. mit der zweiten Binärziffereingangsklemme (B, ) verbunden sind über einen ersten Inverter (29), dessen Eingang mit der ersten
Binärziffereingangsklemme und dessen Ausgang mit der Steuerelektrode des ersten Transistors verbunden ist; bzw. einen zweiten Inverter (28), dessen Eingang mit der zweiten Binär/iffereingangsklemme und dessen Ausgang mit der Steuerelektrode des dritten Transistors verbunden ist.
5. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Steuerelektroden des ersten Transistors (PIO) und des dritten Transistors (P11) direkt und unmittelbar mit der ersten Binärziffereingangsklemme (A, ) bzw. mit der zweiten Binärzif fereingangsklemme (B, ) verbunden sind.
6. Schaltungsanordnung nach einem der vorangehenden Ansprüche zur Verwendung als Digitaladdierstufe mit einer Summenausgangsklemme (S, ) und einem Exklusiv-ODER-Glied (12), das einen Ausgang (9) und zwei mit der ersten Binärzif f ereingangsklemme (A, ) bzw. mit der zweiten Binärziffereingangsklemme (B, ) verbundene Eingänge hat, dadurch gekennzeichnet, daß ein Exklusiv-NOR-Glied (18) vorgesehen ist, das zwei mit der Übertrageingangsklemme (C1 1) bzw. mit dem Aus-
ic— ι
gang (9) des Exklusiv-ODER-Gliedes (12) verbundene Eingänge hat, während sein Ausgang mit der Summenausgangsklemme (S,) verbunden ist;
und daß die erste Schalteinrichtung (N1) einen weiteren Transistor enthält, dessen Hauptstrompfad zwischen die Übertrageingangsklemme (C, Λ) und die Ubertragausgangsklemme (C, ) geschaltet ist, während seine Steuerelektrode mit dem Ausgang (9) des Exklusiv-ODER-Gliedes (12) verbunden ist.
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Publications (1)

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JP (1) JPS5981736A (de)
KR (1) KR840006088A (de)
AT (1) AT386292B (de)
AU (1) AU568814B2 (de)
CA (1) CA1191961A (de)
DE (1) DE3335559A1 (de)
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FR (1) FR2534045B1 (de)
GB (1) GB2128781B (de)
IT (1) IT1171086B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3828290A1 (de) * 1988-01-12 1989-07-20 Mitsubishi Electric Corp Addierer und addierschaltung zur verwendung des addierers

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4583192A (en) * 1983-09-30 1986-04-15 Motorola, Inc. MOS full adder circuit
JPS60116034A (ja) * 1983-11-28 1985-06-22 Toshiba Corp 加算回路
JPS60134932A (ja) * 1983-12-24 1985-07-18 Toshiba Corp プリチヤ−ジ型の桁上げ連鎖加算回路
JPS6170636A (ja) * 1984-09-10 1986-04-11 レイセオン　カンパニ− 全加算器回路
US4866658A (en) * 1984-09-10 1989-09-12 Raytheon Company High speed full adder
US4704701A (en) * 1984-11-01 1987-11-03 Raytheon Company Conditional carry adder for a multibit digital computer
US4718034A (en) * 1984-11-08 1988-01-05 Data General Corporation Carry-save propagate adder
US4685079A (en) * 1984-12-14 1987-08-04 Rca Corporation Ripple-borrow binary subtraction circuit
US4707800A (en) * 1985-03-04 1987-11-17 Raytheon Company Adder/substractor for variable length numbers
US4709346A (en) * 1985-04-01 1987-11-24 Raytheon Company CMOS subtractor
JPS62111325A (ja) * 1985-07-12 1987-05-22 Mitsubishi Electric Corp マンチェスタ型キャリィ伝搬回路
JPH07104774B2 (ja) * 1985-11-26 1995-11-13 株式会社東芝 同期式演算回路
US4739503A (en) * 1986-04-21 1988-04-19 Rca Corporation Carry/borrow propagate adder/subtractor
DE3630605A1 (de) * 1986-09-09 1988-03-17 Lueder Ernst Prof Dr Ing Cmos-halbleiteranordnung als exor-nor-schaltung, insbesondere als baustein fuer eine cmos-volladdierstufe
JPS63140334A (ja) * 1986-12-02 1988-06-11 Mitsubishi Electric Corp 桁上げ信号伝播回路
JPS63145526A (ja) * 1986-12-09 1988-06-17 Mitsubishi Electric Corp 桁上げ信号伝播回路
IT1210751B (it) * 1987-05-20 1989-09-20 Cselt Centro Studi Lab Telecom Sommatore veloce in tecnologia c mos
US5047975A (en) * 1987-11-16 1991-09-10 Intel Corporation Dual mode adder circuitry with overflow detection and substitution enabled for a particular mode
JPH0736151B2 (ja) * 1988-05-12 1995-04-19 三菱電機株式会社 全加算回路
US4899305A (en) * 1988-06-15 1990-02-06 National Semiconductor Corp. Manchester carry adder circuit
JPH03175530A (ja) * 1989-12-04 1991-07-30 Nec Corp 論理回路
DE4342639C1 (de) * 1993-12-14 1995-04-27 Siemens Ag Volladdierstufe und Verwendung
US6226735B1 (en) * 1998-05-08 2001-05-01 Broadcom Method and apparatus for configuring arbitrary sized data paths comprising multiple context processing elements
KR20090101939A (ko) * 2006-12-21 2009-09-29 브이엔에스 포트폴리오 엘엘씨 컴퓨터의 교번하는 명령 및/또는 데이터 비트의 반전
US9672185B2 (en) * 2013-09-27 2017-06-06 International Business Machines Corporation Method and system for enumerating digital circuits in a system-on-a-chip (SOC)
US10613829B2 (en) * 2018-05-17 2020-04-07 Qualcomm Incorporated Performance power optimized full adder

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50144372A (de) * 1974-05-09 1975-11-20
US3900742A (en) * 1974-06-24 1975-08-19 Us Navy Threshold logic using complementary mos device
US4052604A (en) * 1976-01-19 1977-10-04 Hewlett-Packard Company Binary adder
JPS52152132A (en) * 1976-06-14 1977-12-17 Matsushita Electric Ind Co Ltd Carry siganl generator circuit
DE2647982A1 (de) * 1976-10-22 1978-04-27 Siemens Ag Logische schaltungsanordnung in integrierter mos-schaltkreistechnik
JPS53146558A (en) * 1977-05-26 1978-12-20 Citizen Watch Co Ltd Oscillator circuit
US4152775A (en) * 1977-07-20 1979-05-01 Intel Corporation Single line propagation adder and method for binary addition
US4217502A (en) * 1977-09-10 1980-08-12 Tokyo Shibaura Denki Kabushiki Kaisha Converter producing three output states
US4357675A (en) * 1980-08-04 1982-11-02 Bell Telephone Laboratories, Incorporated Ripple-carry generating circuit with carry regeneration
US4425623A (en) * 1981-07-14 1984-01-10 Rockwell International Corporation Lookahead carry circuit apparatus
US4417316A (en) * 1981-07-14 1983-11-22 Rockwell International Corporation Digital binary increment circuit apparatus
US4439835A (en) * 1981-07-14 1984-03-27 Rockwell International Corporation Apparatus for and method of generation of ripple carry signals in conjunction with logical adding circuitry
US4471454A (en) * 1981-10-27 1984-09-11 Ibm Corporation Fast, efficient, small adder

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3828290A1 (de) * 1988-01-12 1989-07-20 Mitsubishi Electric Corp Addierer und addierschaltung zur verwendung des addierers

Also Published As

Publication number Publication date
JPS5981736A (ja) 1984-05-11
AU568814B2 (en) 1988-01-14
AT386292B (de) 1988-07-25
ES525879A0 (es) 1984-06-16
IT8322927A0 (it) 1983-09-20
US4523292A (en) 1985-06-11
GB8326059D0 (en) 1983-11-02
GB2128781A (en) 1984-05-02
FR2534045A1 (fr) 1984-04-06
IT1171086B (it) 1987-06-10
FR2534045B1 (fr) 1987-10-23
AU1939783A (en) 1984-04-05
ATA344883A (de) 1987-12-15
IT8322927A1 (it) 1985-03-20
ES8405969A1 (es) 1984-06-16
CA1191961A (en) 1985-08-13
KR840006088A (ko) 1984-11-21
GB2128781B (en) 1986-06-25

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