JPS63140334A - 桁上げ信号伝播回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、桁上げ信号を高速に伝播できる桁上げ信号
伝播回路に関するものである。

〔従来の技術〕

第４図は、例えば特開昭６１−７０６３６号公報に記載
された全加算器回路のうち桁上げ伝播に関係する桁上げ
信号伝播回路の部分を示す図である。この図において、
ＴＧｌは０ＭＯ３構成のトランスミッションゲート、Ｉ
ＮＶｌ、ＩＮＶ２は反転増幅回路、ＧＫｌは桁上げ信号
発生回路、１．４．’５，７．９．１０は端子である。

また、電源電位ＶＣＣを論理ｉｉ　１　ｕとし、接地電
位ＧＮＤを論理“０パとする。

次に動作について説明する。

端子１には正論理の被加数信号Ａ、端子４には負論理の
加数信号ＮＢ、端子５には桁上げ入力信号ＣＩ、端子７
には正論理の被加数信号Ａと正論理の加数信号Ｂの排他
的論理和である正論理の桁上げ伝播信号Ｐ、端子１０に
は正論理の被加数信号Ａと正論理の加数信号Ｂの排他的
論理和の反転信号である負論理の桁上げ伝播信号ＮＰが
入力される。正論理の桁上げ入力信号ＣＩは、反転増幅
回路ＩＮＶ２において反転信号となり、正論理の桁上げ
伝播信号Ｐと負論理の桁上げ伝播信号ＮＰにより開閉さ
れる０ＭＯ３構成のトランスミッションゲー）ＴＧＩに
入力される。この０ＭＯ３構成のトランスミッションゲ
ートＴＧ１が閉ざされたときには、端子１および４に入
力される正論理の被加数信号Ａと負論理の加数信号ＮＢ
により桁上げ信号発生回路ＧＫ１において、Ａ＝１．Ｎ
Ｈ−４の時、桁上げ信号を“０パとじて桁上げを発生し
、Ａ＝Ｏ，ＮＨ−４の時、桁上げ信号を“１パとして桁
上げを抹消する。ＣＭＯＳ構成のトランスミッションゲ
ー）ＴＧｌを通過してきた正論理の桁上げ入力信号ＣＩ
の反転信号あるいは、桁上げ信号発生回路ＧＫ１におい
て、発生した桁上げ信号は、端子９に負論理の桁上げ出
力信号ＮＧＯとして出力される。

〔発明が解決しようとする問題点〕

上記のような従来の桁上げ信号伝播回路では、ｐ型ＭＯ
３トランジスタで桁上げを発生し、ｎ型ＭＯＳトランジ
スタで桁上げを抹消し、ＣＭＯＳ構成のトランスミッシ
ョンゲー）ＴＧｌで正論理の桁上げ入力信号ＣＩの反転
信号を伝播しているので、合計４つのＭＯＳトランジス
タのドレイン容量が桁上げ信号伝播に関わる信号線に付
き、桁上げ信号の伝播を遅らせるという問題点があった
。

この発明は、かかる問題点を解決するためになされたも
ので、桁上げ信号を高速に伝播できる桁上げ信号伝播回
路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る桁上げ信号伝播回路は、そのソースおよ
びゲートにそれぞれ正論理の桁上げ入力信号および加数
信号と被加数信号との排他的論理和である桁上げ伝播信
号が入力される第１導電型の第１のＭｏ３トランジスタ
と、そのソースおよびゲートに負論理の桁上げ入力信号
および桁上げ伝播信号が入力される第１導電型の第２の
ＭＯＳトランジスタと、それぞれのゲートに負論理の加
数信号および負論理の被加数信号が入力される２つの第
１導電型のＭｏ３トランジスタを、第１のＭｏ３トラン
ジスタのドレインと接地または電源間に直列に接続して
構成される桁上げ信号抹消回路と、それぞれのゲートに
正論理の加数信号および正論理の被加数信号が入力され
る２つの第１導電型のＭＯＳトランジスタを、第２のＭ
ＯＳトランジスタのドレインと接地または電源間に接続
して構成される桁上げ信号発生回路と、相補の値をとる
第１のＭＯＳトランジスタのドレインと第２のＭｏ５ト
ランジスタのドレイン間に接続されたレベル保証回路と
から構成したものである。

〔作用〕

この発明においては、桁上げ伝播信号が所定のレベルの
時、第１および第２のＭｏＳトランジスタが開いてそれ
ぞれのソースから入力された正論理および負論理の桁上
げ入力信号が、それぞれのドレインに正論理および負論
理の桁上げ出力信号として出力される。

また、桁上げ伝播信号により第１および第２のＭｏ３ト
ランジスタが遮断された時には、桁上げ信号抹消回路ま
たは桁上げ信号発生回路によって発生された信号が正論
理および負論理の桁上げ出力信号として出力される。

〔実施例〕

第１図はこの発明の桁上げ信号伝播回路の一実施例を示
す図である。この図において、第４図と同一符号は同一
部分を示し、２，３，６．８は端子、１１はレベル保証
回路、１２．１３は第１および第２のＭＯＳトランジス
タとしてのｎ型ＭＯＳトランジスタ、１４は桁上げ信号
抹消回路、１５は桁上げ信号発生回路である。

次に動作について説明する。

端子１，２にはそれぞれ正論理の被加数信号Ａおよび負
論理の被加数信号ＮＡが入力され、端子３．４にはそれ
ぞれ正論理の加数信号Ｂおよび負論理の加数信号ＮＢが
入力され、端子７には正論理の被加数信号Ａと正論理の
加数信号Ｂの排他的論理和である正論理の桁上げ伝播信
号Ｐが入力される。この回路における正論理の被加数信
号Ａと正論理の加数信号Ｂと桁上げ伝播信号Ｐの関係を
表すと、第２図に示すようになる。

また、端子５，６に入力される正論理の桁上げ入力信号
ＣＩおよび負論理の桁上げ入力信号ＮＣ工は正論理の桁
上げ伝播信号Ｐにより開閉するｎ型ＭＯ３トランジスタ
１２，１３に入力される（ｎ型ＭＯ３トランジスタ１２
．１３は同時に開閉する）。これらのｎ型ＭＯＳトラン
ジスタ１２゜１３の開閉に従って正論理の桁上げ入力信
号ＣＩおよび負論理の桁上げ入力信号ＭＣＩが、そのま
ま正論理の桁上げ出力信号ＣＯおよび負論理の桁上げ出
力信号ＮＧＯとして、端子８，９に現れたり、遮断され
たりする。正論理の桁上げ入力信号ＣＩおよび負論理の
桁上げ入力信号ＮＣＩがｎ型ＭＯＳトランジスタ１２．
１３により遮断されたときは、桁上げ信号抹消回路１４
あるいは桁上げ信号発生回路１５においてそれぞれ正論
理および負論理の被加数信号Ａ、ＮＡとそれぞれ正論理
および負論理の加数信号Ｂ　、ＮＢにより信号が発生し
、正論理の桁上げ出力信号ＣＯおよび負論理の桁上げ出
力信号ＮＧＯとして、端子８．９に現れる。

ここで、正論理の桁上げ伝播信号Ｐ、正論理および負論
理の加数信号Ｂ　、　ＮＢ　、正論理および負論理の被
加数信号Ａ　、ＮＡにより、正論理および負論理の桁上
げ出力信号ＣＯおよびＮＣＯは第３図に示すように変化
する。

次に、桁上げ信号伝播に関わる信号線に接続されて°“
１′ルベルを保証するレベル保証回路１１について説明
する。

レベル保証回路１１は第１図に示されるように、２つの
ｐ型ＭＯＳトランジスタからなり、ンースはともに基準
電位としての電源電位ＶＣＣに、それぞれのゲートは他
方のドレインに互いに接続されており、ドレインはどち
らも接続端子という回路構成である。

このレベル保証回路１１では、一方の接続端子が接地電
位ＣＶＤとなると、その接続端子にゲートがつながって
いる他方のｐ型ＭＯＳトランジスタがオン状態となり、
他方の接続端子に電源電位ＶＣＣが現れる。この時、電
源電位ＶＣＣが現れた接続端子にゲートのつながってい
るｐ型ＭＯ５トランジスタはオフ状態となる。すなわち
、２つの接続端子のうち一方が論理１１０１１となれば
他方は必ず論理“１″であり、論理“１゛′は電源電位
ＶＣＣとなる。もし、レベル保証回路１１を付加してい
なければ、ｎ型ＭＯ３トランジスタ１２．１３でそのし
きい値電位Ｖｔｈが消費されるため、ドレインに出力さ
れる論理“１″のレベルはＶＣＣ−Ｖｔｈ＜ＶＣＣＬか
出力されない（ｎ型ＭＯ３トランジスタ１２．１３のソ
ース入力電圧およびゲート電圧をＶＣＣとする）。

電源電位ＶＣＣのレベルに満たない論理１１１　Ｉ＋は
、この信号を受ける０ＭＯ３素子において電源電位ＶＣ
Ｃから接地電位ＧＮＤに直流電流が流れることにより消
費電力を増加させたり、ノイズに対するマージンを低下
させたりする。故に、レベル保証回路１１によって論理
゛１″のレベルを電源電位ＶＣＣに保証する必要がある
。

従来はｐ型ＭＯＳトランジスタを電源と桁上げ信号伝播
に関わる信号線間に直列に２つ接続して　　′桁上げ信
号を発生していたが、この発明におけるレベル保証回路
１１では、電源と桁上げ信号伝播に係わる信号線間に接
続されるｐ型ＭＯＳトランジスタは１つですむので、ゲ
ート幅は従来例に比べて短くてすむ。このため、桁上げ
信号伝播に関わる信号線に付く容量が２つのｎ型ＭＯ３
トランジスタ１２，１３のドレイン容量と、ゲート幅の
短かいｐ型ＭＯ５トランジスタのドレイン容量とゲート
容量のみに低減される。

なお、桁上げ信号抹消回路１４および桁上げ信号発生回
路１５においては論理“０″のレベルを発生させてもよ
く、同様にレベル保証回路１１も論理“０″レベルある
いは両レベルを保証する回路としてもよい。

〔発明の効果〕

この発明は以上説明したとおり、そのソースおよびゲー
トにそれぞれ正論理の桁上げ入力信号および加数信号と
被加数信号との排他的論理和である桁上げ伝播信号が入
力される第１導電型の第１のＭＯＳトランジスタと、そ
のソースおよびゲートにそれぞれ負論理の桁上げ入力信
号と桁上げ伝播信号が入力される第１導電型の第２のＭ
ＯＳトランジスタと、それぞれのゲートに負論理の加数
信号および負論理の被加数信号が入力される２つの第１
導電型のＭＯＳトランジスタを、第１のＭＯＳトランジ
スタのドレインに接地または電源間に直列に接続して構
成される桁上げ信号抹消回路と、それぞれのゲートに正
論理の加数信号および正論理の被加数信号が入力される
２つの第１導電型のＭＯＳトランジスタを、第２のＭＯ
Ｓトランジスタのドレインと接地または電源間に接続し
て構成される桁上げ信号発生回路と、相補の値をとる第
１のＭＯＳトランジスタのドレインと第２のＭＯＳトラ
ンジスタのドレイン間に接続されたレベル保証回路とか
ら構成したので、桁上げ伝播に係る信号線に付く容量を
軽減でき、桁上げ信号を高速に伝播できるという効果が
ある。

【図面の簡単な説明】

第１図はこの発明の桁上げ信号伝播回路の一実施例を示
す図、第２図は正論理の被加数信号Ａと正論理の加数信
号Ｂと正論理の桁上げ伝播信号Ｐとの関係を示す図、第
３図はこの発明における入力と出力の関係を示す図、第
４図は従来の桁上げ信号伝播回路を示す図である。 図において、１１はレベル保証回路、１２゜１３はｎ型
ＭＯＳトランジスタ、１４は桁上げ信号抹消回路、１５
は桁上げ信号発生回路である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人　大　岩　増　雄　　　　（外２名）第１図 ］５柑上げ信号発生回銘 手続補正書（自発） 特許庁長官殿　　　　　　　　　　　　　　１１、事件
の表示　　　特願昭６１−２８８４３２号２、発明の名
称　　　桁上げ信号伝播回路３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、？ｌＩｌ正の内容 （１）　　明細書第９頁１０行のｌ−ＣＶ　Ｄ　ｊを、
［ＧＮＤＪと補正する。 （２）同しく第９頁２０行の［が消費されるため、ｊを
、［だけ電圧降下が起こり、」と補正する。 以　　上

Claims (2)

【特許請求の範囲】
1. （１）そのソースおよびゲートにそれぞれ正論理の桁上
   げ入力信号および加数信号と被加数信号との排他的論理
   和である桁上げ伝播信号が入力される第１の導電型の第
   １のＭＯＳトランジスタと、そのソースおよびゲートに
   それぞれ負論理の桁上げ入力信号および前記桁上げ伝播
   信号が入力される第１導電型の第２のＭＯＳトランジス
   タと、それぞれのゲートに負論理の加数信号および負論
   理の被加数信号が入力される２つの第１導電型のＭＯＳ
   トランジスタを、前記第１のＭＯＳトランジスタのドレ
   インと接地または電源間に直列に接続して構成される桁
   上げ信号抹消回路と、それぞれのゲートに正論理の加数
   信号および正論理の被加数信号が入力される２つの第１
   導電型のＭＯＳトランジスタを、前記第２のＭＯＳトラ
   ンジスタのドレインと接地または電源間に接続して構成
   される桁上げ信号発生回路と、相補の値をとる前記第１
   のＭＯＳトランジスタのドレインと前記第２のＭＯＳト
   ランジスタのドレイン間に接続されたレベル保証回路と
   から構成したことを特徴とする桁上げ信号伝播回路。
2. （２）レベル保証回路が、２つの第２導電型のＭＯＳト
   ランジスタからなり、それぞれのソースはともに基準電
   位に接続され、それぞれのゲートは他方のドレインに互
   いに接続され、ドレインを接続端子としたものであるこ
   とを特徴とする特許請求の範囲第（１）項記載の桁上げ
   信号伝播回路。