JPS6038920A - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPS6038920A JPS6038920A JP58148477A JP14847783A JPS6038920A JP S6038920 A JPS6038920 A JP S6038920A JP 58148477 A JP58148477 A JP 58148477A JP 14847783 A JP14847783 A JP 14847783A JP S6038920 A JPS6038920 A JP S6038920A
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- inverter
- output
- channel transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はラッチ間のデータ転送線の数を減らすことが
できるＣＭＯＳラッチ回路に関するものでおる。
できるＣＭＯＳラッチ回路に関するものでおる。
第１図は従来のラッチ回路を示すブロック図である。同
図において、＋１１は第１出力信号ＱＡおよび第１否定
出力信号ＱＡを出力する第１ラッチ回路、（２）はイン
バータ（２８）および（２ｂ）からなシ、第２出力信号
Ｑｎおよび第２否定出力信号Ｑｎを出力する第２ラッチ
回路、（３）は第３ラッチ回路、（４ａ）および（４ｂ
＞＋ｒ、それぞれ第２図（ｃ）に示す第１データ転送信
号Ｓ１（’ｚ）および第２図（ｅ）に示す第２データ転
送（Ｍ号８２（φｌ）が入力する転送信号入力端子、（
５ａ）および（５ｂ）はＮチャネルの第１トランスミッ
ションゲート、（６ａ）および（６ｂ）はＮチャネルの
第２トランスミツシヨンゲート、（７ａ）および（７ｂ
）はＰチャネルのプルアップ用トランジスタである。
図において、＋１１は第１出力信号ＱＡおよび第１否定
出力信号ＱＡを出力する第１ラッチ回路、（２）はイン
バータ（２８）および（２ｂ）からなシ、第２出力信号
Ｑｎおよび第２否定出力信号Ｑｎを出力する第２ラッチ
回路、（３）は第３ラッチ回路、（４ａ）および（４ｂ
＞＋ｒ、それぞれ第２図（ｃ）に示す第１データ転送信
号Ｓ１（’ｚ）および第２図（ｅ）に示す第２データ転
送（Ｍ号８２（φｌ）が入力する転送信号入力端子、（
５ａ）および（５ｂ）はＮチャネルの第１トランスミッ
ションゲート、（６ａ）および（６ｂ）はＮチャネルの
第２トランスミツシヨンゲート、（７ａ）および（７ｂ
）はＰチャネルのプルアップ用トランジスタである。
なお、第２図（ａ）はクロック信号を示すタイムチャー
トである。また、第１データ転送信号５１（−研ｘ）は
第１ラッチ回路（１）から第２ラッチ回路（２）にデー
タを転送させるだめの信号であり、第２データ転送信号
８２（φ１）は第２ラッチ回路（２）から第３ラッチ回
路（３）にデータを転送させるだめの信号であシ、各ラ
ッチ回路のデータの移動のタイミングを第２図（ｂ）、
第２図（ｄ）および第２図（ｆ）に示す。
トである。また、第１データ転送信号５１（−研ｘ）は
第１ラッチ回路（１）から第２ラッチ回路（２）にデー
タを転送させるだめの信号であり、第２データ転送信号
８２（φ１）は第２ラッチ回路（２）から第３ラッチ回
路（３）にデータを転送させるだめの信号であシ、各ラ
ッチ回路のデータの移動のタイミングを第２図（ｂ）、
第２図（ｄ）および第２図（ｆ）に示す。
次に、上記構成によるラッチ回路の動作について第３図
（ａ）、第３図（ｂ）および第３図（ｃ）を参照して説
明する。まず、第１ラッチ回路（１）はデータの書き込
み（第１データ転送信号８１（φ１）アクティブ）ある
いはデータの読み出しく第２データ転送信号８２（φｌ
）アクティブ）の場合でも、常に、低レベル（ｖｃｃ＝
５■、ｖ８８−Ｏｖの場合にはＯＶａを第１トランスミ
ツシヨンゲート（５ａ）、 （ｓｂ）あるいは第２トラ
ンスミツシヨンゲー） （６ａ）、（６ｂ）を通してデ
ータを転送して−る。ここで、プルアップ用トランジス
タ（７ａ）および（７ｂ）の動作について、例えば第２
ラッチ回路（２）の第２出力信号ＱＢ＝Ｏｖ（以下”０
″と言う）を第２トランスミツシヨンゲート（６ａ）お
よび（６ｂ）を通してデータを転送するときには第２否
定出力信号ＱＢ＝５Ｖ（以下”１″と言う）の電圧値は
その第２トランスミツシヨンゲート（６ａ）および（６
ｂ）の出力側ではバックゲート効果によυ、十分な”１
“レベルが出力できないため、第２出力信号Ｑ ｎ ＝
ＯＶが、第２ト２ンスミツシヨンゲート（６ｂ）を通
して出力したところで、プルアップ用トランジスタ（７
ａ）のゲートに入力して、相補の電位を引き上げて、十
分なＩ＋ １１ルベルを保持できるようにしている。い
ま、第２ラッチ回路（２）から第２出力信号ＱＢ＝”０
パ を第３ラッチ回路（３）に転送する場合、第２トラ
ンスミツシヨンゲート（６ａ）および（６ｂ）の出力側
は転送前にデータ転送線の両方（正および負）共に”１
′′にグリチャージしておき、第２データ転送信号Ｓｚ
（φ１）の出力によシ、第２ラッチ回路（２）内の第１
Ｎチヤネルトランジスタ（９ａ）のドレイン電圧ヲ第２
）ランスミッションゲート（６ａ）を通して転送して
いる。ここで注意し々ければいけないのは第２ト２／ス
ミツシヨンゲー） （６ａ）および（６ｂ）が”オ／°
′する前にはこの第２トランスミツシヨングー） （６
ａ）および（６ｂ）の出力側は正負ともに”１“にプリ
チャージしているため、第２ラッチ回路（２）にある第
１Ｐチヤネルトランジスタ（８ａ） 、第２Ｐチヤネル
トランジスタ（８ｂ） 、第１ Ｎチャネルトランジス
タ（９ａ） 、および第２Ｎチヤネルトランジスタ（９
ｂ）の各コンダクタンスβを考慮して、第２トランスミ
ツシヨンゲート（６＆）および（６ｂ）が”オン″する
と同時に、保持しているデータ値が反転しないように、
データを転送しなければならない。ただし、Ｎチャネル
トランジスタ同志のコンダクタンスは同一であシ、Ｐチ
ャネルトランジスタ同志のコンダクタンス社同−である
とする。
（ａ）、第３図（ｂ）および第３図（ｃ）を参照して説
明する。まず、第１ラッチ回路（１）はデータの書き込
み（第１データ転送信号８１（φ１）アクティブ）ある
いはデータの読み出しく第２データ転送信号８２（φｌ
）アクティブ）の場合でも、常に、低レベル（ｖｃｃ＝
５■、ｖ８８−Ｏｖの場合にはＯＶａを第１トランスミ
ツシヨンゲート（５ａ）、 （ｓｂ）あるいは第２トラ
ンスミツシヨンゲー） （６ａ）、（６ｂ）を通してデ
ータを転送して−る。ここで、プルアップ用トランジス
タ（７ａ）および（７ｂ）の動作について、例えば第２
ラッチ回路（２）の第２出力信号ＱＢ＝Ｏｖ（以下”０
″と言う）を第２トランスミツシヨンゲート（６ａ）お
よび（６ｂ）を通してデータを転送するときには第２否
定出力信号ＱＢ＝５Ｖ（以下”１″と言う）の電圧値は
その第２トランスミツシヨンゲート（６ａ）および（６
ｂ）の出力側ではバックゲート効果によυ、十分な”１
“レベルが出力できないため、第２出力信号Ｑ ｎ ＝
ＯＶが、第２ト２ンスミツシヨンゲート（６ｂ）を通
して出力したところで、プルアップ用トランジスタ（７
ａ）のゲートに入力して、相補の電位を引き上げて、十
分なＩ＋ １１ルベルを保持できるようにしている。い
ま、第２ラッチ回路（２）から第２出力信号ＱＢ＝”０
パ を第３ラッチ回路（３）に転送する場合、第２トラ
ンスミツシヨンゲート（６ａ）および（６ｂ）の出力側
は転送前にデータ転送線の両方（正および負）共に”１
′′にグリチャージしておき、第２データ転送信号Ｓｚ
（φ１）の出力によシ、第２ラッチ回路（２）内の第１
Ｎチヤネルトランジスタ（９ａ）のドレイン電圧ヲ第２
）ランスミッションゲート（６ａ）を通して転送して
いる。ここで注意し々ければいけないのは第２ト２／ス
ミツシヨンゲー） （６ａ）および（６ｂ）が”オ／°
′する前にはこの第２トランスミツシヨングー） （６
ａ）および（６ｂ）の出力側は正負ともに”１“にプリ
チャージしているため、第２ラッチ回路（２）にある第
１Ｐチヤネルトランジスタ（８ａ） 、第２Ｐチヤネル
トランジスタ（８ｂ） 、第１ Ｎチャネルトランジス
タ（９ａ） 、および第２Ｎチヤネルトランジスタ（９
ｂ）の各コンダクタンスβを考慮して、第２トランスミ
ツシヨンゲート（６＆）および（６ｂ）が”オン″する
と同時に、保持しているデータ値が反転しないように、
データを転送しなければならない。ただし、Ｎチャネル
トランジスタ同志のコンダクタンスは同一であシ、Ｐチ
ャネルトランジスタ同志のコンダクタンス社同−である
とする。
次に、第２ラッチ回路（２）からデータを読み出す場合
をトランジスタレベルで説明すると、第３図（ｂ）に示
すようになり、第１Ｎチヤネルトランジスタ（９ａ）の
ドレイン電位をＶｘ６ ＋第２Ｐチャネルトランジスタ
（ｓｂ）と第２Ｎチヤネルトランジスタ（９ｂ）による
インバータのスレッシオールド電圧をｖｌＮ２とすれば
、このインバータが反転しない条件は Ｖｘ（） （ＶＩＨ２” ＠ １１ ａ ＠ ａ （１
１となる。ここで、 ただし、ＶＣＣ：電源電圧 ＶＴＩＩ ｒ ＶＴＮ ：すべてのＰチャネルトランジ
スタおよびＮチャネルト ２ンジスタのスレッシオー ルド電圧 βＮｚ（＝Ａｔ）：第２Ｎチヤネルトランジスタのコン
ダクタンス（第１ Ｎチャネルトランジスタの コンダクタンスも同じ） βｐ２（＝／ｐ１）：第１Ｐチヤネルトランジスタのコ
ンダクタンス（第１ Ｐチャネルトランジスタの コンダクタンスも同じ） この条件で読み出し時の第２２ツチ回路（２）の４個の
トランジスタと第２のトラ／スミツションゲー） （６
ａ）および（６ｂ）のコンダクタンスを決定する。
をトランジスタレベルで説明すると、第３図（ｂ）に示
すようになり、第１Ｎチヤネルトランジスタ（９ａ）の
ドレイン電位をＶｘ６ ＋第２Ｐチャネルトランジスタ
（ｓｂ）と第２Ｎチヤネルトランジスタ（９ｂ）による
インバータのスレッシオールド電圧をｖｌＮ２とすれば
、このインバータが反転しない条件は Ｖｘ（） （ＶＩＨ２” ＠ １１ ａ ＠ ａ （１
１となる。ここで、 ただし、ＶＣＣ：電源電圧 ＶＴＩＩ ｒ ＶＴＮ ：すべてのＰチャネルトランジ
スタおよびＮチャネルト ２ンジスタのスレッシオー ルド電圧 βＮｚ（＝Ａｔ）：第２Ｎチヤネルトランジスタのコン
ダクタンス（第１ Ｎチャネルトランジスタの コンダクタンスも同じ） βｐ２（＝／ｐ１）：第１Ｐチヤネルトランジスタのコ
ンダクタンス（第１ Ｐチャネルトランジスタの コンダクタンスも同じ） この条件で読み出し時の第２２ツチ回路（２）の４個の
トランジスタと第２のトラ／スミツションゲー） （６
ａ）および（６ｂ）のコンダクタンスを決定する。
次に、第１ラッチ回路（１）から第２ラッチ回路（２）
へのデータ書き込みの場合を第３図（ｃ）に示す。今、
第２ラッチ回路（２）の第２出力信号Ｑｓ−“１″であ
るとき、第１ラッチ回路（１１の第１出カ信号ＱＡ−”
０”によシ、第２出力信号ＱＢ−″Ｏ”に反転するため
には、 本 ＶＸ（＋ ＜ ＶＩ Ｎ２ 、 ＠ １） ｅ 拳ａ
１３）となるように、各トランジスタのコンダクタンス
を決定する。
へのデータ書き込みの場合を第３図（ｃ）に示す。今、
第２ラッチ回路（２）の第２出力信号Ｑｓ−“１″であ
るとき、第１ラッチ回路（１１の第１出カ信号ＱＡ−”
０”によシ、第２出力信号ＱＢ−″Ｏ”に反転するため
には、 本 ＶＸ（＋ ＜ ＶＩ Ｎ２ 、 ＠ １） ｅ 拳ａ
１３）となるように、各トランジスタのコンダクタンス
を決定する。
しかしながら、従来のラッチ回路は各ラッチ回路の人、
出力信号が夫々正、負を要し、トランスミッションゲー
トも人、出力共に２個ずつ必要とするため、半導体集積
回路上で、集積度を上げることができない欠点があった
。
出力信号が夫々正、負を要し、トランスミッションゲー
トも人、出力共に２個ずつ必要とするため、半導体集積
回路上で、集積度を上げることができない欠点があった
。
したがって、この発明の目的はデータ転送線を１本にし
、しかもトランスミッションゲート１個で実現できるた
め、半導体集積回路の集積度を上げることができるラッ
チ回路を提供するものである。
、しかもトランスミッションゲート１個で実現できるた
め、半導体集積回路の集積度を上げることができるラッ
チ回路を提供するものである。
このような目的を達成するため、この発明はラッチ回路
を２個のインバータで構成し、一方のインバータの出力
に地方のインバータの入力を接続してラッチ回路の出力
端子とし、他方のインバータの出力を一方のインバータ
の入力に接続してラッチ回路の入力端子とするように構
成したものであり、以下実施例を用いて詳細に説明する
。
を２個のインバータで構成し、一方のインバータの出力
に地方のインバータの入力を接続してラッチ回路の出力
端子とし、他方のインバータの出力を一方のインバータ
の入力に接続してラッチ回路の入力端子とするように構
成したものであり、以下実施例を用いて詳細に説明する
。
第４図はこの発明に係るラッチ回路の一実施例を示すブ
ロック図である。同図において、（１０）は２個のイン
バータ（Ｑ３）および（Ｑ４）で構成される第２ラッチ
回路であシ、インバータ（Ｑ３）の入力側をこの第２ラ
ッチ回路（１０）の入力端子とし、インバータ（Ｑ３）
の出力をインバータ（Ｑ４）の入力に接続し、インバー
タ（Ｑ４）の出力をインバータ（Ｑ３）の入力に接続し
、インバータ（Ｑ３）の出力をこの第２ラッチ回路（１
０）の出力端子とするものである。
ロック図である。同図において、（１０）は２個のイン
バータ（Ｑ３）および（Ｑ４）で構成される第２ラッチ
回路であシ、インバータ（Ｑ３）の入力側をこの第２ラ
ッチ回路（１０）の入力端子とし、インバータ（Ｑ３）
の出力をインバータ（Ｑ４）の入力に接続し、インバー
タ（Ｑ４）の出力をインバータ（Ｑ３）の入力に接続し
、インバータ（Ｑ３）の出力をこの第２ラッチ回路（１
０）の出力端子とするものである。
（１１）は第４Ｎチヤイ・ルトランジスタ（ＴｉＨ２）
からなシ、第１ラッチ回路（１）から第２ラッチ回路（
１０）にデータを転送する第１トランスミツシヨンゲー
ト、（１２）は第４Ｎチヤネルトランジスタ（ＴｉＨ２
）からなり、第２ラッチ回路（１０）から第３ラッチ回
路（３）にデータを転送する第２トランスミツシヨンゲ
ートである。
からなシ、第１ラッチ回路（１）から第２ラッチ回路（
１０）にデータを転送する第１トランスミツシヨンゲー
ト、（１２）は第４Ｎチヤネルトランジスタ（ＴｉＨ２
）からなり、第２ラッチ回路（１０）から第３ラッチ回
路（３）にデータを転送する第２トランスミツシヨンゲ
ートである。
彦お、第５図は第４図に示すラッチ回路管トランジスタ
レベルで示した図である。また、第２ラッチ回路（１０
）をＮチャネルトランジスタのトランスミッションゲー
トを介して直列に接続されるため、第１ラッチ回路（１
）、第２ラッチ回路（１０）および第３ラッチ回路（３
）の各部のトランジスタＬ同じ構成にすることができる
。そして、第２ラッチ回路（１０）内の各トランジスタ
（８ａ）、（８ｂ）＝（９ａ）、（９ｂ）。
レベルで示した図である。また、第２ラッチ回路（１０
）をＮチャネルトランジスタのトランスミッションゲー
トを介して直列に接続されるため、第１ラッチ回路（１
）、第２ラッチ回路（１０）および第３ラッチ回路（３
）の各部のトランジスタＬ同じ構成にすることができる
。そして、第２ラッチ回路（１０）内の各トランジスタ
（８ａ）、（８ｂ）＝（９ａ）、（９ｂ）。
および入力側、出力側のトランスミッションゲートのコ
ンダクタンスを以下の条件に設定すればラッチ回路を実
現することができる。
ンダクタンスを以下の条件に設定すればラッチ回路を実
現することができる。
次に、上記構成によるラッチ回路の動作について第６図
（ａ）、第６図（ｂ）および第７図（ａ）＝ｍ７図（ｂ
）を参照して説明する。まず、第２ラッチ回路（１０）
から第３ラッチ回路（３）への読み出しは第１ラッチ回
路（１）から第２ラッチ回路（ｌＯ）へのデータの書き
込みに相当するので、第４ラッチ回路（ＩＩから第２ラ
ッチ回路（１０）へのデータの書き込みの場合について
説明する。まず、第６図（ａ）において、第２ラッチ回
路（１０）の出力信号Ｑｇ＝“０”で、かつ第１ラッチ
回路（１１の出力信号ＱＤ−“０”のとき、第１データ
転送信号Ｓｌ（￥１）がアクティブとなり、第１トラン
スミツシヨンゲー） （１１）が１オン”の状態を示し
ている。今、第１，９ツチ回路＋１７の出力信号ＱＤが
０”を保持し続けた場合、第２ラッチ回路（１０）の状
態を第６図（ｂ）に示すことができる。
（ａ）、第６図（ｂ）および第７図（ａ）＝ｍ７図（ｂ
）を参照して説明する。まず、第２ラッチ回路（１０）
から第３ラッチ回路（３）への読み出しは第１ラッチ回
路（１）から第２ラッチ回路（ｌＯ）へのデータの書き
込みに相当するので、第４ラッチ回路（ＩＩから第２ラ
ッチ回路（１０）へのデータの書き込みの場合について
説明する。まず、第６図（ａ）において、第２ラッチ回
路（１０）の出力信号Ｑｇ＝“０”で、かつ第１ラッチ
回路（１１の出力信号ＱＤ−“０”のとき、第１データ
転送信号Ｓｌ（￥１）がアクティブとなり、第１トラン
スミツシヨンゲー） （１１）が１オン”の状態を示し
ている。今、第１，９ツチ回路＋１７の出力信号ＱＤが
０”を保持し続けた場合、第２ラッチ回路（１０）の状
態を第６図（ｂ）に示すことができる。
ここで、第３Ｎチヤネルトランジスタ（９ｃ）の−ドレ
インは第１ラッチ回路（１）の出力端子で・あり、≧Ｏ
Ｖであシ、第１トランスミツシヨンゲート（１１）を通
して第１Ｐチヤネルトランジスタ（８ａ）のドレイン側
に接続されている。また、この第１ト２ンスミツシヨン
ゲー） （１１）の第４Ｎチヤネルトシンジスタのドレ
イン（ＶＸＩ）はインバータ（Ｑ３）の第２Ｐチヤネル
トランジスタ（８ｂ）のゲートおよび第２Ｎチヤネルト
ランジスタ（９ｂ）のゲートに接続される入力側Ｖ β
Ｎ２に接続される。次に、第６図（ｂ）に示す、ように
、第２ラッチ回路（１０）の出力信号６＝“０”がｌ”
へ書き変える時の条件社次式で示される。
インは第１ラッチ回路（１）の出力端子で・あり、≧Ｏ
Ｖであシ、第１トランスミツシヨンゲート（１１）を通
して第１Ｐチヤネルトランジスタ（８ａ）のドレイン側
に接続されている。また、この第１ト２ンスミツシヨン
ゲー） （１１）の第４Ｎチヤネルトシンジスタのドレ
イン（ＶＸＩ）はインバータ（Ｑ３）の第２Ｐチヤネル
トランジスタ（８ｂ）のゲートおよび第２Ｎチヤネルト
ランジスタ（９ｂ）のゲートに接続される入力側Ｖ β
Ｎ２に接続される。次に、第６図（ｂ）に示す、ように
、第２ラッチ回路（１０）の出力信号６＝“０”がｌ”
へ書き変える時の条件社次式で示される。
ＶＸＩ ＜ ＶＩＮ２” ｍ ＊ ＊ ＊ ＊ （４）
ただし、Ｖｃｃ：電源電圧 ＶＴＰＩＶＴＮ ：すべてのＰチャネルトランジスタ、
Ｎチャネルトランジス タのスレッシオールド電圧 Ａｚ（＞４１） ：第２Ｎチヤネルトランジスタのコン
ダクタンス βＰ２（ンβｐｌ） ：第１Ｐチヤネルトランジスタの
コンダクタンス とこて、ｖｘｌの電位伏仮定として、各トランジスタの
オン抵抗の分割比で決まるとす れば、 である。
ただし、Ｖｃｃ：電源電圧 ＶＴＰＩＶＴＮ ：すべてのＰチャネルトランジスタ、
Ｎチャネルトランジス タのスレッシオールド電圧 Ａｚ（＞４１） ：第２Ｎチヤネルトランジスタのコン
ダクタンス βＰ２（ンβｐｌ） ：第１Ｐチヤネルトランジスタの
コンダクタンス とこて、ｖｘｌの電位伏仮定として、各トランジスタの
オン抵抗の分割比で決まるとす れば、 である。
ただし、βＮ３は第１ラッチ回路（１）において、第２
ラッチ回路（１０）の第２Ｎチヤネルトランジスタ（９
ｂ）と同じコンダクタンスを持つもので、βＮ３＝βＮ
２となる。
ラッチ回路（１０）の第２Ｎチヤネルトランジスタ（９
ｂ）と同じコンダクタンスを持つもので、βＮ３＝βＮ
２となる。
βＮ４ ハ） ランスミッションケートのＮチャネルト
ランジスタＴｒＮ４のコンダクタンスである。
ランジスタＴｒＮ４のコンダクタンスである。
そζで、式（６）ヲ変えて、式（５）と共に式（４）に
代入すれば下記の式（７）が得られる。
代入すれば下記の式（７）が得られる。
・・・・・（７）
次に、第７図（ａ）は第２ラッチ回路（１０）の出力信
号Ｑｓ ＝”１”で、かつ第１ラッチ回路ｔ１）の出力
信号ＱＡ＝”ｌ”のとき、第１データ転送信号ｉ（￥１
）がアクティブで、第１）？ンスミツションゲート（１
１）のＮチャネルトランジスタ（ＴｒＮ４）が１オン”
状態を示している。今、第１ラッチ回路（ＩＩの第１出
力信号ＱＤがｌ１ｔｌｌを保持し続けた場合、第２ラッ
チ回路（ｌＯ）の状態祉第７図（ｂ）で示される。ここ
ｆ、第３Ｐチヤネルトランジスタ（８ｃ）のドレインは
第１ラッチ回路１１１の出力端子であシ、６オン”状態
では第４トランスミツシヨンゲート（１１）のＮチャネ
ルトランジスタを通して第１Ｎチヤネルトランジスタ（
９ａ）のドレイン側に接続されている。
号Ｑｓ ＝”１”で、かつ第１ラッチ回路ｔ１）の出力
信号ＱＡ＝”ｌ”のとき、第１データ転送信号ｉ（￥１
）がアクティブで、第１）？ンスミツションゲート（１
１）のＮチャネルトランジスタ（ＴｒＮ４）が１オン”
状態を示している。今、第１ラッチ回路（ＩＩの第１出
力信号ＱＤがｌ１ｔｌｌを保持し続けた場合、第２ラッ
チ回路（ｌＯ）の状態祉第７図（ｂ）で示される。ここ
ｆ、第３Ｐチヤネルトランジスタ（８ｃ）のドレインは
第１ラッチ回路１１１の出力端子であシ、６オン”状態
では第４トランスミツシヨンゲート（１１）のＮチャネ
ルトランジスタを通して第１Ｎチヤネルトランジスタ（
９ａ）のドレイン側に接続されている。
また、この第４トランスミツシヨンゲート（１１）のＮ
チャネルトランジスタのドレインＶＸＩからイ・／バー
ク（Ｑ３）の第２Ｐチヤネルトランジスタ（８ｂ）およ
び第２Ｎチヤネルト２ンジスタ（９ｂ）の入力側Ｖ β
Ｎ２“に接続される。したがって、第７図（ｂ）に示す
ように、この第２ラッチ回路（１０）の出力信号Ｑｇ＝
”ｌ”から０”へ書き変えるときの条件は次式で決まる
。
チャネルトランジスタのドレインＶＸＩからイ・／バー
ク（Ｑ３）の第２Ｐチヤネルトランジスタ（８ｂ）およ
び第２Ｎチヤネルト２ンジスタ（９ｂ）の入力側Ｖ β
Ｎ２“に接続される。したがって、第７図（ｂ）に示す
ように、この第２ラッチ回路（１０）の出力信号Ｑｇ＝
”ｌ”から０”へ書き変えるときの条件は次式で決まる
。
ＶＸＩ ＞ ｖＩＮ２傘 −−−−−（８１式（６）の
導出のときと同じ条件で算出すると次式で示される。
導出のときと同じ条件で算出すると次式で示される。
ただし、βＰ５は第１ラッチ回路ｉｌ＋において、第２
ラッチ回路（１０）の第２Ｐチヤネルトランジスタ（８
ｂ）と同じコンダクタンスを持つので、βＮ３＝βＮ２
となる。
ラッチ回路（１０）の第２Ｐチヤネルトランジスタ（８
ｂ）と同じコンダクタンスを持つので、βＮ３＝βＮ２
となる。
βＮ、＋ｔｉｆｆｉｌ）ランスミッションゲート（１１
’）のＮチャネルトランジスタのコンダクタンスである
。
’）のＮチャネルトランジスタのコンダクタンスである
。
そこで、式（９）を変えて、式（５）と共に式（８）に
代入すれば次のような関係式となる。
代入すれば次のような関係式となる。
１１・・（１０）
さらに、式（７）と式（１０）から下記の式（１１）が
められる。
められる。
読み出しの場合社上記の条件の他、次の条件が成立する
ようにパラメータを設定する。また、帰還するインバー
タ（Ｑ３）のスレッシオールド電圧ＶＩＮＩ”は ＶＩＮＩ ：ＶＩＮ２” ａ ｍ ＊ ｍ ｍ （１２
）とし、 βＮ４）βＮ２ン／ｊＮ１２／ｊＰ２２１１４／Ｐ１０
１′（１３）なる条件を加える。
ようにパラメータを設定する。また、帰還するインバー
タ（Ｑ３）のスレッシオールド電圧ＶＩＮＩ”は ＶＩＮＩ ：ＶＩＮ２” ａ ｍ ＊ ｍ ｍ （１２
）とし、 βＮ４）βＮ２ン／ｊＮ１２／ｊＰ２２１１４／Ｐ１０
１′（１３）なる条件を加える。
以上詳細に説明したように、この発明に係るラッチ回路
によれば、データ転送線の数を減らすことができるので
、データ転送のゲート（あるいはトランジスタ）の数を
少なくすることができ、半導体集積回路の集積度を上げ
ることができるなどの効果がある。
によれば、データ転送線の数を減らすことができるので
、データ転送のゲート（あるいはトランジスタ）の数を
少なくすることができ、半導体集積回路の集積度を上げ
ることができるなどの効果がある。
第１図は従来のラッチ回路を示すブロック図、第２図（
ａ）〜第２図（ｆ）は第１図の各部の信号波形を示すタ
イムチャート、第３図（ａ）、第３１ｔ（ｂ）および第
３図（ｃ）は第１図のラッチ回路の動作をトランジスタ
レベルで説明するための図、第４図はこの発明に係るラ
ッチ回路の一集施例を示すブロック図、第５図は第４図
に示すラッチ回路をトランジスタレベルで示す回路図、
第６図（ａ）、第６図（ｂ）および第７図（＆）、第７
図（ｂ）は第４図のラッチ回路の動作をトランジスタレ
ベルで説明するだめの図である。 （１１・拳・・第４ラッチ回路、（２）・・・・第２ラ
ッチ回路、（３）・・・・第３ラッチ回路、（４ａ）お
よび（４ｂ）−・・・転送信号入力端子、（５ａ）およ
び（５ｂ）・−・・第１トランスミツシヨンゲート、（
６ａ）およヒ（６ｂ）・・・・第２トランスミツシヨン
ゲート、（７ａ）および（７ｂ）・Φ−拳プルアツブ用
トランジスタ、（８ａ）〜（８ｃ）・・・・Ｐチャンネ
ルトランジスタ、（９ｍ）〜（９ｃ）・・・・Ｎチャネ
ルトランジスタ、（１０）・・・・第２ラッチ回路、（
１１）・・・・第１トランスミツシヨンゲート、（１２
）−・・・第２トランスミツシヨンゲート。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 第２図 （ａ） （ｂ） （Ｃ） 第４図 第５図 第６図 （Ｃ１） −−−１ （ｂ） ；１）７図 （Ｇ） （ｂ） 特許庁長官殿 １、事件の表示 特願昭５８−１４８４７７号２、発明
の名称 ２ラフ０回路 ３、補正をする者 以上 第２図 Ｃ 特許庁長官殿 １、事件の表示 特願昭５８−１４８４７７号２、発明
の名称 ラッチ回路 ３、補正をする者 明細書の発明の詳細な説明の欄 ルトランジスタ」を「第２Ｐチヤネルトランジスタ」と
補正する。 （２１同書ｇｇｉ１ａ第１３〜１４行の「第１Ｐチヤネ
ルトランジスタ」を［第２Ｐチヤネルトランジスタ」と
補正する。 以上
ａ）〜第２図（ｆ）は第１図の各部の信号波形を示すタ
イムチャート、第３図（ａ）、第３１ｔ（ｂ）および第
３図（ｃ）は第１図のラッチ回路の動作をトランジスタ
レベルで説明するための図、第４図はこの発明に係るラ
ッチ回路の一集施例を示すブロック図、第５図は第４図
に示すラッチ回路をトランジスタレベルで示す回路図、
第６図（ａ）、第６図（ｂ）および第７図（＆）、第７
図（ｂ）は第４図のラッチ回路の動作をトランジスタレ
ベルで説明するだめの図である。 （１１・拳・・第４ラッチ回路、（２）・・・・第２ラ
ッチ回路、（３）・・・・第３ラッチ回路、（４ａ）お
よび（４ｂ）−・・・転送信号入力端子、（５ａ）およ
び（５ｂ）・−・・第１トランスミツシヨンゲート、（
６ａ）およヒ（６ｂ）・・・・第２トランスミツシヨン
ゲート、（７ａ）および（７ｂ）・Φ−拳プルアツブ用
トランジスタ、（８ａ）〜（８ｃ）・・・・Ｐチャンネ
ルトランジスタ、（９ｍ）〜（９ｃ）・・・・Ｎチャネ
ルトランジスタ、（１０）・・・・第２ラッチ回路、（
１１）・・・・第１トランスミツシヨンゲート、（１２
）−・・・第２トランスミツシヨンゲート。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大岩増雄 第１図 第２図 （ａ） （ｂ） （Ｃ） 第４図 第５図 第６図 （Ｃ１） −−−１ （ｂ） ；１）７図 （Ｇ） （ｂ） 特許庁長官殿 １、事件の表示 特願昭５８−１４８４７７号２、発明
の名称 ２ラフ０回路 ３、補正をする者 以上 第２図 Ｃ 特許庁長官殿 １、事件の表示 特願昭５８−１４８４７７号２、発明
の名称 ラッチ回路 ３、補正をする者 明細書の発明の詳細な説明の欄 ルトランジスタ」を「第２Ｐチヤネルトランジスタ」と
補正する。 （２１同書ｇｇｉ１ａ第１３〜１４行の「第１Ｐチヤネ
ルトランジスタ」を［第２Ｐチヤネルトランジスタ」と
補正する。 以上
Claims (1)
- 相補形ＣＭＯ８）ランジスタで構成し、データの一時記
憶あるいは待避を行なうレジスタ内のラッチ回路にお埴
で、仁のラッチ回路を２個のインバータで構成し、一方
のインバータの出力に他方のインバータの入力を接続し
てラッチ回路の出力端子とし、他方のインバータの出力
を一方のインバータの入力に接続してラッチ回路の入力
端子とすることによシ、データを転送する信号線を少な
くし、データ転送のゲート（またはトランジスタ）の数
を減らすことを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148477A JPS6038920A (ja) | 1983-08-11 | 1983-08-11 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58148477A JPS6038920A (ja) | 1983-08-11 | 1983-08-11 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038920A true JPS6038920A (ja) | 1985-02-28 |
Family
ID=15453625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58148477A Pending JPS6038920A (ja) | 1983-08-11 | 1983-08-11 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038920A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02235434A (ja) * | 1989-03-09 | 1990-09-18 | Mitsubishi Electric Corp | 論理回路装置 |
| WO2005004102A1 (ja) * | 2003-07-07 | 2005-01-13 | Sony Corporation | データ転送回路及びフラットディスプレイ装置 |
| JP2015032329A (ja) * | 2013-08-01 | 2015-02-16 | 株式会社東芝 | 半導体メモリ |
-
1983
- 1983-08-11 JP JP58148477A patent/JPS6038920A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02235434A (ja) * | 1989-03-09 | 1990-09-18 | Mitsubishi Electric Corp | 論理回路装置 |
| JP2540934B2 (ja) * | 1989-03-09 | 1996-10-09 | 三菱電機株式会社 | 論理回路装置 |
| WO2005004102A1 (ja) * | 2003-07-07 | 2005-01-13 | Sony Corporation | データ転送回路及びフラットディスプレイ装置 |
| EP1643482A1 (en) * | 2003-07-07 | 2006-04-05 | Sony Corporation | Data transferring circuit and flat display device |
| CN100440300C (zh) * | 2003-07-07 | 2008-12-03 | 索尼株式会社 | 数据传送电路和平面显示设备 |
| EP1643482A4 (en) * | 2003-07-07 | 2008-12-17 | Sony Corp | DATA TRANSFER CIRCUIT AND FLAT DISPLAY DEVICE |
| US8817055B2 (en) | 2003-07-07 | 2014-08-26 | Japan Display West Inc. | Data transfer circuit and flat display device |
| JP2015032329A (ja) * | 2013-08-01 | 2015-02-16 | 株式会社東芝 | 半導体メモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5220205A (en) | Output circuit of an integrated circuit having immunity to power source fluctuations | |
| JPS6295016A (ja) | ラツチ回路 | |
| KR100686983B1 (ko) | 레벨 컨버터 회로 | |
| JPS6038920A (ja) | ラツチ回路 | |
| JPS62270098A (ja) | 半導体センス回路 | |
| US4020362A (en) | Counter using an inverter and shift registers | |
| JPS60150314A (ja) | Ｄ−フリツプフロツプ回路 | |
| JPH0523647B2 (ja) | ||
| KR930010941B1 (ko) | 전가산기 집적회로 | |
| JPS61294931A (ja) | 半導体装置およびデ−タ伝送路 | |
| JP2699496B2 (ja) | 出力回路 | |
| JP3012276B2 (ja) | 出力回路 | |
| KR940000267B1 (ko) | 직렬 비교기 집적회로 | |
| JPS63211914A (ja) | マスタスレ−ブ型フリツプフロツプ回路 | |
| JPS63103512A (ja) | フリツプフロツプ回路 | |
| JPH0410251B2 (ja) | ||
| JPH02266609A (ja) | セット・リセット式フリップフロップ回路 | |
| JPS6125257B2 (ja) | ||
| JPS6334798A (ja) | ラツチ回路 | |
| JPS58115921A (ja) | ラツチ回路 | |
| JPS62196923A (ja) | Ｃｍｏｓ論理ゲ−ト | |
| JPS63205894A (ja) | 記憶回路 | |
| JPS63140334A (ja) | 桁上げ信号伝播回路 | |
| JPH04145719A (ja) | ３値出力回路 | |
| JPS614979A (ja) | 半導体集積回路装置 |