JP3012276B2

JP3012276B2 - 出力回路

Info

Publication number: JP3012276B2
Application number: JP2093454A
Authority: JP
Inventors: 孝雄中村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-04-09
Filing date: 1990-04-09
Publication date: 2000-02-21
Anticipated expiration: 2015-02-21
Also published as: JPH03290721A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、複数ビットのデータバスやアドレスバス等
を有するCMOS（相補型MOS）半導体集積回路等における
出力回路に関するものである。

（従来の技術）従来、複数ビットのデータバスやアドレスバス等を有
する半導体集積回路内に設けられる出力回路としては、
例えば第２図のようなものがあった。以下、その構成を
図を用いて説明する。

第２図は、従来の出力回路の一構成例を示す回路図で
ある。

この出力回路は、半導体集積回路内に設けられるもの
で、回路選択用の制御信号▲▼に基づき、ｎビット
の入力信号I₀〜I_n-1に対する出力制御を行う回路であ
り、ｎ個の単位出力回路10₀〜10_n-1で構成されている。

各単位出力回路10₀〜10_n-1は、制御信号▲▼によ
り選択され、デバイスの内部回路から供給される各入力
信号I₀〜I_n-1に対する出力制御を行い、出力信号Q₀〜Q
_n-1をそれぞれ外部の出力端子20₀〜20_n-1へ出力する回
路であり、同一の回路でそれぞれ構成されている。

例えば、単位出力回路10₀は、制御信号▲▼に基
づきオン，オフ動作して入力信号I₀の通過，非通過を制
御する論理回路からなる入力手段10Aと、該入力手段10A
の出力に基づき電源電位Vcc・接地電位Vss間をオン，オ
フして所定レベルの出力信号Q₀を外部端子20₀から出力
する出力手段10Bとで、構成されている。

入力手段10Aは、信号反転用のインバータ11〜13、信
号通過制御用の２入力のナンドゲート（以下、NANDゲー
トという）14、及び信号通過制御用の２入力のノアゲー
ト（以下、NORゲートという）15より構成されている。
また、出力手段10Bは、電源電位Vcc・接地電位Vss間に
直列接続されたＰチャネル型MOSトランジスタ（以下、P
MOSという）16、及びＮチャネル型MOSトランジスタ（以
下、NMOSという）17より構成されている。

次に、動作を説明する。

デバイスの内部回路より各単位出力回路10₀〜10
_n-1へ、入力信号I₀〜I_n-1がそれぞれ供給されると、そ
の各単位出力回路10₀〜10_n-1がそれぞれ次のような出力
動作を行う。即ち、制御信号▲▼が低レベル（以
下、“L"レベルという）の場合、インバータ13を介して
NANDゲート14が開くと共に、NORゲート15が開く。その
ため、インバータ11,12を介して入力された入力信号I₀
が、そのNANDゲート14及びNORゲート15を通り、該入力
信号I₀に対応してPMOS16またはNMOS17がオン状態とな
り、“H"レベルまたは“L"レベルの出力信号Q₀が出力端
子20₀より出力される。

一方、制御信号▲▼が高レベル（以下、“H"レベ
ルという）の場合、NANDゲート14及びNORゲート15が共
に閉じてそのNANDゲート14の出力が“H"レベル、NORゲ
ート15の出力が“L"レベルとなる。そのため、PMOS16及
びNMOS17が共にオフ状態となり、出力端子20₀がハイイ
ンピーダンス状態となる。

（発明が解決しようとする課題）しかしながら、上記構成の出力回路では、次のような
課題があった。

例えば、半導体集積回路内に形成されたデータバスや
アドレスバス等は、複数ビットが同時動作することがあ
る。このような同時動作を行う複数ビットの入力信号I₀
〜I_n-1が各単位出力回路10₀〜10_n-1に供給されると、そ
れらの単位出力回路10₀〜10_n-1の出力端子20₀〜20_n-1が
同時に動作することになる。すると、各単位出力回路10
₀〜10_n-1内の出力手段10Bがそれぞれ同時にオン，オフ
動作することにより、電源電位Vccラインや接地電位Vss
ラインにノイズが発生する。

このノイズは、各単位出力回路10₀〜10_n-1の出力信号
Q₀〜Q_n-1が一斉に“L"レベルから“H"レベル、または一
斉に“H"レベルから“L"レベルに変化する時、ピーク値
を示す。このように電源ノイズが発生すると、半導体集
積回路内に設けられた内部回路や他のデバイスが誤動作
を起こすおそれがあり、それを解決することが困難であ
った。

本発明は前記従来技術が持っていた課題として、複数
ビットの出力端子の同時動作時に発生する電源ラインや
接地ラインのノイズにより、内部回路や他のデバイスに
悪影響を及ぼす点ついて解決した出力回路を提供するも
のである。

（課題を解決するための手段）本発明は、前記課題を解決するために、出力回路にお
いて、入力信号を受信して該入力信号に対応する出力信
号を出力する第１の単位出力回路であって、第１の論理
レベルの該入力信号を受信した時には第１の時間経過後
に前記出力信号を出力し、第２の論理レベルの該入力信
号を受信した時には第１の時間よりも長い第２の時間経
過後に前記出力信号を出力する第１の単位出力回路と、
入力信号を受信して該入力信号に対応する出力信号を出
力する第２の単位出力回路であって、第１の論理レベル
の該入力信号を受信した時には第３の時間経過後に前記
出力信号を出力し、第２の論理レベルの該入力信号を受
信した時には第３の時間よりも短い第４の時間経過後に
前記出力信号を出力する第２の単位出力回路とを、備え
ている。

（作用）本発明によれば、以上のように出力回路を構成したの
で、入力信号が第１及び第２の単位出力回路に供給され
ると、第１の単位出力回路では、入力信号の第２の論理
レベルから第１の論理レベルに変わる時（例えは、“L"
レベルから“H"レベルに変わる時）のみ高速に信号を伝
搬させて出力信号を出力する。第２の単位出力回路で
は、入力信号の第１の論理レベルから第２の論理レベル
に変わる時（例えば、“H"レベルから“L"レベルに変わ
る時）のみ高速に信号を伝搬させて出力信号を出力す
る。

これにより、第１と第２の単位出力回路の出力タイミ
ングがずれ、つまり出力信号が同時動作（オール“L"レ
ベルからオール“H"レベル、あるいはオール“H"レベル
からオール“L"レベルへの動作）するタイミングがずれ
て電源，接地ラインに発生するノイズが低減される。従
って、前記課題を解決できるのである。

（実施例）第１図は、本発明の一実施例を示す出力回路の回路図
である。

この出力回路は、例えば半導体集積回路内に設けら
れ、制御信号▲▼により活性化されてｎビットの入
力信号I₀〜I_n-1に対する出力制御を行う機能を有し、CM
OS構成のｍ個（ｍ＝（ｎ＋１）/2）の第１の単位出力回
路30₀〜30_m-1と、CMOS構成のｍ個の第２の単位出力回路
40₀〜40_m-1とを、備えている。

各第１の単位出力回路30₀〜30_m-1は、それぞれ同一の
回路で構成され、入力信号I₀,I₂,…,I_n-2が“L"レベル
から“H"レベルに変化した時に、高速にスイッチングし
て出力信号Q₀,Q₂,…,Q_n-2を外部の出力端子50₀,50₂,…,
50_n-2へ出力する機能を有している。各第２の単位出力
回路40₀〜40_m-1は、それぞれ同一の回路で構成され、入
力信号I₁,I₃,…,In−１が“H"レベルから“L"レベルに
変化した時に、高速にスイッチングして出力信号Q₁,Q₃,
…,Q_n-1を外部の出力端子50₁,50₃,…,50_n-1へ出力する
機能を有している。

例えば、第１の単位出力回路30₀は、制御信号▲
▼がインバータ29で反転された制御信号CSに基づきオ
ン，オフ動作して入力信号I₀の通過，非通過を制御する
第１の入力手段30Aと、該第１の入力手段30Aの出力に基
づき電源電位Vcc・接地電位Vss間をオン，オフして所定
レベルの出力信号Q₀を出力端子50₀へ出力する第１の出
力手段30Bとで、構成されている。第１の入力手段30A
は、信号反転用のインバータ31,32,35、及び３入力のNA
NDゲート33,34を備え、さらに第１の出力手段30Bが、PM
OS36及びNMOS37を備えている。

インバータ31の入力側には、入力信号I₀が供給され、
そのインバータ31の出力側が、インバータ32の入力側に
接続されている。インバータ32の出力側、制御信号CS、
及びNANDゲート34の出力側が、NANDゲート33の入力側に
接続れると共に、NANDゲート33の出力側、制御信号CS、
及びインバータ31の出力側が、NANDゲート34の入力側に
接続されている。NANDゲート33の出力側は、PMOS36のゲ
ートに接続され、NANDゲート34の出力側が、インバータ
35を介してNMOS37のゲートに接続されている。PMOS36及
びNMOS37は、電源電位Vcc・接地電位Vss間に直列接続さ
れ、そのPMOS36とNMOS37間の接続点には、出力端子50₀
が接続されている。

また、例えば第２の単位出力回路40₀は、制御信号▲
▼に基づきオン，オフ動作して入力信号I₁の通過・
非通過を制御する第２の入力手段40Aと、該第２の入力
手段40Aの出力に基づき電源電位Vcc・接地電位Vss間を
オン，オフして所定レベルの出力信号Q₁を出力端子50₁
へ出力する第２の出力手段40Bとで、構成されている。
第２の入力手段40Aは、信号反転用のインバータ41,42,4
5、及び３入力のNORゲート43,44を備え、さらに第２の
出力手段40Bが、PMOS46及びNMOS47を備えている。

インバータ41の入力側には、入力信号I₁が供給され、
そのインバータ41の出力側が、インバータ42の入力側に
接続されている。インバータ41の出力側、制御信号▲
▼、及びNORゲート44の出力側が、NORゲート43の入力
側に接続されると共に、NORゲート43の出力側、制御信
号▲▼、及びインバータ42の出力側が、NORゲート4
4の入力側に接続されている。NORゲート43の出力側は、
インバータ45を介してPMOS46のゲートに接続され、さら
にNORゲート44の出力側が、NMOS47のゲートに接続され
ている。PMOS46及びNMOS47は、電源電位Vcc・接地電位V
ss間に直列接続され、そのPMOS46及びNMOS47の接続点
が、出力端子50₁に接続されている。

以上のように構成される出力回路の動作を、第３図を
参照しつつ説明する。

第３図は第１図のタイミングチャートである。図中、
NC1,NC2は電源電位側ラインのノイズの状態を表わし、N
C11,NC22はそれに対応する従来回路のノイズの状態を示
している。また、NS1,NS2は接地電位側ラインのノイズ
の状態を示し、それに対応する従来回路のノイズの状態
が符号NS11,NS22で示されている。

先ず、入力信号I₀〜I_n-1が第１の単位出力回路30₀〜3
0_m-1及び第２の単位出力回路40₀〜40_m-1にそれぞれ供給
されると、制御信号CS,▲▼によりそれらの第１及
び第２の単位出力回路30₀〜30_m-1,40₀〜40_m-1が活性化
され、出力信号Q₀〜Q_n-1が出力端子50₀〜50_n-1へそれぞ
れ出力される。

例えば、第１の単位出力回路30₀では、制御信号▲
▼が“L"レベルのとき、その制御信号▲▼がイン
バータ29で反転され、その反転された制御信号CSによっ
てNANDゲート33,34が共に開く。第３図に示すように、
入力信号I₀が“L"レベルから“H"レベルに変化すると、
インバータ31の出力が“L"レベル、インバータ32の出力
が“H"レベルとなる。インバータ31の“L"レベル出力に
よりNANDゲート34の出力が“H"レベルとなり、それによ
りインバータ35の出力が“L"レベルとなってNMOS37がオ
フ状態となる。一方、NANDゲート33の出力は“L"レベル
となり、PMOS36がオン状態となる。そのため、入力信号
I₀の立上り時から第１の時間経過後、電源電位Vccによ
り、“H"レベルの出力信号Q₀が出力端子50₀から出力さ
れる。

このときの入力信号I₀から出力信号Q₀までの遅延段数
は、インバータ31、NANDゲート34、NANDゲート33、及び
PMOS36の４段となる。

第３図に示すように、入力信号I₀が“H"レベルから
“L"レベルに変化すると、インバータ31の出力が“H"レ
ベル、インバータ32の出力が“L"レベルとなり、NANDゲ
ート33の出力が“H"レベルとなってPMOS36がオフ状態と
なる。一方、NANDゲート34の出力は“L"レベルとなり、
インバータ35の出力が“H"レベルとなってNMOS37がオン
状態となる。そのため、入力信号I₀の立下り時から第２
の時間経過後、接地電位Vssにより、出力信号Q₀が“L"
レベルとなる。

このときの入力信号I₀から出力信号Q₀までの遅延段数
は、インバータ31、インバータ32、NANDゲート33、NAND
ゲート34、インバータ35、及びNMOS37の６段となる。

また、第１の単位出力回路30₀では、制御信号▲
▼が“H"レベルのとき、インバータ29から出力される制
御信号CSが“L"レベルとなり、NANDゲート33,34が共に
閉じ、そのNANDゲート33,34の出力が共に“H"レベルと
なる。NANDゲート33の“H"レベル出力により、PMOS36が
オフ状態となる。NANDゲート34の“H"レベル出力は、イ
ンバータ35で反転されて“L"レベルとなり、NMOS37がオ
フ状態となる。そのため、出力端子50₀が、ハイインピ
ーダンス状態となる。

以上のような第１の単位出力回路30₀〜30_m-1と同様
に、第２の単位出力回路40₀〜40_m-1もスイッチング動作
を行う。そして、例えば第２の単位出力回路40₀におい
て、入力信号I₁が“L"レベルから“H"レベルに変化した
とき、第３の時間経過後に出力信号Q₁が“L"レベルから
“H"レベルに立上る。この遅延段数は、インバータ41、
インバータ42、NORゲート44、NORゲート43、インバータ
45、及びPMOS46の６段となる。入力信号I₁が“H"レベル
から“L"レベルに変化したとき、第４の時間経過後に出
力信号Q₁が“H"レベルから“L"レベルに立下る。この遅
延段数は、インバータ41、NORゲート43、NORゲート44、
及びNMOS47の４段となる。

以上のように、本実施例の出力回路では、次のような
利点を有している。

本実施例では、入力信号I₀〜I_n-1が“L"レベルから
“H"レベルに変化した時に高速にスイッチングする第１
の単位出力回路30₀〜30_m-1と、入力信号I₀〜I_n-1が“H"
レベルから“L"レベルに変化した時に高速にスイッチン
グする第２の単位出力回路40₀〜40_m-1とを設け、これら
を対にして動作させるようにしている。そのため、同時
動作する入力信号I₀〜I_n-1（特に、オール“L"レベルか
らオール“H"レベル、またはオール“H"レベルからオー
ル“L"レベルのワーストケース）に対し、第３図に示す
ように、出力信号Q₀,Q₂,Q₄,…Q_n-2とQ₁,Q₃,Q₅,…,Q_n-1
の動作に時間的差が生じ、電源電位Vcc側ラインのノイ
ズNC1,NC2と接地電位Vss側ラインのノイズNS1,NS2が平
均化され、従来回路の電源電位Vcc側ラインのノイズNC1
1,NC22及び接地電位Vss側ラインのノイズNS11,NS22に比
較し、ノイズのピーク値が半減する。これにより、半導
体集積回路の内部回路や、他のデバイスに対して、電源
ノイズによる誤動作の発生を的確に防止できる。

なお、本発明は、図示の実施例に限定されず、種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。

（ｉ）各第１の単位出力回路30₀〜30_m-1における第１
の入力手段30A内に、制御信号▲▼を反転するため
のインバータをそれぞれ設け、同一の制御信号▲▼
で、第１の単位出力回路30₀〜30_m-1及び第２の単位出力
回路40₀〜40_m-1を制御しても、上記実施例とほぼ同一の
作用、効果が得られる。

（ii）第１の単位出力回路30₀〜30_m-1及び第２の単位
出力回路40₀〜40_m-1内の第１及び第２の入力手段30A,40
Aは、図示以外のゲート回路等で構成することも可能で
ある。

（発明の効果）以上詳細に説明したように、本発明によれば、第１の
単位出力回路が、入力信号が第２の論理レベルから第１
の論理レベルに変化した時に高速に出力動作を行い、入
力信号が第１の論理レベルから第２の論理レベルに変化
した時に第２の単位出力回路が高速に出力動作を行う。
そして、この第１と第２の単位出力回路を対にして動作
させているので、同時動作する入力信号に対し、時間的
にずれて動作する。つまり出力信号のタイミングがずれ
るので、電源，接地ラインのノイズが平均化され、従来
回路に比べてノイズピーク値が低減する。そのため、電
源ノイズによる他の回路の誤動作の発生を的確に防止で
きる。従って、データバスやアドレスバス等をもつ半導
体集積回路等に、本発明の出力回路を適用すれば、他の
回路に電源ノイズの悪影響を及ばすことなく、的確な出
力信号が得られる。

【図面の簡単な説明】

第１図は本発明の実施例を示す出力回路の回路図、第２
図は従来の出力回路の回路図、第３図は第１図のタイミ
ングチャートである。 30₀〜30_m-1……第１の単位出力回路、40₀〜40_m-1……第
２の単位出力回路、30A,40A……第1,第２の入力手段、3
0B,40B……第1,第２の出力手段、50₀〜50_n-1……出力端
子、CS,▲▼……制御信号、I₀〜I_n-1……入力信
号、Q₀〜Q_n-1……出力信号。

Claims

(57)【特許請求の範囲】

【請求項１】入力信号を受信して該入力信号に対応する
出力信号を出力する第１の単位出力回路であって、第１
の論理レベルの該入力信号を受信した時には第１の時間
経過後に前記出力信号を出力し、第２の論理レベルの該
入力信号を受信した時には第１の時間よりも長い第２の
時間経過後に前記出力信号を出力する第１の単位出力回
路と、入力信号を受信して該入力信号に対応する出力信号を出
力する第２の単位出力回路であって、第１の論理レベル
の該入力信号を受信した時には第３の時間経過後に前記
出力信号を出力し、第２の論理レベルの該入力信号を受
信した時には第３の時間よりも短い第４の時間経過後に
前記出力信号を出力する第２の単位出力回路とを有する
ことを特徴とする出力回路。