JP3524216B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばヒューズ等を溶
断することにより情報の記憶及び変更を行うことができ
る半導体集積回路に関するものである。 【０００２】 【従来の技術】図２は、従来のヒューズ溶断型プログラ
マブルＲＯＭ（以下、ヒューズＲＯＭという）の一構成
例を示す回路図である。このヒューズＲＯＭは、ヒュー
ズ素子溶断制御信号入力端子１１を有している。ヒュー
ズ素子溶断制御信号入力端子１１は、ヒューズ素子１２
を介して電源電位Ｖｃｃに接続されている。又、このヒ
ューズＲＯＭは、リセット信号入力端子１３を備えてい
る。リセット信号入力端子１３は、２入力ＮＯＲ回路１
４の第１の入力端子に接続され、該ＮＯＲ回路１４の出
力端子が、ヒューズ素子溶断制御信号入力端子１１に接
続されると共に、インバータ１５の入力端子に接続され
ている。インバータ１５の出力端子は、ＮＯＲ回路１４
の第２の入力端子に接続されると共に、出力端子ＯＵＴ
に接続されている。尚、ＮＯＲ回路１４とインバータ１
５とで、該インバータ１５の入力端子の論理レベルをラ
ッチするラッチ回路が構成されている。 【０００３】図３は、図２中のＮＯＲ回路の回路図であ
る。このＮＯＲ回路では、第１の入力端子IN1 がＰチャ
ネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）14
a のゲートＧに接続されると共に、Ｎチャネル型ＭＯＳ
トランジスタ（以下、ＮＭＯＳという）14b のゲートＧ
に接続されている。又、第２の入力端子IN2 がＰＭＯＳ
14c のゲートＧに接続されると共に、ＮＭＯＳ14d のゲ
ートＧに接続されている。ＰＭＯＳ14a のソースＳは電
源電位Ｖｃｃに接続され、該ＰＭＯＳ14a のドレインＤ
がＰＭＯＳ14c のソースＳに接続されている。ＮＭＯＳ
14d のソースＳは電源電位Ｖｓｓに接続され、該ＮＭＯ
Ｓ14dのドレインＤがＰＭＯＳ14c のドレインＤに接続
されると共に、出力端子14outに接続されている。ＮＭ
ＯＳ14b のソースＳは電源電位Ｖｓｓに接続され、該Ｎ
ＭＯＳ14b のドレインＤが出力端子14out に接続されて
いる。これらのＮＭＯＳ14b,14d がオン状態になった場
合、ドレインＤとソースＳ間の抵抗値は、ヒューズ素子
１２の抵抗値よりも十分大きくなるように設計されてい
る。 【０００４】次に、図２の動作を説明する。ヒューズ素
子１２が溶断されていないとき、リセット信号入力端子
１３は通常低レベル（以下、“Ｌ”という）であるが、
或る一定の時間だけ高レベル（以下、“Ｈ”という）に
なると、ＮＯＲ回路１４は“Ｌ”を出力する筈である
が、ヒューズ素子１２の抵抗値はＮＯＲ回路１４中のＮ
ＭＯＳ14b のオン抵抗の値よりも十分小さいので、ヒュ
ーズ素子溶断制御信号Ｓ１１が“Ｈ”となり、インバー
タ１５の出力信号Ｓ１５は“Ｌ”になる。一方、ヒュー
ズ素子溶断制御信号入力端子１１に電源電位Ｖｃｃと異
なる電位を供給すると、ヒューズ素子１２に大電流が流
れ、この時に発生するジュール熱によって該ヒューズ素
子１２が溶断される。次に、ヒューズ素子溶断制御信号
入力端子１１を開放状態とし、リセット信号Ｓ１３を
“Ｈ”にすると、ＮＯＲ回路１４の出力信号Ｓ１４は
“Ｌ”となり、インバータ１５の出力信号Ｓ１５が
“Ｈ”になる。その後、リセット信号Ｓ１３が“Ｌ”に
変化しても、インバータ１４からの“Ｈ”の出力信号Ｓ
１４がＮＯＲ回路１４の入力端子IN2 へ入力されている
ので、出力信号Ｓ１５が“Ｈ”の状態が保持される。 【０００５】 【発明が解決しようとする課題】しかしながら、図２の
ヒューズＲＯＭでは、次のような課題があった。即ち、
誤ってヒューズ素子１２を溶断した場合や一度ヒューズ
素子１２を溶断した後、出力信号Ｓ１４の論理レベルを
修正する必要が生じても、該論理レベルを変更すること
ができず、このヒューズＲＯＭを不良品として扱ってい
たので、製造コストが高くなっていた。本発明は、ヒュ
ーズ素子等の導電素子を破壊した後でも、２度以上デー
タを修正することができる半導体集積回路を提供するも
のである。 【０００６】 【課題を解決するための手段】本発明は、前記課題を解
決するために、半導体集積回路において、一方の端子が
電源電位に接続され、必要に応じて若番側から順次破壊
される１番目からｎ（ｎ；２以上の整数）番目までのｎ
個の導電素子と、前記１番目からｎ番目までの各導電素
子に対応して該各導電素子の他方の端子にそれぞれ接続
され、（ｋ−１）番目（ｋ；２以上でｎ以下の整数）の
前記導電素子が破壊されてオフ状態になっているときに
は、ｋ番目の前記導電素子がオン状態にあるか又はオフ
状態にあるかを表す情報をラッチする１番目からｎ番目
までのｎ個のラッチ回路とを備え、前記ｋ番目のラッチ
回路がラッチしている情報を若番側のラッチ回路へ順次
伝達して前記１番目のラッチ回路から出力する構成にし
ている。 【０００７】 【作用】本発明によれば、以上のように半導体集積回路
を構成したので、１番目からｎ番目までの各導電素子が
オン状態にあるか又はオフ状態にあるかを表す情報が該
各導電素子に対応した各ラッチ回路にそれぞれラッチさ
れる。（ｋ−１）番目（ｋ；２以上でｎ以下の整数）の
導電素子が破壊されてオフ状態になっているときには、
ｋ番目の前記導電素子がオン状態にあるか又はオフ状態
にあるかを表す情報がｋ番目のラッチ回路にラッチさ
れ、該情報が（ｋ−１）番目から２番目のラッチ回路ま
で順次経由して１番目のラッチ回路へ伝達されて出力さ
れる。このため、前記各導電素子を１番目からｎ番目ま
で順次破壊することにより、設定した出力信号の論理レ
ベルがｎ回変更される。そのため、誤って導電素子を破
壊した場合や該導電素子を破壊した後に出力信号の論理
レベルを変更する必要がある場合、従来では不良品とし
て扱っていたものが良品として処理され、製造コストが
低減される。従って、前記課題を解決できるのである。 【０００８】 【実施例】第１の実施例 図１は、本発明の第１の実施例を示すヒューズＲＯＭの
回路図であり、従来の図２中の要素と共通の要素には共
通の符号が付されている。このヒューズＲＯＭは、図２
のヒューズＲＯＭに、ヒューズ素子１個、インバータ２
個、ＮＯＲ回路１個、及びＰＭＯＳ１個で構成された回
路素子ブロックを設けたものである。即ち、このヒュー
ズＲＯＭには、ヒューズ素子溶断制御信号入力端子２１
が設けられている。ヒューズ素子溶断制御信号入力端子
２１は、導電素子であるヒューズ素子２２を介して電源
電位Ｖｃｃに接続されている。又、このヒューズＲＯＭ
は、リセット信号入力端子２３を備えている。リセット
信号入力端子２３は、２入力ＮＯＲ回路２４の第１の入
力端子に接続され、該ＮＯＲ回路２４の出力端子が、ヒ
ューズ素子溶断制御信号入力端子２１に接続されると共
にインバータ２５の入力端子に接続されている。ＮＯＲ
回路２４は、ＮＯＲ回路１４と同様の構成である。尚、
ＮＯＲ回路２４とインバータ２５とで、該インバータ２
５の入力端子の論理レベルをラッチするラッチ回路が構
成されている。インバータ２５の出力端子は、ＮＯＲ回
路２４の第２の入力端子に接続されると共に、インバー
タ２６の入力端子に接続されている。インバータ２６の
出力端子は、ＰＭＯＳ２７のゲートＧに接続されてい
る。ＰＭＯＳ２７のソースＳは電源電位Ｖｃｃに接続さ
れ、該ＰＭＯＳ２７のドレインＤがインバータ１５の入
力端子に接続されている。 【０００９】次に、図１の動作（１）〜（３）を説明す
る。 （１） 初期状態 ヒューズ素子１２，２２が溶断されていない状態、及び
ヒューズ素子溶断制御信号入力端子１１，２１が開放の
状態において、リセット信号Ｓ１３，Ｓ２３が通常の
“Ｌ”から或る一定時間だけ“Ｈ”になった場合、ＮＯ
Ｒ回路１４，２４の出力信号Ｓ１４，Ｓ２４は“Ｌ”に
なる筈であるが、通常、ヒューズ素子２２の抵抗値はＮ
ＯＲ回路２４中のＮＭＯＳ14b のオン抵抗の値よりも小
さいので、ヒューズ素子溶断制御信号入力端子２１が
“Ｈ”となり、インバータ２５の出力端子は“Ｌ”にな
る。そのため、インバータ２６の出力信号Ｓ２６は
“Ｈ”になり、ＰＭＯＳ２７はオフ状態になる。そし
て、ヒューズ素子１２の抵抗値はＮＯＲ回路１４中のＮ
ＭＯＳ14b のオン抵抗の値よりも小さいので、ヒューズ
素子溶断制御信号入力端子１１は“Ｈ”となり、インバ
ータ１５の出力信号Ｓ１５は“Ｌ”になる。 （２） ヒューズ素子１２を溶断した場合 ＰＭＯＳ２７がオフ状態なので、従来の図２のヒューズ
ＲＯＭにおいて、ヒューズ素子１２を溶断した場合と同
一の動作でインバータ１５の出力信号Ｓ１５が“Ｈ”に
なる。 【００１０】（３） ヒューズ素子１２を溶断した後、
インバータ１５の出力信号Ｓ１５を変更する必要が生じ
た場合 ヒューズ素子２２を溶断すること及びリセット信号Ｓ２
３を或る一定時間“Ｈ”にすることにより、ＮＯＲ回路
２４の出力信号Ｓ２４が“Ｌ”となり、インバータ２５
の出力信号Ｓ２５が“Ｈ”となり、インバータ２６の出
力信号Ｓ２６が“Ｌ”になり、ＰＭＯＳ２７がオン状態
となる。そして、ＮＯＲ回路４中のＮＭＯＳ14b のオン
抵抗の値よりもＰＭＯＳ２７のソースＳとドレインＤ間
の抵抗値の方が小さいので、ヒューズ素子溶断制御信号
入力端子１は“Ｈ”となり、インバータ１５の出力信号
Ｓ１５が“Ｌ”となる。以上のように、この第１の実施
例では、ヒューズ素子２２により、ヒューズ素子１２を
溶断して設定した出力信号Ｓ１５の論理レベルが変更さ
れる。そのため、誤ってヒューズ素子１２を溶断した場
合や該ヒューズ素子１２を溶断した後、出力信号Ｓ１５
の論理レベルの変更が必要となった場合、従来では不良
品として扱っていたものが良品として処理され、製造コ
ストが低減される。 【００１１】第２の実施例 図４は、本発明の第２の実施例を示すヒューズＲＯＭの
回路図であり、図２中の要素と共通の要素には共通の符
号が付されている。このヒューズＲＯＭは、図１のヒュ
ーズＲＯＭに、ヒューズ素子１個、インバータ２個、Ｎ
ＯＲ回路１個、及びＰＭＯＳ１個で構成された回路素子
ブロックを複数設けたものである。即ち、このヒューズ
ＲＯＭは、ヒューズ素子溶断制御信号入力端子11〜n1を
有している。ヒューズ素子溶断制御信号入力端子11〜n1
は、導電素子であるヒューズ素子12〜n2をそれぞれ介し
て電源電位Ｖｃｃに接続されている。又、このヒューズ
ＲＯＭは、リセット信号入力端子13〜n3を備えている。
リセット信号入力端子13〜n3は、２入力ＮＯＲ回路14〜
n4の各第１の入力端子にそれぞれ接続され、該ＮＯＲ回
路14〜n4の各出力端子が、ヒューズ素子溶断制御信号入
力端子21〜n1にそれぞれ接続されると共に、インバータ
15〜n5の各入力端子にそれぞれ接続されている。ＮＯＲ
回路14〜n4は、図３に示すＮＯＲ回路14と同様の構成で
ある。インバータ15〜n5の各出力端子は、ＮＯＲ回路14
〜n4の各第２の入力端子にそれぞれ接続されると共に、
インバータ16〜n6の各入力端子にそれぞれ接続されてい
る。尚、ＮＯＲ回路14〜n4の各ＮＯＲ回路とインバータ
15〜n5の各インバータとで、該インバータ15〜n5の各入
力端子の論理レベルをそれぞれラッチするラッチ回路が
それぞれ構成されている。インバータ16〜n6の各出力端
子は、ＰＭＯＳ17〜n7の各ゲートＧにそれぞれ接続され
ている。ＰＭＯＳ17〜n7の各ソースＳは電源電位Ｖｃｃ
に接続され、該ＰＭＯＳ17〜n7の各ドレインＤがインバ
ータ15〜n-1 5 の各入力端子にそれぞれ接続されてい
る。 【００１２】次に、図４の動作（１）〜（４）を説明す
る。 （１） 初期状態 ヒューズ素子１２〜ｎ２が溶断されていない状態、及び
ヒューズ素子溶断制御信号入力端子１１〜ｎ１がオープ
ンの状態において、リセット信号Ｓ１３〜Ｓｎ３が通常
の“Ｌ”から或る一定時間だけ“Ｈ”になった場合、Ｎ
ＯＲ回路１４〜ｎ４の各出力信号Ｓ１４〜Ｓｎ４はそれ
ぞれ“Ｌ”になる筈であるが、通常、ヒューズ素子１２
〜ｎ２の各抵抗値はＮＯＲ回路１４〜ｎ４中の各ＮＭＯ
Ｓ14b のオン抵抗の値よりも小さいので、ヒューズ素子
溶断制御信号入力端子１１〜ｎ１がそれぞれ“Ｈ”とな
り、インバータ１５〜ｎ５の出力端子の論理レベルは
“Ｌ”になる。そのため、インバータ２６〜ｎ６の各出
力信号Ｓ２６〜Ｓｎ６がそれぞれ“Ｈ”になり、ＰＭＯ
Ｓ２７〜ｎ７はそれぞれオフ状態になる。又、通常ヒュ
ーズ素子１２〜ｎ２の各抵抗値はＮＯＲ回路１４〜ｎ４
中のＮＭＯＳ14b のオン抵抗の値よりも小さいので、ヒ
ューズ素子溶断制御信号入力端子１１〜ｎ１は“Ｈ”と
なり、インバータ１５〜ｎ５の各出力信号Ｓ１５〜Ｓｎ
５は“Ｌ”になる。 （２） ヒューズ素子１２を溶断した場合 ＰＭＯＳ２７がオフ状態になっているので、従来の図２
のヒューズＲＯＭにおいて、ヒューズ素子１２を溶断し
た場合と同一の動作でインバータ１５の出力信号Ｓ１５
が“Ｈ”になる。 【００１３】（３） ヒューズ素子１２を溶断した後、
インバータ１５の出力信号Ｓ１５を変更する必要が生じ
た場合 ヒューズ素子２２を溶断すること及びリセット信号Ｓ２
３を或る一定時間“Ｈ”にすることにより、ＮＯＲ回路
２４の出力信号Ｓ２４が“Ｌ”となり、インバータ２５
の出力信号Ｓ２５が“Ｈ”となり、インバータ２６の出
力信号Ｓ２６が“Ｌ”になり、ＰＭＯＳ２７がオン状態
となる。そして、ＮＯＲ回路４中のＮＭＯＳ14b のオン
抵抗の値よりもＰＭＯＳ２７のソースＳとドレインＤ間
の抵抗値の方が小さいので、ヒューズ素子溶断制御信号
入力端子１は“Ｈ”となり、インバータ１５の出力信号
Ｓ１５が“Ｌ”となる。 （４） ヒューズ素子３２〜ｎ２の各ヒューズ素子の溶
断前及び溶断後 前記（３）のヒューズ素子２２の溶断の場合と同様の動
作であり、ヒューズ素子３２〜ｎ２を順次溶断すること
により、データ出力信号Ｓ１５の論理レベルが“Ｈ”か
ら“Ｌ”、或いは“Ｌ”から“Ｈ”へ変更される。 【００１４】以上のように、この第２の実施例では、第
１の実施例において従来の図２に示すヒューズＲＯＭに
追加されているヒューズ素子１個、インバータ２個、Ｎ
ＯＲ回路１個、及びＰＭＯＳ１個を組み合わせた回路素
子ブロックをｎ個接続しているので、１番目からｎ番目
までのｎ個のヒューズ素子を順次溶断することにより出
力信号Ｓ１５のレベルを２回以上ｎ回変更することがで
き、誤ってヒューズ素子を溶断しても従来のように不良
品扱いすることなく、ｎ回の出力信号Ｓ１５の論理レベ
ルの変更ができ、良品として処理されるので、製造コス
トが低減される。 【００１５】尚、本発明は上記実施例に限定されず、種
々の変形が可能である。その変形例としては、例えば次
のようなものがある。 （ａ） 図１中のＰＭＯＳ27及び図４中のＰＭＯＳ27〜
n7は、ＰＭＯＳとＮチャネルＭＯＳトランジスタ（ＮＭ
ＯＳ）とを組み合わせたトランスファ回路やバイポーラ
トランジスタを用いてもよい。 （ｂ） 導電素子は、ヒューズ素子に限らず、例えば、
アルミ配線、ダイオード、ポリシリコン等でも本発明が
適用される。 【００１６】 【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体集積回路を、ｎ個の導電素子と該ｎ個の各
導電素子がオン状態にあるか又はオフ状態にあるかの情
報をラッチするｎ個のラッチ回路とで構成し、該導電素
子を破壊して設定した出力信号の論理レベルを変更でき
るようにしたので、誤って導電素子を破壊した場合や、
該導電素子を破壊した後、出力信号の論理レベルの変更
が必要となった場合、従来では不良品として扱っていた
ものを良品として処理でき、製造コストを低減できる。
断することにより情報の記憶及び変更を行うことができ
る半導体集積回路に関するものである。 【０００２】 【従来の技術】図２は、従来のヒューズ溶断型プログラ
マブルＲＯＭ（以下、ヒューズＲＯＭという）の一構成
例を示す回路図である。このヒューズＲＯＭは、ヒュー
ズ素子溶断制御信号入力端子１１を有している。ヒュー
ズ素子溶断制御信号入力端子１１は、ヒューズ素子１２
を介して電源電位Ｖｃｃに接続されている。又、このヒ
ューズＲＯＭは、リセット信号入力端子１３を備えてい
る。リセット信号入力端子１３は、２入力ＮＯＲ回路１
４の第１の入力端子に接続され、該ＮＯＲ回路１４の出
力端子が、ヒューズ素子溶断制御信号入力端子１１に接
続されると共に、インバータ１５の入力端子に接続され
ている。インバータ１５の出力端子は、ＮＯＲ回路１４
の第２の入力端子に接続されると共に、出力端子ＯＵＴ
に接続されている。尚、ＮＯＲ回路１４とインバータ１
５とで、該インバータ１５の入力端子の論理レベルをラ
ッチするラッチ回路が構成されている。 【０００３】図３は、図２中のＮＯＲ回路の回路図であ
る。このＮＯＲ回路では、第１の入力端子IN1 がＰチャ
ネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）14
a のゲートＧに接続されると共に、Ｎチャネル型ＭＯＳ
トランジスタ（以下、ＮＭＯＳという）14b のゲートＧ
に接続されている。又、第２の入力端子IN2 がＰＭＯＳ
14c のゲートＧに接続されると共に、ＮＭＯＳ14d のゲ
ートＧに接続されている。ＰＭＯＳ14a のソースＳは電
源電位Ｖｃｃに接続され、該ＰＭＯＳ14a のドレインＤ
がＰＭＯＳ14c のソースＳに接続されている。ＮＭＯＳ
14d のソースＳは電源電位Ｖｓｓに接続され、該ＮＭＯ
Ｓ14dのドレインＤがＰＭＯＳ14c のドレインＤに接続
されると共に、出力端子14outに接続されている。ＮＭ
ＯＳ14b のソースＳは電源電位Ｖｓｓに接続され、該Ｎ
ＭＯＳ14b のドレインＤが出力端子14out に接続されて
いる。これらのＮＭＯＳ14b,14d がオン状態になった場
合、ドレインＤとソースＳ間の抵抗値は、ヒューズ素子
１２の抵抗値よりも十分大きくなるように設計されてい
る。 【０００４】次に、図２の動作を説明する。ヒューズ素
子１２が溶断されていないとき、リセット信号入力端子
１３は通常低レベル（以下、“Ｌ”という）であるが、
或る一定の時間だけ高レベル（以下、“Ｈ”という）に
なると、ＮＯＲ回路１４は“Ｌ”を出力する筈である
が、ヒューズ素子１２の抵抗値はＮＯＲ回路１４中のＮ
ＭＯＳ14b のオン抵抗の値よりも十分小さいので、ヒュ
ーズ素子溶断制御信号Ｓ１１が“Ｈ”となり、インバー
タ１５の出力信号Ｓ１５は“Ｌ”になる。一方、ヒュー
ズ素子溶断制御信号入力端子１１に電源電位Ｖｃｃと異
なる電位を供給すると、ヒューズ素子１２に大電流が流
れ、この時に発生するジュール熱によって該ヒューズ素
子１２が溶断される。次に、ヒューズ素子溶断制御信号
入力端子１１を開放状態とし、リセット信号Ｓ１３を
“Ｈ”にすると、ＮＯＲ回路１４の出力信号Ｓ１４は
“Ｌ”となり、インバータ１５の出力信号Ｓ１５が
“Ｈ”になる。その後、リセット信号Ｓ１３が“Ｌ”に
変化しても、インバータ１４からの“Ｈ”の出力信号Ｓ
１４がＮＯＲ回路１４の入力端子IN2 へ入力されている
ので、出力信号Ｓ１５が“Ｈ”の状態が保持される。 【０００５】 【発明が解決しようとする課題】しかしながら、図２の
ヒューズＲＯＭでは、次のような課題があった。即ち、
誤ってヒューズ素子１２を溶断した場合や一度ヒューズ
素子１２を溶断した後、出力信号Ｓ１４の論理レベルを
修正する必要が生じても、該論理レベルを変更すること
ができず、このヒューズＲＯＭを不良品として扱ってい
たので、製造コストが高くなっていた。本発明は、ヒュ
ーズ素子等の導電素子を破壊した後でも、２度以上デー
タを修正することができる半導体集積回路を提供するも
のである。 【０００６】 【課題を解決するための手段】本発明は、前記課題を解
決するために、半導体集積回路において、一方の端子が
電源電位に接続され、必要に応じて若番側から順次破壊
される１番目からｎ（ｎ；２以上の整数）番目までのｎ
個の導電素子と、前記１番目からｎ番目までの各導電素
子に対応して該各導電素子の他方の端子にそれぞれ接続
され、（ｋ−１）番目（ｋ；２以上でｎ以下の整数）の
前記導電素子が破壊されてオフ状態になっているときに
は、ｋ番目の前記導電素子がオン状態にあるか又はオフ
状態にあるかを表す情報をラッチする１番目からｎ番目
までのｎ個のラッチ回路とを備え、前記ｋ番目のラッチ
回路がラッチしている情報を若番側のラッチ回路へ順次
伝達して前記１番目のラッチ回路から出力する構成にし
ている。 【０００７】 【作用】本発明によれば、以上のように半導体集積回路
を構成したので、１番目からｎ番目までの各導電素子が
オン状態にあるか又はオフ状態にあるかを表す情報が該
各導電素子に対応した各ラッチ回路にそれぞれラッチさ
れる。（ｋ−１）番目（ｋ；２以上でｎ以下の整数）の
導電素子が破壊されてオフ状態になっているときには、
ｋ番目の前記導電素子がオン状態にあるか又はオフ状態
にあるかを表す情報がｋ番目のラッチ回路にラッチさ
れ、該情報が（ｋ−１）番目から２番目のラッチ回路ま
で順次経由して１番目のラッチ回路へ伝達されて出力さ
れる。このため、前記各導電素子を１番目からｎ番目ま
で順次破壊することにより、設定した出力信号の論理レ
ベルがｎ回変更される。そのため、誤って導電素子を破
壊した場合や該導電素子を破壊した後に出力信号の論理
レベルを変更する必要がある場合、従来では不良品とし
て扱っていたものが良品として処理され、製造コストが
低減される。従って、前記課題を解決できるのである。 【０００８】 【実施例】第１の実施例 図１は、本発明の第１の実施例を示すヒューズＲＯＭの
回路図であり、従来の図２中の要素と共通の要素には共
通の符号が付されている。このヒューズＲＯＭは、図２
のヒューズＲＯＭに、ヒューズ素子１個、インバータ２
個、ＮＯＲ回路１個、及びＰＭＯＳ１個で構成された回
路素子ブロックを設けたものである。即ち、このヒュー
ズＲＯＭには、ヒューズ素子溶断制御信号入力端子２１
が設けられている。ヒューズ素子溶断制御信号入力端子
２１は、導電素子であるヒューズ素子２２を介して電源
電位Ｖｃｃに接続されている。又、このヒューズＲＯＭ
は、リセット信号入力端子２３を備えている。リセット
信号入力端子２３は、２入力ＮＯＲ回路２４の第１の入
力端子に接続され、該ＮＯＲ回路２４の出力端子が、ヒ
ューズ素子溶断制御信号入力端子２１に接続されると共
にインバータ２５の入力端子に接続されている。ＮＯＲ
回路２４は、ＮＯＲ回路１４と同様の構成である。尚、
ＮＯＲ回路２４とインバータ２５とで、該インバータ２
５の入力端子の論理レベルをラッチするラッチ回路が構
成されている。インバータ２５の出力端子は、ＮＯＲ回
路２４の第２の入力端子に接続されると共に、インバー
タ２６の入力端子に接続されている。インバータ２６の
出力端子は、ＰＭＯＳ２７のゲートＧに接続されてい
る。ＰＭＯＳ２７のソースＳは電源電位Ｖｃｃに接続さ
れ、該ＰＭＯＳ２７のドレインＤがインバータ１５の入
力端子に接続されている。 【０００９】次に、図１の動作（１）〜（３）を説明す
る。 （１） 初期状態 ヒューズ素子１２，２２が溶断されていない状態、及び
ヒューズ素子溶断制御信号入力端子１１，２１が開放の
状態において、リセット信号Ｓ１３，Ｓ２３が通常の
“Ｌ”から或る一定時間だけ“Ｈ”になった場合、ＮＯ
Ｒ回路１４，２４の出力信号Ｓ１４，Ｓ２４は“Ｌ”に
なる筈であるが、通常、ヒューズ素子２２の抵抗値はＮ
ＯＲ回路２４中のＮＭＯＳ14b のオン抵抗の値よりも小
さいので、ヒューズ素子溶断制御信号入力端子２１が
“Ｈ”となり、インバータ２５の出力端子は“Ｌ”にな
る。そのため、インバータ２６の出力信号Ｓ２６は
“Ｈ”になり、ＰＭＯＳ２７はオフ状態になる。そし
て、ヒューズ素子１２の抵抗値はＮＯＲ回路１４中のＮ
ＭＯＳ14b のオン抵抗の値よりも小さいので、ヒューズ
素子溶断制御信号入力端子１１は“Ｈ”となり、インバ
ータ１５の出力信号Ｓ１５は“Ｌ”になる。 （２） ヒューズ素子１２を溶断した場合 ＰＭＯＳ２７がオフ状態なので、従来の図２のヒューズ
ＲＯＭにおいて、ヒューズ素子１２を溶断した場合と同
一の動作でインバータ１５の出力信号Ｓ１５が“Ｈ”に
なる。 【００１０】（３） ヒューズ素子１２を溶断した後、
インバータ１５の出力信号Ｓ１５を変更する必要が生じ
た場合 ヒューズ素子２２を溶断すること及びリセット信号Ｓ２
３を或る一定時間“Ｈ”にすることにより、ＮＯＲ回路
２４の出力信号Ｓ２４が“Ｌ”となり、インバータ２５
の出力信号Ｓ２５が“Ｈ”となり、インバータ２６の出
力信号Ｓ２６が“Ｌ”になり、ＰＭＯＳ２７がオン状態
となる。そして、ＮＯＲ回路４中のＮＭＯＳ14b のオン
抵抗の値よりもＰＭＯＳ２７のソースＳとドレインＤ間
の抵抗値の方が小さいので、ヒューズ素子溶断制御信号
入力端子１は“Ｈ”となり、インバータ１５の出力信号
Ｓ１５が“Ｌ”となる。以上のように、この第１の実施
例では、ヒューズ素子２２により、ヒューズ素子１２を
溶断して設定した出力信号Ｓ１５の論理レベルが変更さ
れる。そのため、誤ってヒューズ素子１２を溶断した場
合や該ヒューズ素子１２を溶断した後、出力信号Ｓ１５
の論理レベルの変更が必要となった場合、従来では不良
品として扱っていたものが良品として処理され、製造コ
ストが低減される。 【００１１】第２の実施例 図４は、本発明の第２の実施例を示すヒューズＲＯＭの
回路図であり、図２中の要素と共通の要素には共通の符
号が付されている。このヒューズＲＯＭは、図１のヒュ
ーズＲＯＭに、ヒューズ素子１個、インバータ２個、Ｎ
ＯＲ回路１個、及びＰＭＯＳ１個で構成された回路素子
ブロックを複数設けたものである。即ち、このヒューズ
ＲＯＭは、ヒューズ素子溶断制御信号入力端子11〜n1を
有している。ヒューズ素子溶断制御信号入力端子11〜n1
は、導電素子であるヒューズ素子12〜n2をそれぞれ介し
て電源電位Ｖｃｃに接続されている。又、このヒューズ
ＲＯＭは、リセット信号入力端子13〜n3を備えている。
リセット信号入力端子13〜n3は、２入力ＮＯＲ回路14〜
n4の各第１の入力端子にそれぞれ接続され、該ＮＯＲ回
路14〜n4の各出力端子が、ヒューズ素子溶断制御信号入
力端子21〜n1にそれぞれ接続されると共に、インバータ
15〜n5の各入力端子にそれぞれ接続されている。ＮＯＲ
回路14〜n4は、図３に示すＮＯＲ回路14と同様の構成で
ある。インバータ15〜n5の各出力端子は、ＮＯＲ回路14
〜n4の各第２の入力端子にそれぞれ接続されると共に、
インバータ16〜n6の各入力端子にそれぞれ接続されてい
る。尚、ＮＯＲ回路14〜n4の各ＮＯＲ回路とインバータ
15〜n5の各インバータとで、該インバータ15〜n5の各入
力端子の論理レベルをそれぞれラッチするラッチ回路が
それぞれ構成されている。インバータ16〜n6の各出力端
子は、ＰＭＯＳ17〜n7の各ゲートＧにそれぞれ接続され
ている。ＰＭＯＳ17〜n7の各ソースＳは電源電位Ｖｃｃ
に接続され、該ＰＭＯＳ17〜n7の各ドレインＤがインバ
ータ15〜n-1 5 の各入力端子にそれぞれ接続されてい
る。 【００１２】次に、図４の動作（１）〜（４）を説明す
る。 （１） 初期状態 ヒューズ素子１２〜ｎ２が溶断されていない状態、及び
ヒューズ素子溶断制御信号入力端子１１〜ｎ１がオープ
ンの状態において、リセット信号Ｓ１３〜Ｓｎ３が通常
の“Ｌ”から或る一定時間だけ“Ｈ”になった場合、Ｎ
ＯＲ回路１４〜ｎ４の各出力信号Ｓ１４〜Ｓｎ４はそれ
ぞれ“Ｌ”になる筈であるが、通常、ヒューズ素子１２
〜ｎ２の各抵抗値はＮＯＲ回路１４〜ｎ４中の各ＮＭＯ
Ｓ14b のオン抵抗の値よりも小さいので、ヒューズ素子
溶断制御信号入力端子１１〜ｎ１がそれぞれ“Ｈ”とな
り、インバータ１５〜ｎ５の出力端子の論理レベルは
“Ｌ”になる。そのため、インバータ２６〜ｎ６の各出
力信号Ｓ２６〜Ｓｎ６がそれぞれ“Ｈ”になり、ＰＭＯ
Ｓ２７〜ｎ７はそれぞれオフ状態になる。又、通常ヒュ
ーズ素子１２〜ｎ２の各抵抗値はＮＯＲ回路１４〜ｎ４
中のＮＭＯＳ14b のオン抵抗の値よりも小さいので、ヒ
ューズ素子溶断制御信号入力端子１１〜ｎ１は“Ｈ”と
なり、インバータ１５〜ｎ５の各出力信号Ｓ１５〜Ｓｎ
５は“Ｌ”になる。 （２） ヒューズ素子１２を溶断した場合 ＰＭＯＳ２７がオフ状態になっているので、従来の図２
のヒューズＲＯＭにおいて、ヒューズ素子１２を溶断し
た場合と同一の動作でインバータ１５の出力信号Ｓ１５
が“Ｈ”になる。 【００１３】（３） ヒューズ素子１２を溶断した後、
インバータ１５の出力信号Ｓ１５を変更する必要が生じ
た場合 ヒューズ素子２２を溶断すること及びリセット信号Ｓ２
３を或る一定時間“Ｈ”にすることにより、ＮＯＲ回路
２４の出力信号Ｓ２４が“Ｌ”となり、インバータ２５
の出力信号Ｓ２５が“Ｈ”となり、インバータ２６の出
力信号Ｓ２６が“Ｌ”になり、ＰＭＯＳ２７がオン状態
となる。そして、ＮＯＲ回路４中のＮＭＯＳ14b のオン
抵抗の値よりもＰＭＯＳ２７のソースＳとドレインＤ間
の抵抗値の方が小さいので、ヒューズ素子溶断制御信号
入力端子１は“Ｈ”となり、インバータ１５の出力信号
Ｓ１５が“Ｌ”となる。 （４） ヒューズ素子３２〜ｎ２の各ヒューズ素子の溶
断前及び溶断後 前記（３）のヒューズ素子２２の溶断の場合と同様の動
作であり、ヒューズ素子３２〜ｎ２を順次溶断すること
により、データ出力信号Ｓ１５の論理レベルが“Ｈ”か
ら“Ｌ”、或いは“Ｌ”から“Ｈ”へ変更される。 【００１４】以上のように、この第２の実施例では、第
１の実施例において従来の図２に示すヒューズＲＯＭに
追加されているヒューズ素子１個、インバータ２個、Ｎ
ＯＲ回路１個、及びＰＭＯＳ１個を組み合わせた回路素
子ブロックをｎ個接続しているので、１番目からｎ番目
までのｎ個のヒューズ素子を順次溶断することにより出
力信号Ｓ１５のレベルを２回以上ｎ回変更することがで
き、誤ってヒューズ素子を溶断しても従来のように不良
品扱いすることなく、ｎ回の出力信号Ｓ１５の論理レベ
ルの変更ができ、良品として処理されるので、製造コス
トが低減される。 【００１５】尚、本発明は上記実施例に限定されず、種
々の変形が可能である。その変形例としては、例えば次
のようなものがある。 （ａ） 図１中のＰＭＯＳ27及び図４中のＰＭＯＳ27〜
n7は、ＰＭＯＳとＮチャネルＭＯＳトランジスタ（ＮＭ
ＯＳ）とを組み合わせたトランスファ回路やバイポーラ
トランジスタを用いてもよい。 （ｂ） 導電素子は、ヒューズ素子に限らず、例えば、
アルミ配線、ダイオード、ポリシリコン等でも本発明が
適用される。 【００１６】 【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体集積回路を、ｎ個の導電素子と該ｎ個の各
導電素子がオン状態にあるか又はオフ状態にあるかの情
報をラッチするｎ個のラッチ回路とで構成し、該導電素
子を破壊して設定した出力信号の論理レベルを変更でき
るようにしたので、誤って導電素子を破壊した場合や、
該導電素子を破壊した後、出力信号の論理レベルの変更
が必要となった場合、従来では不良品として扱っていた
ものを良品として処理でき、製造コストを低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すヒューズＲＯＭの
回路図である。 【図２】従来のヒューズＲＯＭの回路図である。 【図３】図２中のＮＯＲ回路の回路図である。 【図４】本発明の第２の実施例を示すヒューズＲＯＭの
回路図である。 【符号の説明】 ｋ２（ｋ；１〜ｎ） ヒューズ素子
（導電素子） ｋ４（ｋ；１〜ｎ） ＮＯＲ回路 ｋ５（ｋ；１〜ｎ） インバータ
回路図である。 【図２】従来のヒューズＲＯＭの回路図である。 【図３】図２中のＮＯＲ回路の回路図である。 【図４】本発明の第２の実施例を示すヒューズＲＯＭの
回路図である。 【符号の説明】 ｋ２（ｋ；１〜ｎ） ヒューズ素子
（導電素子） ｋ４（ｋ；１〜ｎ） ＮＯＲ回路 ｋ５（ｋ；１〜ｎ） インバータ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 17/14 - 17/18
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 一方の端子が電源電位に接続され、必要
に応じて若番側から順次破壊される１番目からｎ（ｎ；
２以上の整数）番目までのｎ個の導電素子と、 前記１番目からｎ番目までの各導電素子に対応して該各
導電素子の他方の端子にそれぞれ接続され、（ｋ−１）
番目（ｋ；２以上でｎ以下の整数）の前記導電素子が破
壊されてオフ状態になっているときには、ｋ番目の前記
導電素子がオン状態にあるか又はオフ状態にあるかを表
す情報をラッチする１番目からｎ番目までのｎ個のラッ
チ回路とを備え、 前記ｋ番目のラッチ回路がラッチしている情報を若番側
のラッチ回路へ順次伝達して前記１番目のラッチ回路か
ら出力する構成にしたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15034595A JP3524216B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15034595A JP3524216B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH097385A JPH097385A (ja) | 1997-01-10 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15034595A Expired - Fee Related JP3524216B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体集積回路 |
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| JP3881641B2 (ja) * | 2003-08-08 | 2007-02-14 | 株式会社東芝 | フューズ回路 |
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- 1995-06-16 JP JP15034595A patent/JP3524216B2/ja not_active Expired - Fee Related
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