JPS61110237A - マルチビツト・デイジタル加算器 - Google Patents
マルチビツト・デイジタル加算器Info
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- JPS61110237A JPS61110237A JP60246111A JP24611185A JPS61110237A JP S61110237 A JPS61110237 A JP S61110237A JP 60246111 A JP60246111 A JP 60246111A JP 24611185 A JP24611185 A JP 24611185A JP S61110237 A JPS61110237 A JP S61110237A
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- Japan
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- bit
- carry
- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、一般的にはディジタルＬＳＩ（ｇＪ路に関し
、更に詳細には非常に高速の３２ビツト・ディジタル加
算器ζこ関する。
、更に詳細には非常に高速の３２ビツト・ディジタル加
算器ζこ関する。
（背景技術）
２進加算器はディジタル・コンピュータの基本的ビルデ
ィング・ブロックであるので、ディジタル・コンピュー
タのスピードは、そこに含まれる２進加算器が動作でき
るスピードによって制限される。３２ビツト加算器が動
作するスピードは、３２ビツト・コンピュータにおいて
特に重要である。第１加算器のキャリイ・アラ） Ｃ０
ＵＴ ”相補的（コンプリメンタリ）第２加算器のキャ
リイ・インＣＩＮとして使用してインバータ段に関連の
遅延を除去することによって、キャリイ信号の伝搬速Ｋ
ｔ上昇させることができることは知られている。しかし
、１６個の二重加算器アレイを使用する３２ビツト加算
器においては、動作速度は、主に、加算器ブロックを通
してＣ０ＵＴを発生させるときに生じる遅延番こよって
制限される。その理由は、各プロッタからの（１’ＯＵ
Ｔ信号は、それより前のすべてのブロックのＣＯＵＴ信
号が発生された後でなければ発生されないからである。
ィング・ブロックであるので、ディジタル・コンピュー
タのスピードは、そこに含まれる２進加算器が動作でき
るスピードによって制限される。３２ビツト加算器が動
作するスピードは、３２ビツト・コンピュータにおいて
特に重要である。第１加算器のキャリイ・アラ） Ｃ０
ＵＴ ”相補的（コンプリメンタリ）第２加算器のキャ
リイ・インＣＩＮとして使用してインバータ段に関連の
遅延を除去することによって、キャリイ信号の伝搬速Ｋ
ｔ上昇させることができることは知られている。しかし
、１６個の二重加算器アレイを使用する３２ビツト加算
器においては、動作速度は、主に、加算器ブロックを通
してＣ０ＵＴを発生させるときに生じる遅延番こよって
制限される。その理由は、各プロッタからの（１’ＯＵ
Ｔ信号は、それより前のすべてのブロックのＣＯＵＴ信
号が発生された後でなければ発生されないからである。
即ち、従来技術によれば、３２ビツト加算器を構成する
加算器ブロックの各々からの適正なＣＯＵＴ信号は同時
には発生されない。
加算器ブロックの各々からの適正なＣＯＵＴ信号は同時
には発生されない。
（発明の概要）
前述の背景技術に鑑み、本発明の目的は、キャリイ信号
の選択がすべてのプロッタにおいて同時に０行なわれる
複数の加算器ブロックを有する改良された３２ビツト・
ディジタル加算器を提供することである。
の選択がすべてのプロッタにおいて同時に０行なわれる
複数の加算器ブロックを有する改良された３２ビツト・
ディジタル加算器を提供することである。
本発明の前記及び他の目的は、４ビツト加算器の複数の
ブロックが使用される３２ビツト・ディジタル加算器（
こよって達成され、その各プロッタは４つの全加算器金
倉み、その全加算器の各々は論理１及び論理０レベルの
キャリイ・アウト信号を常に発生するように配置され、
選択回路が加算されるべきディジタル信号及びキャリイ
・イン信号に応答して適正な論理レベルを有するキャリ
イ・アウト信号を次に続く全加算器に送るように構成さ
れる。
ブロックが使用される３２ビツト・ディジタル加算器（
こよって達成され、その各プロッタは４つの全加算器金
倉み、その全加算器の各々は論理１及び論理０レベルの
キャリイ・アウト信号を常に発生するように配置され、
選択回路が加算されるべきディジタル信号及びキャリイ
・イン信号に応答して適正な論理レベルを有するキャリ
イ・アウト信号を次に続く全加算器に送るように構成さ
れる。
（実施例の説明）
本発明を以下実施例に従って詳細に説明する。
図面を参照して説明する前に、マルチビット加算器ζこ
使用されるすべての加算段において、３つの入力（Ａ、
ｒｔ（加算されるべきビット）及びＧＩＮ （キャリイ
・イン信号））と、２つの出力（Ｓ（和信号）及びＣ０
ＵＴ（キャリイ・アウト信号））と、があることを述べ
ておく。その入力及び出力の可能性のある論理レベルを
表１に示す。
使用されるすべての加算段において、３つの入力（Ａ、
ｒｔ（加算されるべきビット）及びＧＩＮ （キャリイ
・イン信号））と、２つの出力（Ｓ（和信号）及びＣ０
ＵＴ（キャリイ・アウト信号））と、があることを述べ
ておく。その入力及び出力の可能性のある論理レベルを
表１に示す。
衣 ■
Ｃ工Ｎ Ａ Ｅ Ｓ Ｃｏ
ｕｒｏｏｏｏ。
ｕｒｏｏｏｏ。
０ ０ｉｌ ０
複数（ここでは３２）の加算器段が組合されて１つのマ
ルチビット加算器を形成するとき、最下位段のキャリイ
・アウト信号は次瘉こ下位の段へのキャリづ・イン信号
となり、そのようにして続いて最上位段へのキャリイ・
イン信号が得られる。
ルチビット加算器を形成するとき、最下位段のキャリイ
・アウト信号は次瘉こ下位の段へのキャリづ・イン信号
となり、そのようにして続いて最上位段へのキャリイ・
イン信号が得られる。
本発明は、キャリイ・アウトーキャリイ・イン」は号が
マルチピット加算益金伝搬する速度を増加させる回路に
向けられているので、それらの信号の発生及び伝送を達
成する回路だけを詳細に示すことにする。更に、「キャ
リイ・インーキャリイ・アウト」ハ号を発生及び伝送す
る回路は各加算器段において同様のものでろるので、マ
ルチピント加算器の最下位段と次に下位の段との間の［
キャリイ・インーキャリイ・アウト」回路のみを詳細に
示す。
マルチピット加算益金伝搬する速度を増加させる回路に
向けられているので、それらの信号の発生及び伝送を達
成する回路だけを詳細に示すことにする。更に、「キャ
リイ・インーキャリイ・アウト」ハ号を発生及び伝送す
る回路は各加算器段において同様のものでろるので、マ
ルチピント加算器の最下位段と次に下位の段との間の［
キャリイ・インーキャリイ・アウト」回路のみを詳細に
示す。
ここで第１図を参照すると、４ビツト加算器（時ζこ加
算器ブロックというプは、Ｃａ）加算されるべきピッ）
（ＡＩ・・・・・・Ａ４及びＢ１・・・・・・Ｂ４）
が供給される４つのエタスクルーセブ（排他的）ＯＲゲ
ートＩＯＡ、１０ｉ ＬＯＧ、ｌｏＤと、（ｂ）エク
スタルーセブＯＲゲートＩＯＡ、１０Ｂ。
算器ブロックというプは、Ｃａ）加算されるべきピッ）
（ＡＩ・・・・・・Ａ４及びＢ１・・・・・・Ｂ４）
が供給される４つのエタスクルーセブ（排他的）ＯＲゲ
ートＩＯＡ、１０ｉ ＬＯＧ、ｌｏＤと、（ｂ）エク
スタルーセブＯＲゲートＩＯＡ、１０Ｂ。
１０Ｃ１１０Ｄの対応する出力の信号及びキャリイ信号
が与えられる２つのエクスクル−セラＯＲグー）１２Ａ
、１２Ｂ及び２つのエクスクル−セラＮＯＲゲート１２
Ｃ１１２Ｄと、（ｃ）図示の如く連続する加算器段の間
に配置されるキャリイ発生回路１４Ａ、１１．１４Ｃ％
１４Ｄ及び１６Ａ１．１６Ｂ、１６Ｃ，１６Ｄと、（
ｄ）エタスタルーセブＯＲゲート１２Ｂ及びエクスクル
ーセブＮＯＲゲート１２Ｃ％ １２Ｄに供給されるキャ
リイ信号と加算器ブロックからの出力信号とが適正な論
理レベルを有するようにさせる選択回路１８Ａ。
が与えられる２つのエクスクル−セラＯＲグー）１２Ａ
、１２Ｂ及び２つのエクスクル−セラＮＯＲゲート１２
Ｃ１１２Ｄと、（ｃ）図示の如く連続する加算器段の間
に配置されるキャリイ発生回路１４Ａ、１１．１４Ｃ％
１４Ｄ及び１６Ａ１．１６Ｂ、１６Ｃ，１６Ｄと、（
ｄ）エタスタルーセブＯＲゲート１２Ｂ及びエクスクル
ーセブＮＯＲゲート１２Ｃ％ １２Ｄに供給されるキャ
リイ信号と加算器ブロックからの出力信号とが適正な論
理レベルを有するようにさせる選択回路１８Ａ。
１８Ｂ、１８ｃ、 １８Ｄと、から構成される。
キャリイ発生回路１４Ａは、エクスタルーセブＯＥゲー
ト１０Ａの出力とゲート２２（ここではｐ形電界効果ト
ランジスタＣＦＥＴ））との間に接続されるインバータ
２０を有する。インバータ２０の出力は、ＦＥＴのゲー
ト電極（図示せず〕に接続され、電圧源ＶＤＤ Ｃ論理
１レベルを表わす）はＦＥＴのソース電極（図示せず）
に接続される。
ト１０Ａの出力とゲート２２（ここではｐ形電界効果ト
ランジスタＣＦＥＴ））との間に接続されるインバータ
２０を有する。インバータ２０の出力は、ＦＥＴのゲー
ト電極（図示せず〕に接続され、電圧源ＶＤＤ Ｃ論理
１レベルを表わす）はＦＥＴのソース電極（図示せず）
に接続される。
ＦＥＴのドレーン電極（図示せず）は、（ａ） Ｐ形Ｆ
ＥＴの第１対（Ｐｌ、Ｂ２）及びｎ形ＦＥＴの第２対（
Ｎｌ、Ｎ２）の接続点（参照番号なレフと、（ｂ）選択
回′Ｎｌ１ＷＡ内のゲート２４（ここではｎ形ＦＥＴ）
と、（ｃ）インバータ２６の入力と、に接続される。ｐ
形ＦＥＴの第１対は図示の如く電圧源”ＤＤに直列に接
続され、ｎ形ＦＥＴの第２対をま図示の如くグランドに
直列に接続される。６対のＦＥＴのゲート電極（参照番
号なし〕は、インバータ（図示せず）を弁してＡＩ及び
Ｂｌ入力に接続される。これに関して、加算されるべき
ビット、即ち、ＡＩ及びＢ１人力がレジスタ（図示せず
）からとられる場合、ＦＥＴＰｌ、Ｂ２）Ｎ１、ＮＺに
与えられるλ−１及び１１信号は、適切なレジスタ段の
コンプリメンタリ出力からとることができるであろう。
ＥＴの第１対（Ｐｌ、Ｂ２）及びｎ形ＦＥＴの第２対（
Ｎｌ、Ｎ２）の接続点（参照番号なレフと、（ｂ）選択
回′Ｎｌ１ＷＡ内のゲート２４（ここではｎ形ＦＥＴ）
と、（ｃ）インバータ２６の入力と、に接続される。ｐ
形ＦＥＴの第１対は図示の如く電圧源”ＤＤに直列に接
続され、ｎ形ＦＥＴの第２対をま図示の如くグランドに
直列に接続される。６対のＦＥＴのゲート電極（参照番
号なし〕は、インバータ（図示せず）を弁してＡＩ及び
Ｂｌ入力に接続される。これに関して、加算されるべき
ビット、即ち、ＡＩ及びＢ１人力がレジスタ（図示せず
）からとられる場合、ＦＥＴＰｌ、Ｂ２）Ｎ１、ＮＺに
与えられるλ−１及び１１信号は、適切なレジスタ段の
コンプリメンタリ出力からとることができるであろう。
本質的には、キャリイ発生回路１６Ａ１形成すル素子（
エレメント）は、キャリイ発生回路１４Ａについて前述
した素子と同じでおる。しかし、キャリイ発生回路１６
Ａ内のゲート２２を形成するＦＥＴのソース電極（図示
せず）は接地され、ドレーン電極（図示せずうは、ゲー
ト２８（ここではｐ形ＦＥＴ）に接続されるキャリイ発
生回路１６Ａ内のＦＥＴの対の接続点に接続されるのに
加えて、インバータ３０にも接続される。
エレメント）は、キャリイ発生回路１４Ａについて前述
した素子と同じでおる。しかし、キャリイ発生回路１６
Ａ内のゲート２２を形成するＦＥＴのソース電極（図示
せず）は接地され、ドレーン電極（図示せずうは、ゲー
ト２８（ここではｐ形ＦＥＴ）に接続されるキャリイ発
生回路１６Ａ内のＦＥＴの対の接続点に接続されるのに
加えて、インバータ３０にも接続される。
Ｃ工Ｎ信号は、選択回路１８Ａ内のゲート２４．２８を
形成するＦＥＴ（図示せず）のゲート電極（図示せず月
こ４見られる。選択回路の出力は、エクスクル−セフＯ
Ｒゲート１２Ｂに与えられる。
形成するＦＥＴ（図示せず）のゲート電極（図示せず月
こ４見られる。選択回路の出力は、エクスクル−セフＯ
Ｒゲート１２Ｂに与えられる。
従って、Ｃ工Ｎの論理レベルは、ゲート２４．２８のい
ずれが信号をエクスクル−セラＯＲゲート１２Ｂに通過
させるかを決定することは明らかである。即ち、ＣＸＮ
が論理１レベルにある場合、ゲート２４はキャリイ発生
回路１４，４から信号を通過させるように付勢され、Ｇ
ＩＮが論理０レベルにある場合、ゲート２８はキャリイ
発生回路１６Ａから信号を通過させるように付勢される
。
ずれが信号をエクスクル−セラＯＲゲート１２Ｂに通過
させるかを決定することは明らかである。即ち、ＣＸＮ
が論理１レベルにある場合、ゲート２４はキャリイ発生
回路１４，４から信号を通過させるように付勢され、Ｇ
ＩＮが論理０レベルにある場合、ゲート２８はキャリイ
発生回路１６Ａから信号を通過させるように付勢される
。
キャリイ発生回路１４Ａは、表１＃こ従って論理ｌ信号
又は論理０ｍ号のいずれかを発生する論理回路を構成す
ることがわかる。
又は論理０ｍ号のいずれかを発生する論理回路を構成す
ることがわかる。
表 ■
０００１ ＯＦＦ ＯＮ ０ＦＦ０
１０１１ ＯＦＦ ０ＦＦＯＮ １
０１１１ ＯＦＦ ０ＦＦＯＮ １
１１０１ ＯＮ ０ＦＦＯＦＦ ｌ
同様に、キャリイ発生回路１６Ａは表■に従って動作す
る。
る。
表 ■
０ ０ ０ ０ ＯＦＦ ＯＮ
ＯＦＦ （Ｊｌ ０ １ ０
ＯＦＦ ＯＦＦ ＯＮ ００ １
１ ０ ＯＦＦ ＯＦＦ
ＯＮ ＯＬ １ ０ ０ ＯＮ
ＯＦＦ ＯＦＦ １従って、エクス
クルーセブＯＲゲー）１２ＡへのＣＩＮが論理１レベル
にあるとき、キャリイ発生回路１４Ａの信号出力がエク
スタルーセブＯＲゲート１２Ｂに与えられる場合、そし
てエクスクル−セラＯＲゲート１２ＡへのＧＩＮが論理
０レベルにあるときキャリイ発生回路１６Ａの信号出力
がエクスクル−セラＯＲゲート１２Ｊに与えられる場合
に、正しいキャリイ信号がエクスクルーセブＯＲゲー１
＝１２ＢＧこ供給される。故に、Ａ１及びＢ１の値に従
って、適正なキャリイ信号がエタスクルーセブＯＲゲー
ト１２Ｂに与えられる。
ＯＦＦ （Ｊｌ ０ １ ０
ＯＦＦ ＯＦＦ ＯＮ ００ １
１ ０ ＯＦＦ ＯＦＦ
ＯＮ ＯＬ １ ０ ０ ＯＮ
ＯＦＦ ＯＦＦ １従って、エクス
クルーセブＯＲゲー）１２ＡへのＣＩＮが論理１レベル
にあるとき、キャリイ発生回路１４Ａの信号出力がエク
スタルーセブＯＲゲート１２Ｂに与えられる場合、そし
てエクスクル−セラＯＲゲート１２ＡへのＧＩＮが論理
０レベルにあるときキャリイ発生回路１６Ａの信号出力
がエクスクル−セラＯＲゲート１２Ｊに与えられる場合
に、正しいキャリイ信号がエクスクルーセブＯＲゲー１
＝１２ＢＧこ供給される。故に、Ａ１及びＢ１の値に従
って、適正なキャリイ信号がエタスクルーセブＯＲゲー
ト１２Ｂに与えられる。
本題から少しそれるが、キャリイ発生回路１４Ｂがキャ
リイ発生回路１４Ａと正確に等しいと仮定すると、キャ
リイ発生回路１４Ｂの動作は表■に示されるようになる
。
リイ発生回路１４Ａと正確に等しいと仮定すると、キャ
リイ発生回路１４Ｂの動作は表■に示されるようになる
。
表 ＩＹ
出力 出力 出力１
４Ａ Ａ２ Ｂ２ １０ＢＧ２２ ＰＩＰ２
＃ｌ＃２ １４Ｂｏ Ｏｏ ＯＯＦＦ ＯＦ
Ｆ ＯＮ ００ １ ０ １ ＯＮ
ＯＦＦ ＯＦＦ ００ ０ １
１ ＯＮ ＯＦＦ ＯＦＦ ００
１ １ ０ ＯＦＦ ＯＮ ＯＦ”Ｆ
１１ ０ ０ ０ ＯＦＦ ＯＦＦ
ＯＮ ０１ １ ０ １ ＯＮ
ＯＦＦ ＯＦＦ １１ Ｕ １
１ ＯＮ ＯＦＦ ＯＦＦ １１
１ １ ＣＩ ＯＦＦ ＯＮ ＯＦＦ
１同様に、キャリイ発生回路１６Ｂがキャリイ発
生回路１６Ａと正確に等しいと仮定すると、キャリイ発
生回路１６Ｂの動作はｆｉＶに示すようなものとなる。
４Ａ Ａ２ Ｂ２ １０ＢＧ２２ ＰＩＰ２
＃ｌ＃２ １４Ｂｏ Ｏｏ ＯＯＦＦ ＯＦ
Ｆ ＯＮ ００ １ ０ １ ＯＮ
ＯＦＦ ＯＦＦ ００ ０ １
１ ＯＮ ＯＦＦ ＯＦＦ ００
１ １ ０ ＯＦＦ ＯＮ ＯＦ”Ｆ
１１ ０ ０ ０ ＯＦＦ ＯＦＦ
ＯＮ ０１ １ ０ １ ＯＮ
ＯＦＦ ＯＦＦ １１ Ｕ １
１ ＯＮ ＯＦＦ ＯＦＦ １１
１ １ ＣＩ ＯＦＦ ＯＮ ＯＦＦ
１同様に、キャリイ発生回路１６Ｂがキャリイ発
生回路１６Ａと正確に等しいと仮定すると、キャリイ発
生回路１６Ｂの動作はｆｉＶに示すようなものとなる。
表 Ｖ
出力 出力 出力１６Ａ
Ａ２ Ｂ２ １０ＢＧ２２ ＰＩＰ２ ＮｌＮ
２ １６ＢＯＵ Ｏ０ＯＦＦ ０ＦＦＯＮ ０
０ １ ０ １ ＯＮ ＯＦＦ ＯＦＦ’
００ Ｕ ｌ １ ＯＮ
ＯＦＦ ＯＦＦ ００ １ １
０ ＯＦＦ ＯＮ ＯＦＦ １１
０ ０ ０ ＯＦＦ ０ＦＦＯＮ
ＩＪｌｌｏ １ ＯＮ ｏＦＦ ＯＦ
Ｆ １１ （１１１ＯＮ ＯＦＦ
ＯＦＦ” １１ １ １ ０
ＯＦＦ ＯＮ ＯＦＦ １昭和６
０年９月１０日に出願された「全加算器回路」（特願昭
６０−２００４１５〕に示されるコンプリメンタリ加算
器段を使用するためには、キャリイ発生回路１４Ｂ、１
６Ｊ９の各々へのキャリイ・イン信号は、その前のキャ
リイ発生回路１４Ａ、１６，４のキャリイ・アウト信号
のコンブリメントである必要がある。故に、キャリイ発
生回路１４Ｂとキャリイ発生回路１６Ｂとは表■及び■
に示すようには動作しない。しかし、キャリイ発生回路
１４Ａ、１６Ａ’ｉ形成する構成を変えないで、キャリ
イ発生回路１４Ｂ、１６Ｂが必要なコンブリメントを発
生させるようにすることがテキル。例えば、（耐インバ
ータ（インバータ２６．３ｔｌ）がキャリイ発生回路１
４Ｂ、１６Ｂ内のゲート２２（図示せず」と接続され、
（ｂＪキャリイ発生回路１４１１６Ｂ内のＦＥＴ （図
示せず］がＡ２）Ｂ２ （Ａ２）Ｂ２ではない）によっ
て制御される場合、キャリイ発生回路は表■に示すよう
に動作する。
Ａ２ Ｂ２ １０ＢＧ２２ ＰＩＰ２ ＮｌＮ
２ １６ＢＯＵ Ｏ０ＯＦＦ ０ＦＦＯＮ ０
０ １ ０ １ ＯＮ ＯＦＦ ＯＦＦ’
００ Ｕ ｌ １ ＯＮ
ＯＦＦ ＯＦＦ ００ １ １
０ ＯＦＦ ＯＮ ＯＦＦ １１
０ ０ ０ ＯＦＦ ０ＦＦＯＮ
ＩＪｌｌｏ １ ＯＮ ｏＦＦ ＯＦ
Ｆ １１ （１１１ＯＮ ＯＦＦ
ＯＦＦ” １１ １ １ ０
ＯＦＦ ＯＮ ＯＦＦ １昭和６
０年９月１０日に出願された「全加算器回路」（特願昭
６０−２００４１５〕に示されるコンプリメンタリ加算
器段を使用するためには、キャリイ発生回路１４Ｂ、１
６Ｊ９の各々へのキャリイ・イン信号は、その前のキャ
リイ発生回路１４Ａ、１６，４のキャリイ・アウト信号
のコンブリメントである必要がある。故に、キャリイ発
生回路１４Ｂとキャリイ発生回路１６Ｂとは表■及び■
に示すようには動作しない。しかし、キャリイ発生回路
１４Ａ、１６Ａ’ｉ形成する構成を変えないで、キャリ
イ発生回路１４Ｂ、１６Ｂが必要なコンブリメントを発
生させるようにすることがテキル。例えば、（耐インバ
ータ（インバータ２６．３ｔｌ）がキャリイ発生回路１
４Ｂ、１６Ｂ内のゲート２２（図示せず」と接続され、
（ｂＪキャリイ発生回路１４１１６Ｂ内のＦＥＴ （図
示せず］がＡ２）Ｂ２ （Ａ２）Ｂ２ではない）によっ
て制御される場合、キャリイ発生回路は表■に示すよう
に動作する。
帥
４ − − − ロ − ｏ ｏ 。
旧寸
Ｃ％Ｊ
鳴 ロ ロ ２ − ロ ロ −−Ｃ１
大 ロ − ロ − ロ − ０ −
憂 ピ “ ロ ロ Ｏ０−Ｆ−１−一 ヨ二 ＆Ｖｌｋみると、キャリイ発生回路１４Ｂ、１６Ｅはキ
ャリイ発生回路１４Ｇ’、１６Ｇに直接的に与えられる
正確なコンブリメントを発生することがわかる。回路１
４（１’、１６ｃの各々の出力は、キャリイ発生回路１
４Ｄ、１６Ｄに送られる前にインバータ３２．３４に２
いて反転されなければならない。
憂 ピ “ ロ ロ Ｏ０−Ｆ−１−一 ヨ二 ＆Ｖｌｋみると、キャリイ発生回路１４Ｂ、１６Ｅはキ
ャリイ発生回路１４Ｇ’、１６Ｇに直接的に与えられる
正確なコンブリメントを発生することがわかる。回路１
４（１’、１６ｃの各々の出力は、キャリイ発生回路１
４Ｄ、１６Ｄに送られる前にインバータ３２．３４に２
いて反転されなければならない。
キャリイ発生回路１４Ｂ、１ｆ５Ｂの出力は、選択回路
１８Ａと同一の選択回路１８Ｂに送られる。
１８Ａと同一の選択回路１８Ｂに送られる。
こうして、キャリイ発生回路１４Ｂ又はＬ８Ｂのいずれ
かの出力がエタスクルーセブＮＯＲゲート１２Ｃ（こ通
過する。同様にエタスクルーセプＮＯＲゲー）１２Ｇに
与えられるエクスクルーセブＯＲゲートｌＯＣの出力に
よって、Ｂ３がそのＮＯＲゲートの出力ｌこ４見られる
。
かの出力がエタスクルーセブＮＯＲゲート１２Ｃ（こ通
過する。同様にエタスクルーセプＮＯＲゲー）１２Ｇに
与えられるエクスクルーセブＯＲゲートｌＯＣの出力に
よって、Ｂ３がそのＮＯＲゲートの出力ｌこ４見られる
。
キャリイ発生回路１４Ｃ１１６Ｇ、１４Ｄ。
１６Ｄは、キャリイ発生回路１４Ａ、１６Ａと同じで、
インバータ３２．３４が「Ｃ」及び「Ｄ」段の間及び「
Ａ」及び「Ｂ」信号に配置される。キャリイ発生回路１
４Ｃ，１６Ｇの出力の適切な方が選択回路１８Ｃによっ
てエクスクル−セラＮＯＲゲート１２Ｄに送られて、エ
タスクルーセブＯＲゲート１０Ｄの出力と結合されてＳ
４ｆ発生する。４ビツト和（Ｓ １＋、Ｓ’ ２＋Ｓ
３＋、Ｓ ４ ）の最下位ビット（Ｓｌ）から開始する
とき、キャリイ発生回路の適正な出力（１４Ａ、１４Ｂ
及び１４Ｇ又は１６Ａ１１６Ｂ及び１６Ｃ）Ｖｉ、（１
”ＩＮのレベルに従って選択されてしまうこと、そして
適正なキャリイ信号は連続の加算器段の各々及びＣＯＵ
Ｔについて発生されてしまうことは明らかである。
インバータ３２．３４が「Ｃ」及び「Ｄ」段の間及び「
Ａ」及び「Ｂ」信号に配置される。キャリイ発生回路１
４Ｃ，１６Ｇの出力の適切な方が選択回路１８Ｃによっ
てエクスクル−セラＮＯＲゲート１２Ｄに送られて、エ
タスクルーセブＯＲゲート１０Ｄの出力と結合されてＳ
４ｆ発生する。４ビツト和（Ｓ １＋、Ｓ’ ２＋Ｓ
３＋、Ｓ ４ ）の最下位ビット（Ｓｌ）から開始する
とき、キャリイ発生回路の適正な出力（１４Ａ、１４Ｂ
及び１４Ｇ又は１６Ａ１１６Ｂ及び１６Ｃ）Ｖｉ、（１
”ＩＮのレベルに従って選択されてしまうこと、そして
適正なキャリイ信号は連続の加算器段の各々及びＣＯＵ
Ｔについて発生されてしまうことは明らかである。
ここで第２図を参照すると、本発明による３２ビツト加
算器が示され、該加算器は８個の加算器ブロック段Ａ％
Ｂ、Ｃ１・・・・・Ｃ６から成り、そのブロックの各々
は第１図に示すような４ビツト加算器段を含んでいる。
算器が示され、該加算器は８個の加算器ブロック段Ａ％
Ｂ、Ｃ１・・・・・Ｃ６から成り、そのブロックの各々
は第１図に示すような４ビツト加算器段を含んでいる。
ブロックＡからのＣＯＵＴ信号は、ブロックＢのＣＸＮ
端子（図示せず）、論理回路網４０（第３図〕及びイン
バータ４２に送られる。インバータ４２の出力は、イン
バータ４４．４６からの信号と共に論理回路網４０（第
３図）ｆこ送られ、インバータ４４，４６？こはブロッ
クＢ内のキャリイ発生回路１４Ｄ及び１６Ｄ（第１図）
からの出力が与えられる。論理回路網４０からの出力信
号はブロックＣ１へのＣＩＮ入力信号としても与えられ
る。３２ビツト加算器の後続のブロック（Ｃ３・・・・
・・Ｃ６）もブロックＣ１と構成が同じで所望の３２ビ
ツト加算器を供給する。
端子（図示せず）、論理回路網４０（第３図〕及びイン
バータ４２に送られる。インバータ４２の出力は、イン
バータ４４．４６からの信号と共に論理回路網４０（第
３図）ｆこ送られ、インバータ４４，４６？こはブロッ
クＢ内のキャリイ発生回路１４Ｄ及び１６Ｄ（第１図）
からの出力が与えられる。論理回路網４０からの出力信
号はブロックＣ１へのＣＩＮ入力信号としても与えられ
る。３２ビツト加算器の後続のブロック（Ｃ３・・・・
・・Ｃ６）もブロックＣ１と構成が同じで所望の３２ビ
ツト加算器を供給する。
第３図を参照すると、論理回路網４０が示され、該回路
網は４つのｐチャンネル電界効果トランジスタ（ｒＥＴ
）４５Ａ・・・・・・４５Ｄと４つのｎチャンネルＦＥ
Ｔ４７Ａ ・・・４’ｌＤから成る。論理回路Ｎ４４０
は、そこに与えられる信号φこ応答して、ブロックＡ（
第２図ンからの信号の状態によってのみ決まる状態の出
力信号りを発生する。換言すれば、論理回路網４０から
のＤ出力信号の状態を決定するものＶｉ、ブロックＡへ
のキャリイ・イン入力の状態（即ち、論理レベル「０」
又は「１」）である、ということでろる。Ｄ出力信号は
、次にブロックＣＩ（第２図）内の選択スイッチを制御
して。
網は４つのｐチャンネル電界効果トランジスタ（ｒＥＴ
）４５Ａ・・・・・・４５Ｄと４つのｎチャンネルＦＥ
Ｔ４７Ａ ・・・４’ｌＤから成る。論理回路Ｎ４４０
は、そこに与えられる信号φこ応答して、ブロックＡ（
第２図ンからの信号の状態によってのみ決まる状態の出
力信号りを発生する。換言すれば、論理回路網４０から
のＤ出力信号の状態を決定するものＶｉ、ブロックＡへ
のキャリイ・イン入力の状態（即ち、論理レベル「０」
又は「１」）である、ということでろる。Ｄ出力信号は
、次にブロックＣＩ（第２図）内の選択スイッチを制御
して。
ブロックＣＩ内の４ビツト加算器の適正な方の和出力が
選択されるよう（こする。
選択されるよう（こする。
本発明を好適実施例に従って説明し九が、本発明の範囲
から離れることな〈実施例を変更することが可能である
ことは当業者には明らかである。
から離れることな〈実施例を変更することが可能である
ことは当業者には明らかである。
第１図は、本発明による加算器の１つのブロックを形成
する４ビツト加算器の簡略化した回路図である。 第２図は第１図の４ビツト加算器を使用する３２ビツト
加算器の簡略化し九プロッタ図でろる。 第３図は第２図に示す論理回路網の回路図である。 特許出願人 レイセオン・カンパニー （外５名）
する４ビツト加算器の簡略化した回路図である。 第２図は第１図の４ビツト加算器を使用する３２ビツト
加算器の簡略化し九プロッタ図でろる。 第３図は第２図に示す論理回路網の回路図である。 特許出願人 レイセオン・カンパニー （外５名）
Claims (5)
- （１）各々が偶数の単一ビット加算器を含む複数の加算
器ブロックが並列に接続されて２つのマルチビット・デ
ィジタル数を加算しそしてＣＩＮ信号に応答する、マル
チビット・ディジタル加算器において、 （ａ）連続する加算器の間に配置される複数の同一エレ
メントを有する複数のキャリイ発生回路対であつて、そ
れらの回路の第１回路がそれに与えられる論理１レベル
のＣＩＮ信号を有し、第２回路がそれに与えられる論理
０レベルのＣＩＮ信号を有し、その両方の回路がそれよ
り前の単一ビット加算器に与えられるビットに応答して
次に続く単一ビット加算器へのキャリイ・イン信号を発
生するキャリイ発生回路対と、 （ｂ）前記マルチビット・ディジタル数の最下位ビット
に対して動作する単一ビット加算器へのＣＩＮ信号に応
答して、第１及び第２キャリイ発生回路の各対からの適
正なキャリイ・イン信号を選択する装置と、 から構成されることを特徴とするマルチビット・ディジ
タル加算器。 - （２）特許請求の範囲第１項記載の加算器において、マ
ルチビット加算器内の最下位ビットＡ１、Ｂ１のための
単一ビット加算器と第２下位ビットとの間のキャリイ発
生回路対が次の真理値表に従つて動作する（Ｃは信号出
力の論理レベル）マルチビット・ディジタル加算器。 ＣＩＮ Ａ１ Ｂ１ Ｃ １ ０ ０ ０ １ １ ０ １ １ ０ １ １ １ １ １ １ ０ ０ ０ ０ ０ １ ０ ０ ０ ０ １ ０ ０ １ １ １ - （３）特許請求の範囲第２項記載の加算器において、第
２下位ビットのための加算器と第３下位ビットとの間の
キャリイ発生回路対の各々が次の真理値表に従つて動作
するマルチビット・ディジタル加算器。 ＣＩＮ Ａ２ Ｂ２ Ｃ ０ ０ ０ １ １ １ ０ １ １ ０ １ １ １ １ １ ０ ０ ０ ０ １ ０ １ ０ ０ ０ ０ １ ０ １ １ １ ０ - （４）特許請求の範囲第３項記載の加算器において、第
３及び第４下位ビットのための加算器間のキャリイ発生
回路の各々が特許請求の範囲第２項の真理値表に従つて
動作するマルチビット・ディジタル加算器。 - （５）特許請求の範囲第４項記載の加算器において、第
４及び第５下位ビットのための加算器間のキャリイ発生
回路対の各々が特許請求の範囲第３項の真理値表に従つ
て動作するマルチビット・ディジタル加算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/667,199 US4675838A (en) | 1984-11-01 | 1984-11-01 | Conditional-carry adder for multibit digital computer |
| US667199 | 1984-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110237A true JPS61110237A (ja) | 1986-05-28 |
| JPH07113885B2 JPH07113885B2 (ja) | 1995-12-06 |
Family
ID=24677227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60246111A Expired - Lifetime JPH07113885B2 (ja) | 1984-11-01 | 1985-11-01 | マルチビット・ディジタル加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4675838A (ja) |
| JP (1) | JPH07113885B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140334A (ja) * | 1986-12-02 | 1988-06-11 | Mitsubishi Electric Corp | 桁上げ信号伝播回路 |
| JPS63145526A (ja) * | 1986-12-09 | 1988-06-17 | Mitsubishi Electric Corp | 桁上げ信号伝播回路 |
| JPH02301827A (ja) * | 1989-04-28 | 1990-12-13 | Internatl Business Mach Corp <Ibm> | 論理合成ネツトワーク |
Families Citing this family (5)
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| NL8401308A (nl) * | 1984-04-24 | 1985-11-18 | Philips Nv | Voloptelschakeling. |
| US4764888A (en) * | 1986-03-03 | 1988-08-16 | Motorola, Inc. | N-bit carry select adder circuit with double carry select generation |
| US5047976A (en) * | 1988-03-25 | 1991-09-10 | Fujitsu Limited | Logic circuit having carry select adders |
| US5027311A (en) * | 1989-10-31 | 1991-06-25 | Intel Corporation | Carry select multiplexer |
| US6055557A (en) * | 1997-01-08 | 2000-04-25 | International Business Machines Corp. | Adder circuit and method therefor |
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| JPS57147754A (en) * | 1981-03-06 | 1982-09-11 | Nippon Telegr & Teleph Corp <Ntt> | Digital parallel adder |
| JPS5892036A (ja) * | 1981-11-27 | 1983-06-01 | Toshiba Corp | 加算回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3743824A (en) * | 1971-06-16 | 1973-07-03 | Rca Corp | Carry ripple network for conditional sum adder |
| US4525797A (en) * | 1983-01-03 | 1985-06-25 | Motorola, Inc. | N-bit carry select adder circuit having only one full adder per bit |
| DE3346241A1 (de) * | 1983-03-31 | 1984-10-04 | Siemens AG, 1000 Berlin und 8000 München | Parallelverknuepfungsschaltung mit verkuerztem uebertragsdurchlauf |
| US4623982A (en) * | 1985-06-10 | 1986-11-18 | Hewlett-Packard Company | Conditional carry techniques for digital processors |
-
1984
- 1984-11-01 US US06/667,199 patent/US4675838A/en not_active Expired - Lifetime
-
1985
- 1985-11-01 JP JP60246111A patent/JPH07113885B2/ja not_active Expired - Lifetime
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH07113885B2 (ja) | 1995-12-06 |
| US4675838A (en) | 1987-06-23 |
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