JPS63124133A - 全加算回路 - Google Patents
全加算回路Info
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- JPS63124133A JPS63124133A JP61270693A JP27069386A JPS63124133A JP S63124133 A JPS63124133 A JP S63124133A JP 61270693 A JP61270693 A JP 61270693A JP 27069386 A JP27069386 A JP 27069386A JP S63124133 A JPS63124133 A JP S63124133A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
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- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 5
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高速で動作する全加算回路に関するもので
ある。
ある。
第５図は特開昭６１−７０６３６号公報に示された従来
の全加算回路を示す図である。この図において、Ａは被
加数信号、ｉは加数信号の否定信号、Ｃｉｎは桁上げ入
力信号、ＴＧＩ〜ＴＧ５は伝達ケート回路、ＩＮＶＩ
、ＩＮＶ２．ＩＮＶ３、ＩＮＶ４ａ、ＩＮＶ４ｂは反転
増幅回路、ＧＫｌは桁上げ信号発生回路、１，３，５，
７．９は端子、１０１は信号線である。
の全加算回路を示す図である。この図において、Ａは被
加数信号、ｉは加数信号の否定信号、Ｃｉｎは桁上げ入
力信号、ＴＧＩ〜ＴＧ５は伝達ケート回路、ＩＮＶＩ
、ＩＮＶ２．ＩＮＶ３、ＩＮＶ４ａ、ＩＮＶ４ｂは反転
増幅回路、ＧＫｌは桁上げ信号発生回路、１，３，５，
７．９は端子、１０１は信号線である。
端子１には被加数信号Ａ、端子３には加数信号の否定信
号Ｂ、端子５には桁上げ入力信号Ｃｉｎが入力される。
号Ｂ、端子５には桁上げ入力信号Ｃｉｎが入力される。
被加数信号Ａと加数信号の否定信号百が伝達ゲート回路
ＴＧＩ、ＴＧ２および反転増幅回路ＩＮＶＩ、ＩＮＶ２
からなる回路に入力され否定排他的論理和（以下ＸＮＯ
Ｒと略す）が取られる。被加数信号Ａと加数信号の否定
信号ＢのＸＮＯＲ信号と端子５に入力される桁上げ入力
信号Ｃｉｎが伝達ゲート回路ＴＧ３．ＴＧ４および反転
増幅回路ＩＮＶ３．ＩＮＶ４ａからなる回路に入力され
て排他的論理和（以下ＸＯＲと略す）が取られ、これが
端子７に和信号Ｓとして出力される０桁上げ入力信号Ｃ
ｉｎは、反転増幅回路ＩＮＶ４ ｂにおいて反転信号と
なり、被加数信号Ａと加数信号の否定信号ＢのＸＮＯＲ
信号と反転増幅回路ＩＮＶ３により作られた被加数信号
Ａと加数信号の否定信号ＢのＸＮＯＲ信号の否定信号に
より開閉される伝達ゲート回路ＴＧ５に入力される。こ
の伝達ゲート回路ＴＧ５が閉ざされたときには、端子１
および３に入力される被加数信号Ａおよび加数信号の否
定信号Ｂにより、桁上げ信号発生回路ＧＫＩにおいて桁
上げ信号が作られる。伝達ゲート回路ＴＧ５を通過して
きた桁上げ入力信号Ｃｉｎの否定信号、あるいは桁上げ
信号発生回路ＧＫＩにおいて発生した桁上げ信号は、端
子９に桁上げ出力信号ＣＯとして出力される。
ＴＧＩ、ＴＧ２および反転増幅回路ＩＮＶＩ、ＩＮＶ２
からなる回路に入力され否定排他的論理和（以下ＸＮＯ
Ｒと略す）が取られる。被加数信号Ａと加数信号の否定
信号ＢのＸＮＯＲ信号と端子５に入力される桁上げ入力
信号Ｃｉｎが伝達ゲート回路ＴＧ３．ＴＧ４および反転
増幅回路ＩＮＶ３．ＩＮＶ４ａからなる回路に入力され
て排他的論理和（以下ＸＯＲと略す）が取られ、これが
端子７に和信号Ｓとして出力される０桁上げ入力信号Ｃ
ｉｎは、反転増幅回路ＩＮＶ４ ｂにおいて反転信号と
なり、被加数信号Ａと加数信号の否定信号ＢのＸＮＯＲ
信号と反転増幅回路ＩＮＶ３により作られた被加数信号
Ａと加数信号の否定信号ＢのＸＮＯＲ信号の否定信号に
より開閉される伝達ゲート回路ＴＧ５に入力される。こ
の伝達ゲート回路ＴＧ５が閉ざされたときには、端子１
および３に入力される被加数信号Ａおよび加数信号の否
定信号Ｂにより、桁上げ信号発生回路ＧＫＩにおいて桁
上げ信号が作られる。伝達ゲート回路ＴＧ５を通過して
きた桁上げ入力信号Ｃｉｎの否定信号、あるいは桁上げ
信号発生回路ＧＫＩにおいて発生した桁上げ信号は、端
子９に桁上げ出力信号ＣＯとして出力される。
次に、例えば端子３に入力される加数信号の否定信号百
の変化により和信号Ｓが変化する場合を考える。
の変化により和信号Ｓが変化する場合を考える。
加数信号の否定信号百が反転増幅回路ＩＮＶ２に入力さ
れて加数信号Ｂとされ、加数信号の否定信号百とともに
伝達ゲート回路ＴＧＩおよびＴＧ２のゲートに入力され
るので、加数信号の否定信号百の変化は反転増幅回路Ｉ
ＮＶ２を通過する時間だけ遅れて伝達ゲート回路ＴＧＩ
およびＴＧ２の開閉の状態を変化させる。伝達ゲート回
路ＴＧ１およびＴＧ２の開閉の状態の変化により信号線
１０１の信号が変化し、この信号線１０１の信号は反転
増幅回路ＩＮＶ３に入力されて否定信号とされ、信号線
１０１の信号とともに伝達ゲート回路ＴＧ３およびＴＧ
４のゲートに入力されるので、加数信号の否定信号Ｂの
変化は反転増幅回路ＩＮＶ３を通過する時間だけ遅れて
伝達ゲート回路ＴＧ３およびＴＧ４の開閉の状態を変化
させる。そして、伝達ゲート回路ＴＧ３およびＴＧ４の
開閉の状態の変化により和信号Ｓが変化する。
れて加数信号Ｂとされ、加数信号の否定信号百とともに
伝達ゲート回路ＴＧＩおよびＴＧ２のゲートに入力され
るので、加数信号の否定信号百の変化は反転増幅回路Ｉ
ＮＶ２を通過する時間だけ遅れて伝達ゲート回路ＴＧＩ
およびＴＧ２の開閉の状態を変化させる。伝達ゲート回
路ＴＧ１およびＴＧ２の開閉の状態の変化により信号線
１０１の信号が変化し、この信号線１０１の信号は反転
増幅回路ＩＮＶ３に入力されて否定信号とされ、信号線
１０１の信号とともに伝達ゲート回路ＴＧ３およびＴＧ
４のゲートに入力されるので、加数信号の否定信号Ｂの
変化は反転増幅回路ＩＮＶ３を通過する時間だけ遅れて
伝達ゲート回路ＴＧ３およびＴＧ４の開閉の状態を変化
させる。そして、伝達ゲート回路ＴＧ３およびＴＧ４の
開閉の状態の変化により和信号Ｓが変化する。
上記のような従来の全加算回路では、その内部において
否定信号を作り出しているので、否定信号を作り出す時
間が加算を遅らせるという問題点があった。
否定信号を作り出しているので、否定信号を作り出す時
間が加算を遅らせるという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、高速化した全加算回路を得ることを目的とする。
ので、高速化した全加算回路を得ることを目的とする。
この発明に係る全加算回路は、相補的な加数信号対およ
び相補的な被加数信号対を入力として第１の排他的論理
和信号と第１の否定排他的論理和信号を出力する第１の
回路と、第１の排他的論理和信号および第１の否定排他
的論理和信号と相補的な桁上げ入力信号対を入力として
相補的な和信号対としての第２の排他的論理和信号と第
２の否定排他的論理和信号を出力する第２の回路と、相
補的な桁上げ入力信号対をそれぞれ第１の排他的論理和
信号と第１の否定排他的論理和信号の少なくとも１つを
用いて通過および遮断させる第１および第２のゲート回
路と、これらの第１および第２のゲート回路が遮断状態
にあるときに加数信号対および被加数信号対により桁上
げ発生信号および桁上げ抹消信号を発生する桁上げ信号
発生回路および桁上げ信号抹消回路とから構成したもの
である。
び相補的な被加数信号対を入力として第１の排他的論理
和信号と第１の否定排他的論理和信号を出力する第１の
回路と、第１の排他的論理和信号および第１の否定排他
的論理和信号と相補的な桁上げ入力信号対を入力として
相補的な和信号対としての第２の排他的論理和信号と第
２の否定排他的論理和信号を出力する第２の回路と、相
補的な桁上げ入力信号対をそれぞれ第１の排他的論理和
信号と第１の否定排他的論理和信号の少なくとも１つを
用いて通過および遮断させる第１および第２のゲート回
路と、これらの第１および第２のゲート回路が遮断状態
にあるときに加数信号対および被加数信号対により桁上
げ発生信号および桁上げ抹消信号を発生する桁上げ信号
発生回路および桁上げ信号抹消回路とから構成したもの
である。
この発明においては、第１の回路では相補的な加数信号
対および相補的な被加数信号対の排他的論理和および否
定排他的論理和が第１の排他的論理和信号および第１の
否定排他的論理和信号として出力され、第２の回路では
相補的な和信号対となる第１の排他的論理和信号および
第１の否定排他的論理和信号と相補的な桁上げ入力信号
対の排他的論理和および否定排他的論理和が第２の排他
的論理和信号および第２の否定排他的論理和信号として
出力される。
対および相補的な被加数信号対の排他的論理和および否
定排他的論理和が第１の排他的論理和信号および第１の
否定排他的論理和信号として出力され、第２の回路では
相補的な和信号対となる第１の排他的論理和信号および
第１の否定排他的論理和信号と相補的な桁上げ入力信号
対の排他的論理和および否定排他的論理和が第２の排他
的論理和信号および第２の否定排他的論理和信号として
出力される。
また、第１および第２のゲート回路は、第１の排他的論
理和信号と第１の否定排他的論理和信号の少なくとも１
つにより相補的な桁上げ入力信号対の通過および遮断を
行い、この遮断時には桁上げ信号発生回路および桁上げ
信号抹消回路から桁上げ発生信号および桁上げ抹消信号
が発生される。
理和信号と第１の否定排他的論理和信号の少なくとも１
つにより相補的な桁上げ入力信号対の通過および遮断を
行い、この遮断時には桁上げ信号発生回路および桁上げ
信号抹消回路から桁上げ発生信号および桁上げ抹消信号
が発生される。
第１図はこの発明の全加算回路の一実施例を示す図であ
る。この図において、第５図と同一符号は同一部分を示
し、２，４，６，８．１０は端子、１１．１２はｘＯＲ
およびＸＮＯＲを作る第１および第２の回路、１３〜１
５はレベル保証回路、１６〜１９は反転増幅回路、２０
．２１は第１および第２のゲート回路としての伝達ゲー
ト回路、２２．２３は桁上げ信号抹消回路および桁上げ
信号発生回路、２０１〜２０６は信号線である。また、
電源電位ＶＣＣを論理“１”とし、接地電位ＧＮＤを論
理“０″とする。
る。この図において、第５図と同一符号は同一部分を示
し、２，４，６，８．１０は端子、１１．１２はｘＯＲ
およびＸＮＯＲを作る第１および第２の回路、１３〜１
５はレベル保証回路、１６〜１９は反転増幅回路、２０
．２１は第１および第２のゲート回路としての伝達ゲー
ト回路、２２．２３は桁上げ信号抹消回路および桁上げ
信号発生回路、２０１〜２０６は信号線である。また、
電源電位ＶＣＣを論理“１”とし、接地電位ＧＮＤを論
理“０″とする。
端子１，２にはそれぞれ相補的な被加数信号対としての
被加数信号Ａおよびその否定信号Ａが入力され、端子３
，４にはそれぞれ相補的な加数信号対としての加数信号
Ｂおよびその否定信号Ｂが入力される。被加数信号対Ａ
、Ａと加数信号対Ｂ、Ｂが第１の回路１１に入力される
ことにより、信号線２０１には被加数信号Ａと加数信号
Ｂの第１のＸＮＯＲ信号が、信号線２０２には被加数信
号Ａと加数信号Ｂの第１のＸＯＲ信号が現れる。これに
“１”レベルを保証するレベル保証回路１３が接続され
る。このレベル保証回路１３に入力される（Ａ 、Ａ）
、 （Ｂ 、 Ｂ）と出力される（第１（７）ＸＯ
Ｒ，第１ｃ７）ＸＮＯＲ）（７）関係を表すと第２図の
ようになる。
被加数信号Ａおよびその否定信号Ａが入力され、端子３
，４にはそれぞれ相補的な加数信号対としての加数信号
Ｂおよびその否定信号Ｂが入力される。被加数信号対Ａ
、Ａと加数信号対Ｂ、Ｂが第１の回路１１に入力される
ことにより、信号線２０１には被加数信号Ａと加数信号
Ｂの第１のＸＮＯＲ信号が、信号線２０２には被加数信
号Ａと加数信号Ｂの第１のＸＯＲ信号が現れる。これに
“１”レベルを保証するレベル保証回路１３が接続され
る。このレベル保証回路１３に入力される（Ａ 、Ａ）
、 （Ｂ 、 Ｂ）と出力される（第１（７）ＸＯ
Ｒ，第１ｃ７）ＸＮＯＲ）（７）関係を表すと第２図の
ようになる。
ここで、第１および第２の回路１１．１２は第１図から
明らかなように、第１．第２．第３．第４のＭＯ３型ト
ランジスタからなり、第１および第３のＭＯ３型トラン
ジスタのソースがともにその第１の入力端子に接続され
、第２および第４のＭＯ５型トランジスタのソースがと
もにその第２の入力端子に接続され、第１および第４の
ＭＯ３型トランジスタのゲートがともにその第３の入力
端子に接続され、第２および第３のＭＯ３型トランジス
タのゲートがともにその第４の入力端子に接続されてい
る。
明らかなように、第１．第２．第３．第４のＭＯ３型ト
ランジスタからなり、第１および第３のＭＯ３型トラン
ジスタのソースがともにその第１の入力端子に接続され
、第２および第４のＭＯ５型トランジスタのソースがと
もにその第２の入力端子に接続され、第１および第４の
ＭＯ３型トランジスタのゲートがともにその第３の入力
端子に接続され、第２および第３のＭＯ３型トランジス
タのゲートがともにその第４の入力端子に接続されてい
る。
次に、レベル保証回路１３〜１５について説明する。
レベル保証回路１３〜１５は２つのＰＭＯ５型Ｏ５ンジ
スタからなり、ソースはともに電源電位ＶＣＣにつなが
れ、双方のゲートは他方のドレインにつながれており、
ドレインはどちらも接続端子という回路構成である。
スタからなり、ソースはともに電源電位ＶＣＣにつなが
れ、双方のゲートは他方のドレインにつながれており、
ドレインはどちらも接続端子という回路構成である。
レベル保証回路１３〜１５の動作を説明すると、一方の
接続端子が接地電位ＧＮＤとなると、その接続端子にゲ
ートのつながっているＰＭＯ３型Ｏ３ンジスタがオン状
態となり、他方の接続端子には電源電位ＶＣＣが現れる
。この時、電源電位ＶＣＣが現れた接続端子にゲートの
つながっているＰＭＯ３型Ｏ３ンジスタはオフ状態とな
る。すなわち、２つの接続端子のうち一方が論理“ＯＮ
となれば他方は必ず論理“１”であり、論理“ｌ”は電
源電位ＶＣＣとなる。もし、レベル保証回路１３〜１５
を付加しない場合、第１の回路１１および第２の回路１
２はＮＭＯ３型Ｏ３ンジスタであるため、ＶＴＨをＮＭ
Ｏ５型Ｏ５ンジスタのしきい値電位とすると、ドレイン
に出力される論理“ｌ”のレベルはＶ−ＶＴＨ＜ＶＣＣ
Ｌか出力されない（ＮＭＯ５型Ｏ５ンジスタのソース入
力電圧をＶとする）。
接続端子が接地電位ＧＮＤとなると、その接続端子にゲ
ートのつながっているＰＭＯ３型Ｏ３ンジスタがオン状
態となり、他方の接続端子には電源電位ＶＣＣが現れる
。この時、電源電位ＶＣＣが現れた接続端子にゲートの
つながっているＰＭＯ３型Ｏ３ンジスタはオフ状態とな
る。すなわち、２つの接続端子のうち一方が論理“ＯＮ
となれば他方は必ず論理“１”であり、論理“ｌ”は電
源電位ＶＣＣとなる。もし、レベル保証回路１３〜１５
を付加しない場合、第１の回路１１および第２の回路１
２はＮＭＯ３型Ｏ３ンジスタであるため、ＶＴＨをＮＭ
Ｏ５型Ｏ５ンジスタのしきい値電位とすると、ドレイン
に出力される論理“ｌ”のレベルはＶ−ＶＴＨ＜ＶＣＣ
Ｌか出力されない（ＮＭＯ５型Ｏ５ンジスタのソース入
力電圧をＶとする）。
電源電位ＶＣＣに満たない論理“１″は、この信号を受
ける素子において電源電位ＶＣＣから接地電位ＧＮＤに
直流電流が流れることにより消費電力を増加させたり、
ノイズに対するマージンを低下させたりする。ゆえに、
レベル保証回路１３〜１５を設けることによって論理“
１″のレベルを電源電位ＶＣＣに保証する必要がある。
ける素子において電源電位ＶＣＣから接地電位ＧＮＤに
直流電流が流れることにより消費電力を増加させたり、
ノイズに対するマージンを低下させたりする。ゆえに、
レベル保証回路１３〜１５を設けることによって論理“
１″のレベルを電源電位ＶＣＣに保証する必要がある。
次に、信号線２０１からの第１のＸＮＯＲ信号および信
号線２０２からの第１のＸＯＲ信号と、端子５，６にそ
れぞれ入力される相補的な桁上げ入力信号対としての桁
上げ入力信号Ｃｉｎおよびその否定信号Ｃｉｎが第２の
回路１２に入力されることにより、信号線２０３には第
２のＸＯＲ信号が、信号線２０４には第２のＸＮＯＲ信
号が現れる。ここで入力される（Ｃｉｎ、Ｃ１ｎ）。
号線２０２からの第１のＸＯＲ信号と、端子５，６にそ
れぞれ入力される相補的な桁上げ入力信号対としての桁
上げ入力信号Ｃｉｎおよびその否定信号Ｃｉｎが第２の
回路１２に入力されることにより、信号線２０３には第
２のＸＯＲ信号が、信号線２０４には第２のＸＮＯＲ信
号が現れる。ここで入力される（Ｃｉｎ、Ｃ１ｎ）。
（第１（７）ＸＮＯＲ，第１ （７）ＸＯＲ）と出力さ
れる（第２（７）ＸＯＲ，第２（７）ＸＮＯＲ）ｃ７）
関係を第３図に表す、これに“１”レベルを保証するレ
ベル保証回路１４が接続される。信号線２０３からの第
２のＸＯＲ信号および信号線２０４からの第２のＸＮＯ
Ｒ信号はそれぞれ反転増幅回路１６゜１７に接続され、
反転増幅回路１６．１７の出力はそれぞれ端子７．８に
相補的な和信号対である和信号Ｓおよびその否定信号Ｓ
として出力される。
れる（第２（７）ＸＯＲ，第２（７）ＸＮＯＲ）ｃ７）
関係を第３図に表す、これに“１”レベルを保証するレ
ベル保証回路１４が接続される。信号線２０３からの第
２のＸＯＲ信号および信号線２０４からの第２のＸＮＯ
Ｒ信号はそれぞれ反転増幅回路１６゜１７に接続され、
反転増幅回路１６．１７の出力はそれぞれ端子７．８に
相補的な和信号対である和信号Ｓおよびその否定信号Ｓ
として出力される。
端子５．６に入力される桁上げ入力信号Ｃｉｎおよびそ
の否定信号Ｃｉｎは、信号線２０１の第１のＸＮＯＲ信
号および信号線２０２の第１のＸＯＲ線により同時に開
閉する伝達ゲート回路２０．２１にも入力される。そし
て、伝達ゲート回路２０．２１の開閉に従って桁上げ入
力信号Ｃｉｎおよびその否定信号Ｃｉｎがそのまま信号
線２０５．２０６に現れたり遮断されたりする。桁上げ
入力信号Ｃｉｎおよびその否定信号Ｃｉｎが伝達ゲート
回路２０．２１により遮断されたときには、桁上げ信号
抹消回路２２あるいは桁上げ信号発生回路２３において
、被加数信号対Ａ、Ａと加数信号対Ｂ、Ｂにより桁上げ
発生信号および桁上げ抹消信号が発生し信号線２０５あ
るいは信号線２０６に現れる。ここで、被加数信号Ａと
加数信号Ｂにより信号線２０５および２０６がどのよう
な状態になるかを第４図に示す。
の否定信号Ｃｉｎは、信号線２０１の第１のＸＮＯＲ信
号および信号線２０２の第１のＸＯＲ線により同時に開
閉する伝達ゲート回路２０．２１にも入力される。そし
て、伝達ゲート回路２０．２１の開閉に従って桁上げ入
力信号Ｃｉｎおよびその否定信号Ｃｉｎがそのまま信号
線２０５．２０６に現れたり遮断されたりする。桁上げ
入力信号Ｃｉｎおよびその否定信号Ｃｉｎが伝達ゲート
回路２０．２１により遮断されたときには、桁上げ信号
抹消回路２２あるいは桁上げ信号発生回路２３において
、被加数信号対Ａ、Ａと加数信号対Ｂ、Ｂにより桁上げ
発生信号および桁上げ抹消信号が発生し信号線２０５あ
るいは信号線２０６に現れる。ここで、被加数信号Ａと
加数信号Ｂにより信号線２０５および２０６がどのよう
な状態になるかを第４図に示す。
信号線２０５および２０６には“ｌ”レベルを保証する
レベル保証回路１５と反転増幅回路１８．１９がそれぞ
れ接続され、反転増幅回路１８．１９の出力はそれぞれ
端子９，１０に相補的な桁上げ出力信号対である桁上げ
出力信号面およびその否定信号ＣＯとして出力される。
レベル保証回路１５と反転増幅回路１８．１９がそれぞ
れ接続され、反転増幅回路１８．１９の出力はそれぞれ
端子９，１０に相補的な桁上げ出力信号対である桁上げ
出力信号面およびその否定信号ＣＯとして出力される。
すなわち、この発明の全加算回路では、その内部におい
て、否定信号を作り出さないので、否定信号を作ること
による加算の遅れを生じない。
て、否定信号を作り出さないので、否定信号を作ること
による加算の遅れを生じない。
なお、上記実施例では、第１図に示すように第１および
第２の回路１１．１２を構成したが、これらはＸＯＲお
よびＸＮＯＲ回路であればいかなる回路構成としてもよ
い。
第２の回路１１．１２を構成したが、これらはＸＯＲお
よびＸＮＯＲ回路であればいかなる回路構成としてもよ
い。
また、桁上げ信号抹消回路２２および桁上げ信号発生回
路２３においては“Ｏ”レベルを発生しているが、“ｌ
”レベルを発生させてもよく、同様にレベル保証回路１
３．１４．１５も“ｌ”レベルだけでなく、０”レベル
あるいは両レベルを保証する回路としてもよい。
路２３においては“Ｏ”レベルを発生しているが、“ｌ
”レベルを発生させてもよく、同様にレベル保証回路１
３．１４．１５も“ｌ”レベルだけでなく、０”レベル
あるいは両レベルを保証する回路としてもよい。
この発明は以上説明したとおり、相補的な加数信号対お
よび相補的な被加数信号対を入力として第１の排他的論
理和信号と第１の否定排他的論理和信号を出力する第１
の回路と、第１の排他的論理和信号および第１の否定排
他的論理和信号と相補的な桁上げ入力信号対を入力とし
て相補的な和信号対としての第２の排他的論理和信号と
第２の否定排他的論理和信号を出力する第２の回路と、
相補的な桁上げ入力信号対をそれぞれ第１の排他的論理
和信号と第１の否定排他的論理和信号の少なくとも１つ
を用いて通過および遮断させる第１および第２のゲート
回路と、これらの第１および第２のゲート回路が遮断状
態にあるときに加数信号対および被加数信号対により桁
上げ発生信号および桁上げ抹消信号を発生する桁上げ信
号発生回路および桁上げ信号抹消回路とから構成したの
で、内部において否定信号を作ることがなく、全加算を
高速に行うことができるという効果がある。
よび相補的な被加数信号対を入力として第１の排他的論
理和信号と第１の否定排他的論理和信号を出力する第１
の回路と、第１の排他的論理和信号および第１の否定排
他的論理和信号と相補的な桁上げ入力信号対を入力とし
て相補的な和信号対としての第２の排他的論理和信号と
第２の否定排他的論理和信号を出力する第２の回路と、
相補的な桁上げ入力信号対をそれぞれ第１の排他的論理
和信号と第１の否定排他的論理和信号の少なくとも１つ
を用いて通過および遮断させる第１および第２のゲート
回路と、これらの第１および第２のゲート回路が遮断状
態にあるときに加数信号対および被加数信号対により桁
上げ発生信号および桁上げ抹消信号を発生する桁上げ信
号発生回路および桁上げ信号抹消回路とから構成したの
で、内部において否定信号を作ることがなく、全加算を
高速に行うことができるという効果がある。
第１図はこの発明の全加算回路の一実施例を示す図、第
２図は、第１図においてレベル保証回路に入力される（
Ａ、′″Ａ）、（Ｂ、Ｂ）と出力される（第１（７）Ｘ
ＯＲ，第１（７）ＸＮＯＲ）ｃ７）関ｉを示す図、第３
図は、第１図において第２の回路に入力される（Ｃｉ
ｎ 、 Ｃｉ ｎ） 、 （第１（７）ＸＮＯＲ９第１
（７）ＸＯＲ）と出力される（第２ （７）ＸＯＲ９第
２のＸＮ０Ｒ）の関係を示す図、第４図は第１図におい
て被加数信号と加数信号により信号線がどのような状態
になるかを示す図、第５図は従来の全加算回路を示す図
である。 図において、１１．１２は第１および第２の回路、１３
〜１５はレベル保証回路、１６〜１９は反転増幅回路、
２０．２１は伝達ゲート回路、２２は桁上げ信号抹消回
路、２３は桁上げ信号発生回路である。 なお、各図中の同一符号は同一または相当部分を示す。 第２図 第３図 第４図 第５図
２図は、第１図においてレベル保証回路に入力される（
Ａ、′″Ａ）、（Ｂ、Ｂ）と出力される（第１（７）Ｘ
ＯＲ，第１（７）ＸＮＯＲ）ｃ７）関ｉを示す図、第３
図は、第１図において第２の回路に入力される（Ｃｉ
ｎ 、 Ｃｉ ｎ） 、 （第１（７）ＸＮＯＲ９第１
（７）ＸＯＲ）と出力される（第２ （７）ＸＯＲ９第
２のＸＮ０Ｒ）の関係を示す図、第４図は第１図におい
て被加数信号と加数信号により信号線がどのような状態
になるかを示す図、第５図は従来の全加算回路を示す図
である。 図において、１１．１２は第１および第２の回路、１３
〜１５はレベル保証回路、１６〜１９は反転増幅回路、
２０．２１は伝達ゲート回路、２２は桁上げ信号抹消回
路、２３は桁上げ信号発生回路である。 なお、各図中の同一符号は同一または相当部分を示す。 第２図 第３図 第４図 第５図
Claims (2)
- （１）相補的な加数信号対および相補的な被加数信号対
を入力として第１の排他的論理和信号と第１の否定排他
的論理和信号を出力する第１の回路と、前記第１の排他
的論理和信号および前記第１の否定排他的論理和信号と
相補的な桁上げ入力信号対を入力として相補的な和信号
対としての第２の排他的論理和信号と第２の否定排他的
論理和信号を出力する第２の回路と、前記相補的な桁上
げ入力信号対をそれぞれ前記第１の排他的論理和信号と
前記第１の否定排他的論理和信号の少なくとも１つを用
いて通過および遮断させる第１および第２のゲート回路
と、これらの第１および第２のゲート回路が遮断状態に
あるときに前記加数信号対および前記被加数信号対によ
り桁上げ発生信号および桁上げ抹消信号を発生する桁上
げ信号発生回路および桁上げ信号抹消回路とから構成し
たことを特徴とする全加算回路。 - （２）第１および第２の回路が、第１、第２、第３、第
４のＭＯＳ型トランジスタからなり、第１および第３の
ＭＯＳ型トランジスタのソースがともにその第１の入力
端子に接続され、第２および第４のＭＯＳ型トランジス
タのソースがともにその第２の入力端子に接続され、第
１および第４のＭＯＳ型トランジスタのゲートがともに
その第３の入力端子に接続され、第２および第３のＭＯ
Ｓ型トランジスタのゲートがともにその第４の入力端子
に接続され、第１および第３のＭＯＳ型トランジスタの
ドレインを否定排他的論理和の出力端子とし、第２およ
び第４のＭＯＳ型トランジスタのドレインを排他的論理
和の出力端子とするものであることを特徴とする特許請
求の範囲第（１）項記載の全加算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270693A JPS63124133A (ja) | 1986-11-13 | 1986-11-13 | 全加算回路 |
| US07/113,612 US4870609A (en) | 1986-11-13 | 1987-10-26 | High speed full adder using complementary input-output signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270693A JPS63124133A (ja) | 1986-11-13 | 1986-11-13 | 全加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63124133A true JPS63124133A (ja) | 1988-05-27 |
| JPH0450613B2 JPH0450613B2 (ja) | 1992-08-14 |
Family
ID=17489640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270693A Granted JPS63124133A (ja) | 1986-11-13 | 1986-11-13 | 全加算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4870609A (ja) |
| JP (1) | JPS63124133A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04114211A (ja) * | 1990-09-04 | 1992-04-15 | Daifuku Co Ltd | 移動車の走行制御装置 |
| JPH04283829A (ja) * | 1991-03-13 | 1992-10-08 | Nec Corp | 全加算器 |
| JPH07200257A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｎｍｏｓパストランジスタ回路と加算器 |
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|---|---|---|---|---|
| US5148387A (en) * | 1989-02-22 | 1992-09-15 | Hitachi, Ltd. | Logic circuit and data processing apparatus using the same |
| JP2540934B2 (ja) * | 1989-03-09 | 1996-10-09 | 三菱電機株式会社 | 論理回路装置 |
| US5121352A (en) * | 1990-02-06 | 1992-06-09 | Micron Technology, Inc. | Multiplier-accumulator circuit array operable in multiple modes |
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| US5162796A (en) * | 1990-07-31 | 1992-11-10 | Inmos Limited | Digital signal inversion employing cross-over switch |
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| US6356112B1 (en) | 2000-03-28 | 2002-03-12 | Translogic Technology, Inc. | Exclusive or/nor circuit |
| GB2396718B (en) * | 2002-12-23 | 2005-07-13 | Arithmatica Ltd | A logic circuit and method for carry and sum generation and method of designing such a logic circuit |
| WO2004104820A2 (en) * | 2003-05-23 | 2004-12-02 | Arithmatica Limited | A sum bit generation circuit |
| US8135768B2 (en) * | 2005-03-02 | 2012-03-13 | Mtekvision Co., Ltd. | Adder with reduced capacitance |
| US10672756B2 (en) * | 2018-11-05 | 2020-06-02 | Samsung Electronics Co., Ltd. | Area and power efficient circuits for high-density standard cell libraries |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59139447A (ja) * | 1983-01-28 | 1984-08-10 | Matsushita Electric Ind Co Ltd | 全加算器 |
| US4689763A (en) * | 1985-01-04 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS full adder circuit |
| US4709346A (en) * | 1985-04-01 | 1987-11-24 | Raytheon Company | CMOS subtractor |
| US4713790A (en) * | 1985-07-31 | 1987-12-15 | Motorola, Inc. | Exclusive OR/NOR gate having cross-coupled transistors |
| JPH06170636A (ja) * | 1992-10-15 | 1994-06-21 | Osamu Fukushima | パイプ切断装置 |
-
1986
- 1986-11-13 JP JP61270693A patent/JPS63124133A/ja active Granted
-
1987
- 1987-10-26 US US07/113,612 patent/US4870609A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04114211A (ja) * | 1990-09-04 | 1992-04-15 | Daifuku Co Ltd | 移動車の走行制御装置 |
| JPH04283829A (ja) * | 1991-03-13 | 1992-10-08 | Nec Corp | 全加算器 |
| JPH07200257A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｎｍｏｓパストランジスタ回路と加算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4870609A (en) | 1989-09-26 |
| JPH0450613B2 (ja) | 1992-08-14 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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