JPH0450613B2 - - Google Patents
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- JPH0450613B2 JPH0450613B2 JP61270693A JP27069386A JPH0450613B2 JP H0450613 B2 JPH0450613 B2 JP H0450613B2 JP 61270693 A JP61270693 A JP 61270693A JP 27069386 A JP27069386 A JP 27069386A JP H0450613 B2 JPH0450613 B2 JP H0450613B2
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 230000037430 deletion Effects 0.000 claims description 9
- 238000012217 deletion Methods 0.000 claims description 9
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- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 4
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高速で動作する全加算回路に関す
るものである。
るものである。
第５図は特開昭61−70636号公報に示された従
来の全加算回路を示す図である。この図におい
て、Ａは被加数信号、は加数信号の否定信号、
Cinは桁上げ入力信号、TG１〜TG５は伝達ゲー
ト回路、INV１，INV２，INV３，INV４ａ，
INV４ｂは反転増幅回路、GK１は桁上げ信号発
生回路、１，３，５，７，９は端子、１０１は信
号線である。
来の全加算回路を示す図である。この図におい
て、Ａは被加数信号、は加数信号の否定信号、
Cinは桁上げ入力信号、TG１〜TG５は伝達ゲー
ト回路、INV１，INV２，INV３，INV４ａ，
INV４ｂは反転増幅回路、GK１は桁上げ信号発
生回路、１，３，５，７，９は端子、１０１は信
号線である。
端子１には被加数信号Ａ、端子３には加数信号
の否定信号、端子５には桁上げ入力信号Cinが
入力される。被加数信号Ａと加数信号の否定信号
Ｂが伝達ゲート回路TG１，TG２および反転増
幅回路INV１，INV２からなる回路に入力され
否定排他的論理和（以下XNORと略す）が取ら
れる。被加数信号Ａと加数信号の否定信号の
XNOR信号と端子５に入力される桁上げ入力信
号Cinが伝達ゲート回路TG３，TG４および反転
増幅回路INV３，INV４ａからなる回路に入力
されて排他的論理和（以下XORと略す）が取ら
れ、これが端子７に和信号Ｓとして出力される。
桁上げ入力信号Cinは、反転増幅回路INV４ｂに
おいて反転信号となり、被加数信号Ａと加数信号
の否定信号のXNOR信号と反転増幅回路INV
３により作られた被加数信号Ａと加数信号の否定
信号のXNOR信号の否定信号により開閉され
る伝達ゲート回路TG５に入力される。この伝達
ゲート回路TG５が閉ざされたときには、端子１
および３に入力される被加数信号Ａおよび加数信
号の否定信号により、桁上げ信号発生回路GK
１において桁上げ信号が作られる。伝達ゲート回
路TG５を通過してきた桁上げ入力信号Cinの否
定信号、あるいは桁上げ信号発生回路GK１にお
いて発生した桁上げ信号は、端子９に桁上げ出力
信号として出力される。
の否定信号、端子５には桁上げ入力信号Cinが
入力される。被加数信号Ａと加数信号の否定信号
Ｂが伝達ゲート回路TG１，TG２および反転増
幅回路INV１，INV２からなる回路に入力され
否定排他的論理和（以下XNORと略す）が取ら
れる。被加数信号Ａと加数信号の否定信号の
XNOR信号と端子５に入力される桁上げ入力信
号Cinが伝達ゲート回路TG３，TG４および反転
増幅回路INV３，INV４ａからなる回路に入力
されて排他的論理和（以下XORと略す）が取ら
れ、これが端子７に和信号Ｓとして出力される。
桁上げ入力信号Cinは、反転増幅回路INV４ｂに
おいて反転信号となり、被加数信号Ａと加数信号
の否定信号のXNOR信号と反転増幅回路INV
３により作られた被加数信号Ａと加数信号の否定
信号のXNOR信号の否定信号により開閉され
る伝達ゲート回路TG５に入力される。この伝達
ゲート回路TG５が閉ざされたときには、端子１
および３に入力される被加数信号Ａおよび加数信
号の否定信号により、桁上げ信号発生回路GK
１において桁上げ信号が作られる。伝達ゲート回
路TG５を通過してきた桁上げ入力信号Cinの否
定信号、あるいは桁上げ信号発生回路GK１にお
いて発生した桁上げ信号は、端子９に桁上げ出力
信号として出力される。
次に、例えば端子１および端子５に入力される
被加数信号Ａおよび桁上げ入力信号Cinが一定
で、端子３に入力される加数信号の否定信号の
変化により和信号Ｓが変化する場合を考える。
被加数信号Ａおよび桁上げ入力信号Cinが一定
で、端子３に入力される加数信号の否定信号の
変化により和信号Ｓが変化する場合を考える。
加数信号の否定信号が反転増幅回路INV２
に入力されて加数信号Ｂとされ、加数信号の否定
信号とともに伝達ゲート回路TG１およびTG
２のゲートに入力されるので、加数信号の否定信
号の変化は反転増幅回路INV２を通過する時
間だけ遅れて伝達ゲート回路TG１およびTG２
の開閉の状態を変化させる。伝達ゲート回路TG
１およびTG２の開閉の状態の変化により信号線
１０１の信号が変化し、この信号線１０１の信号
は反転増幅回路INV３に入力されて否定信号と
され、信号線１０１の信号とともに伝達ゲート回
路TG３およびTG４のゲートに入力されるので、
信号線１０１の変化は反転増幅回路INV３を通
過する時間だけ遅れて伝達ゲート回路TG３およ
びTG４の開閉の状態を変化させる。そして、伝
達ゲート回路TG３およびTG４の開閉の状態の
変化により和信号Ｓが変化する。
に入力されて加数信号Ｂとされ、加数信号の否定
信号とともに伝達ゲート回路TG１およびTG
２のゲートに入力されるので、加数信号の否定信
号の変化は反転増幅回路INV２を通過する時
間だけ遅れて伝達ゲート回路TG１およびTG２
の開閉の状態を変化させる。伝達ゲート回路TG
１およびTG２の開閉の状態の変化により信号線
１０１の信号が変化し、この信号線１０１の信号
は反転増幅回路INV３に入力されて否定信号と
され、信号線１０１の信号とともに伝達ゲート回
路TG３およびTG４のゲートに入力されるので、
信号線１０１の変化は反転増幅回路INV３を通
過する時間だけ遅れて伝達ゲート回路TG３およ
びTG４の開閉の状態を変化させる。そして、伝
達ゲート回路TG３およびTG４の開閉の状態の
変化により和信号Ｓが変化する。
上記のような従来の全加算回路では、その内部
において否定信号を作り出しているので、否定信
号を作り出す時間が加算を遅らせるという問題点
があつた。
において否定信号を作り出しているので、否定信
号を作り出す時間が加算を遅らせるという問題点
があつた。
この発明は、かかる問題点を解決するためにな
されたもので、高速化した全加算回路を得ること
を目的とする。
されたもので、高速化した全加算回路を得ること
を目的とする。
この発明の第１の発明に係る全加算回路は、相
補的な加数信号対および相補的な被加数信号対を
入力として第１の排他的論理和信号と第１の否定
排他的論理和信号を出力する第１の回路と、第１
の排他的論理和信号および第１の否定排他的論理
和信号と相補的な桁上げ入力信号対を入力として
相補的な和信号対としての第２の排他的論理和信
号と第２の否定排他的論理和信号を出力する第２
の回路と、相補的な桁上げ入力信号対をそれぞれ
第１の排他的論理和信号と第１の否定排他的論理
和信号の少なくとも１つを用いて通過および遮断
させる第１および第２のゲート回路と、これらの
第１および第２のゲート回路が遮断状態にあると
きに相補的な加数信号対および相補的な被加数信
号対により桁上げ発生信号および桁上げ抹消信号
を発生する桁上げ信号発生回路および桁上げ信号
抹消回路とから構成したものである。
補的な加数信号対および相補的な被加数信号対を
入力として第１の排他的論理和信号と第１の否定
排他的論理和信号を出力する第１の回路と、第１
の排他的論理和信号および第１の否定排他的論理
和信号と相補的な桁上げ入力信号対を入力として
相補的な和信号対としての第２の排他的論理和信
号と第２の否定排他的論理和信号を出力する第２
の回路と、相補的な桁上げ入力信号対をそれぞれ
第１の排他的論理和信号と第１の否定排他的論理
和信号の少なくとも１つを用いて通過および遮断
させる第１および第２のゲート回路と、これらの
第１および第２のゲート回路が遮断状態にあると
きに相補的な加数信号対および相補的な被加数信
号対により桁上げ発生信号および桁上げ抹消信号
を発生する桁上げ信号発生回路および桁上げ信号
抹消回路とから構成したものである。
また、この発明の第２の発明に係る全加算回路
は、相補的な加数信号対および相補的な被加数信
号対を入力として第１の排他的論理和信号と第１
の否定排他的論理和信号を出力する第１の回路
と、この第１の回路の出力電位を保証する第１の
レベル保証回路と、第１の排他的論理和信号およ
び第１の否定排他的論理和信号と相補的な桁上げ
入力信号対を入力として相補的な和信号対として
の第２の排他的論理和信号と第２の否定排他的論
理和信号を出力する第２の回路と、この第２の回
路の出力電位を保証する第２のレベル保証回路
と、相補的な桁上げ入力信号対をそれぞれ第１の
排他的論理和信号と第１の否定排他的論理和信号
の少なくとも１つを用いて通過および遮断させる
第１および第２のゲート回路と、これらの第１お
よび第２のゲート回路が遮断状態にあるときに相
補的な加数信号対および相補的な被加数信号対に
より桁上げ発生信号および桁上げ抹消信号を発生
する桁上げ信号発生回路および桁上げ信号抹消回
路と、これらの桁上げ信号発生回路および桁上げ
信号抹消回路の出力電位を保証する第３のレベル
保証回路とから構成したものである。
は、相補的な加数信号対および相補的な被加数信
号対を入力として第１の排他的論理和信号と第１
の否定排他的論理和信号を出力する第１の回路
と、この第１の回路の出力電位を保証する第１の
レベル保証回路と、第１の排他的論理和信号およ
び第１の否定排他的論理和信号と相補的な桁上げ
入力信号対を入力として相補的な和信号対として
の第２の排他的論理和信号と第２の否定排他的論
理和信号を出力する第２の回路と、この第２の回
路の出力電位を保証する第２のレベル保証回路
と、相補的な桁上げ入力信号対をそれぞれ第１の
排他的論理和信号と第１の否定排他的論理和信号
の少なくとも１つを用いて通過および遮断させる
第１および第２のゲート回路と、これらの第１お
よび第２のゲート回路が遮断状態にあるときに相
補的な加数信号対および相補的な被加数信号対に
より桁上げ発生信号および桁上げ抹消信号を発生
する桁上げ信号発生回路および桁上げ信号抹消回
路と、これらの桁上げ信号発生回路および桁上げ
信号抹消回路の出力電位を保証する第３のレベル
保証回路とから構成したものである。
この発明の第１の発明においては、第１の回路
では相補的な加数信号対および相補的な被加数信
号対の排他的論理和および否定排他的論理和が第
１の排他的論理和信号および第１の否定排他的論
理和信号として出力され、第２の回路では相補的
な和信号対となる第１の排他的論理和信号および
第１の否定排他的論理和信号と相補的な桁上げ入
力号対の排他的論理和および否定排他的論理和が
第２の排他的論理和信号および第２の否定排他的
論理和信号として出力される。
では相補的な加数信号対および相補的な被加数信
号対の排他的論理和および否定排他的論理和が第
１の排他的論理和信号および第１の否定排他的論
理和信号として出力され、第２の回路では相補的
な和信号対となる第１の排他的論理和信号および
第１の否定排他的論理和信号と相補的な桁上げ入
力号対の排他的論理和および否定排他的論理和が
第２の排他的論理和信号および第２の否定排他的
論理和信号として出力される。
また、第１および第２のゲート回路は、第１の
排他的論理和信号と第１の否定排他的論理和信号
の少なくとも１つにより相補的な桁上げ入力信号
対の通過および遮断を行い、この遮断時には桁上
げ信号発生回路および桁上げ信号抹消回路から桁
上げ発生信号および桁上げ抹消信号が発生され
る。
排他的論理和信号と第１の否定排他的論理和信号
の少なくとも１つにより相補的な桁上げ入力信号
対の通過および遮断を行い、この遮断時には桁上
げ信号発生回路および桁上げ信号抹消回路から桁
上げ発生信号および桁上げ抹消信号が発生され
る。
また、この発明の第２の発明においては、上記
第１の発明の作用に加えて第１〜第３のレベル保
証回路によつて第１の回路、第２の回路、桁上げ
信号発生回路および桁上げ信号抹消回路の出力電
位が保証される。
第１の発明の作用に加えて第１〜第３のレベル保
証回路によつて第１の回路、第２の回路、桁上げ
信号発生回路および桁上げ信号抹消回路の出力電
位が保証される。
第１図はこの発明の全加算回路の一実施例を示
す図である。この図において、第５図と同一符号
は同一部分を示し、２，４，６，８，１０は端
子、１１，１２はXORおよびXNORを作る第１
および第２の回路、１３〜１５は第１〜第３のレ
ベル保証回路、１６〜１９は反転増幅回路、２
０，２１は第１および第２のゲート回路としての
伝達ゲート回路、２２，２３は桁上げ信号抹消回
路および桁上げ信号発生回路、２０１〜２０６は
信号線である。また、電源電位VCCを論理“１”
とし、接地電位GNDを論理“０”とする。
す図である。この図において、第５図と同一符号
は同一部分を示し、２，４，６，８，１０は端
子、１１，１２はXORおよびXNORを作る第１
および第２の回路、１３〜１５は第１〜第３のレ
ベル保証回路、１６〜１９は反転増幅回路、２
０，２１は第１および第２のゲート回路としての
伝達ゲート回路、２２，２３は桁上げ信号抹消回
路および桁上げ信号発生回路、２０１〜２０６は
信号線である。また、電源電位VCCを論理“１”
とし、接地電位GNDを論理“０”とする。
端子１，２にはそれぞれ相補的な被加数信号対
としての被加数信号Ａおよびその否定信号が入
力され、端子３，４にはそれぞれ相補的な加数信
号対としての加数信号Ｂおよびその否定信号が
入力される。被加数信号Ａ，と加数信号対Ｂ，
Ｂが第１の回路１１に入力されることにより、信
号線２０１には被加数信号Ａと加数信号Ｂの第１
のXNOR信号が、信号線２０２には被加数信号
Ａと加数信号Ｂの第１のXOR信号が現れる。こ
れに“１”レベルを保証するレベル保証回路１３
が接続される。このレベル保証回路１３に入力さ
れる（Ａ，），（Ｂ，）と出力される（第１の
XOR，第１のXNOR）の関係を表すと第２図の
ようになる。
としての被加数信号Ａおよびその否定信号が入
力され、端子３，４にはそれぞれ相補的な加数信
号対としての加数信号Ｂおよびその否定信号が
入力される。被加数信号Ａ，と加数信号対Ｂ，
Ｂが第１の回路１１に入力されることにより、信
号線２０１には被加数信号Ａと加数信号Ｂの第１
のXNOR信号が、信号線２０２には被加数信号
Ａと加数信号Ｂの第１のXOR信号が現れる。こ
れに“１”レベルを保証するレベル保証回路１３
が接続される。このレベル保証回路１３に入力さ
れる（Ａ，），（Ｂ，）と出力される（第１の
XOR，第１のXNOR）の関係を表すと第２図の
ようになる。
ここで、第１および第２の回路１１，１２は第
１図から明らかなように、第１、第２、第３、第
４のMOS型トランジスタからなり、第１および
第２のMOS型トランジスタのソースがともにそ
の第３の入力端子に接続され、第２および第４の
MOS型トランジスタのソースがともにその第２
の入力端子に接続され、第１および第４のMOS
型トランジスタのゲートがともにその第３の入力
端子に接続され、第２および第３のMOS型トラ
ンジスタのゲートがともにその第４の入力端子に
接続されている。
１図から明らかなように、第１、第２、第３、第
４のMOS型トランジスタからなり、第１および
第２のMOS型トランジスタのソースがともにそ
の第３の入力端子に接続され、第２および第４の
MOS型トランジスタのソースがともにその第２
の入力端子に接続され、第１および第４のMOS
型トランジスタのゲートがともにその第３の入力
端子に接続され、第２および第３のMOS型トラ
ンジスタのゲートがともにその第４の入力端子に
接続されている。
次に、レベル保証回路１３〜１５について説明
する。
する。
レベル保証回路１３〜１５は２つのPMOS型
トランジスタからなり、ソースはともに電源電位
VCCにつながれ、双方のゲートは他方のドレイン
につながれており、ドレインはどちらも接続端子
という回路構成である。
トランジスタからなり、ソースはともに電源電位
VCCにつながれ、双方のゲートは他方のドレイン
につながれており、ドレインはどちらも接続端子
という回路構成である。
レベル保証回路１３〜１５の動作を説明する
と、一方の接続端子が接地電位GNDとなると、
その接続端子にゲートのつながつているPMOS
型トランジスタがオン状態となり、他方の接続端
子には電源電位VCCが現れる。この時、電源電位
VCCが現れた接続端子にゲートのつながつている
PMOS型トランジスタはオフ状態となる。すな
わち、２つの接続端子のうち一方が論理“０”と
なれば他方は必ず論理“１”であり、論理“１”
は電源電位VCCとなる。もし、レベル保証回路１
３〜１５を付加しない場合、第１の回路１１およ
び第２の回路１２はNMOS型トランジスタであ
るため、VTHをNMOS型トランジスタのしきい値
電位とすると、ドレインに出力される論理“１”
のレベルはＶ−VTH＜VCCしか出力されない
（NMOS型トランジスタのソース入力電圧をＶと
する）。
と、一方の接続端子が接地電位GNDとなると、
その接続端子にゲートのつながつているPMOS
型トランジスタがオン状態となり、他方の接続端
子には電源電位VCCが現れる。この時、電源電位
VCCが現れた接続端子にゲートのつながつている
PMOS型トランジスタはオフ状態となる。すな
わち、２つの接続端子のうち一方が論理“０”と
なれば他方は必ず論理“１”であり、論理“１”
は電源電位VCCとなる。もし、レベル保証回路１
３〜１５を付加しない場合、第１の回路１１およ
び第２の回路１２はNMOS型トランジスタであ
るため、VTHをNMOS型トランジスタのしきい値
電位とすると、ドレインに出力される論理“１”
のレベルはＶ−VTH＜VCCしか出力されない
（NMOS型トランジスタのソース入力電圧をＶと
する）。
電源電位VCCに満たない論理“１”は、この信
号を受ける素子において電源電位VCCから接地電
位GNDに直流電流が流れることにより消費電力
を増加させたり、ノイズに対するマージンを低下
させたりする。ゆえに、レベル保証回路１３〜１
５を設けることよつて論理“１”のレベルを電源
電位VCCに保証する必要がある。
号を受ける素子において電源電位VCCから接地電
位GNDに直流電流が流れることにより消費電力
を増加させたり、ノイズに対するマージンを低下
させたりする。ゆえに、レベル保証回路１３〜１
５を設けることよつて論理“１”のレベルを電源
電位VCCに保証する必要がある。
次に、信号線２０１からの第１のXNOR信号
および信号線２０２からの第１のXOR信号と、
端子５，６にそれぞれ入力される相補的な桁上げ
入力信号対としての桁上げ入力信号Cinおよびそ
の否定信号が第２の回路１２に入力されるこ
とにより、信号線２０３には第２のXOR信号が、
信号線２０４には第２のXNOR信号が現れる。
ここで入力されるCin，、（第１のXNOR、第
１のXOR）と出力される（第２のXOR、第２の
XNOR）の関係を第３図に表す。これに“１”
エツチングを保証するレベル保証回路１４が接続
される。信号線２０３からの第２のXOR信号お
よび信号線２０４からの第２のXNOR信号はそ
れぞれ反転増幅回路１６，１７に接続され、反転
増幅回路１６，１７の出力はそれぞれ７，８に相
補的な和信号対である和信号Ｓおよびその否定信
号として出力される。
および信号線２０２からの第１のXOR信号と、
端子５，６にそれぞれ入力される相補的な桁上げ
入力信号対としての桁上げ入力信号Cinおよびそ
の否定信号が第２の回路１２に入力されるこ
とにより、信号線２０３には第２のXOR信号が、
信号線２０４には第２のXNOR信号が現れる。
ここで入力されるCin，、（第１のXNOR、第
１のXOR）と出力される（第２のXOR、第２の
XNOR）の関係を第３図に表す。これに“１”
エツチングを保証するレベル保証回路１４が接続
される。信号線２０３からの第２のXOR信号お
よび信号線２０４からの第２のXNOR信号はそ
れぞれ反転増幅回路１６，１７に接続され、反転
増幅回路１６，１７の出力はそれぞれ７，８に相
補的な和信号対である和信号Ｓおよびその否定信
号として出力される。
端子５，６に入力される桁上げ入力信号Cinお
よびその否定信号は、信号線２０１の第１の
XNOR信号および信号線２０２の第1XOR信号
により同時に開閉する伝達ゲート回路２０，２１
にも入力される。そして伝達ゲート回路２０，２
１の開閉に従つて桁上げ入力信号Cinおよびその
否定信号がそのまま信号線２０５，２０６に
現れたり遮断されたりする。桁上げ入力信号Cin
およびその否定信号が伝達ゲート回路２０，
２１により遮断されたときには、桁上げ信号抹消
回路２２あるいは桁上げ信号発生回路２３におい
て、被加数信号対Ａ，と加数信号対Ｂ，によ
り桁上げ発生信号および桁上げ抹消信号が発生し
信号線２０５あるいは信号線２０６に現れる。こ
こで、被加数信号Ａと加数信号Ｂにより信号線２
０５および２０６がどのような状態になるかを第
４図に示す。
よびその否定信号は、信号線２０１の第１の
XNOR信号および信号線２０２の第1XOR信号
により同時に開閉する伝達ゲート回路２０，２１
にも入力される。そして伝達ゲート回路２０，２
１の開閉に従つて桁上げ入力信号Cinおよびその
否定信号がそのまま信号線２０５，２０６に
現れたり遮断されたりする。桁上げ入力信号Cin
およびその否定信号が伝達ゲート回路２０，
２１により遮断されたときには、桁上げ信号抹消
回路２２あるいは桁上げ信号発生回路２３におい
て、被加数信号対Ａ，と加数信号対Ｂ，によ
り桁上げ発生信号および桁上げ抹消信号が発生し
信号線２０５あるいは信号線２０６に現れる。こ
こで、被加数信号Ａと加数信号Ｂにより信号線２
０５および２０６がどのような状態になるかを第
４図に示す。
信号線２０５および２０６には“１”レベルを
保証するレベル保証回路１５と反転増幅回路１
８，１９がそれぞれ接続され、反転増幅回路１
８，１９の出力はそれぞれ端子９，１０に相補的
な桁上げ出力信号対である桁上げ出力信号お
よびその否定信号COとして出力される。
保証するレベル保証回路１５と反転増幅回路１
８，１９がそれぞれ接続され、反転増幅回路１
８，１９の出力はそれぞれ端子９，１０に相補的
な桁上げ出力信号対である桁上げ出力信号お
よびその否定信号COとして出力される。
すなわち、この発明の全加算回路では、その内
部において、否定信号を作り出さないので、否定
信号を作ることによる加算の遅れを生じない。
部において、否定信号を作り出さないので、否定
信号を作ることによる加算の遅れを生じない。
なお、上記実施例では、第１図に示すように第
１および第２の回路１１，１２を構成したが、こ
れらはXORおよびXNOR回路であればいかなる
回路構成としてもよい。
１および第２の回路１１，１２を構成したが、こ
れらはXORおよびXNOR回路であればいかなる
回路構成としてもよい。
また、桁上げ信号抹消回路２２および桁上げ信
号発生回路２３においては“０”レベルを発生し
ているが、“１”レベルを発生させてもよく、同
様にレベル保証回路１３，１４，１５も“１”レ
ベルだけでなく、“０”レベルあるいは両レベル
を保証する回路としてもよい。
号発生回路２３においては“０”レベルを発生し
ているが、“１”レベルを発生させてもよく、同
様にレベル保証回路１３，１４，１５も“１”レ
ベルだけでなく、“０”レベルあるいは両レベル
を保証する回路としてもよい。
この発明の第１の発明は以上説明したとおり、
相補的な加数信号対および相補的な被加数信号対
を入力して第１の排他的論理和信号と第１の否定
排他的論理和信号を出力する第１の回路と、第１
の排他的論理和信号および第１の否定排他的論理
和信号と相補的な桁上げ入力信号対を入力として
相補的な和信号対としての第２の排他的論理和信
号と第２の否定排他的論理和信号を出力する第２
の回路と、相補的な桁上げ入力信号対をそれぞれ
第１の排他的論理和信号と第１の否定排他的論理
和信号の少なくとも１つを用いて通過および遮断
させる第１および第２のゲート回路と、これらの
第１および第２のゲート回路が遮断状態にあると
きに加数信号対および被加数信号対により桁上げ
発生信号および桁上げ抹消信号を発明する桁上げ
信号発生回路および桁上げ信号抹消回路とから構
成したので、内部において否定信号を作ることが
なく、全加算回路を高速に行うことができるとい
う効果がある。
相補的な加数信号対および相補的な被加数信号対
を入力して第１の排他的論理和信号と第１の否定
排他的論理和信号を出力する第１の回路と、第１
の排他的論理和信号および第１の否定排他的論理
和信号と相補的な桁上げ入力信号対を入力として
相補的な和信号対としての第２の排他的論理和信
号と第２の否定排他的論理和信号を出力する第２
の回路と、相補的な桁上げ入力信号対をそれぞれ
第１の排他的論理和信号と第１の否定排他的論理
和信号の少なくとも１つを用いて通過および遮断
させる第１および第２のゲート回路と、これらの
第１および第２のゲート回路が遮断状態にあると
きに加数信号対および被加数信号対により桁上げ
発生信号および桁上げ抹消信号を発明する桁上げ
信号発生回路および桁上げ信号抹消回路とから構
成したので、内部において否定信号を作ることが
なく、全加算回路を高速に行うことができるとい
う効果がある。
また、この発明の第２の発明は以上説明したと
おり、相補的な加数信号対および相補的な被加数
信号対を入力として第１の排他的論理和信号と第
１の否定排他的論理和信号を出力する第１の回路
と、この第１の回路の出力電位を保証する第１の
レベル保証回路と、第１の排他的論理和信号およ
び第１の否定排他的論理和信号と相補的な桁上げ
入力信号対を入力として相補的な和信号対として
の第２の排他的論理和信号と第２の否定排他的論
理和信号を出力する第２の回路と、この第２の回
路の出力電位を保証する第２のレベル保証回路
と、相補的な桁上げ入力信号対をそれぞれ第１の
排他的論理和信号と第１の否定排他的論理和信号
の少なくとも１つを用いて通過および遮断させる
第１および第２のゲート回路と、これらの第１お
よび第２のゲート回路が遮断状態にあるときに相
補的な加数信号対および相補的な被加数信号対に
より桁上げ発生信号および桁上げ抹消信号を発生
する桁上げ信号発生回路および桁上げ信号抹消回
路と、これらの桁上げ信号発生回路および桁上げ
信号抹消回路の出力電位を保証する第３のレベル
保証回路とから構成したので、上記第１の発生の
効果に加えて消費電力を抑えられるうえ、ノイズ
に対するマージンを大きくとれるという効果があ
る。
おり、相補的な加数信号対および相補的な被加数
信号対を入力として第１の排他的論理和信号と第
１の否定排他的論理和信号を出力する第１の回路
と、この第１の回路の出力電位を保証する第１の
レベル保証回路と、第１の排他的論理和信号およ
び第１の否定排他的論理和信号と相補的な桁上げ
入力信号対を入力として相補的な和信号対として
の第２の排他的論理和信号と第２の否定排他的論
理和信号を出力する第２の回路と、この第２の回
路の出力電位を保証する第２のレベル保証回路
と、相補的な桁上げ入力信号対をそれぞれ第１の
排他的論理和信号と第１の否定排他的論理和信号
の少なくとも１つを用いて通過および遮断させる
第１および第２のゲート回路と、これらの第１お
よび第２のゲート回路が遮断状態にあるときに相
補的な加数信号対および相補的な被加数信号対に
より桁上げ発生信号および桁上げ抹消信号を発生
する桁上げ信号発生回路および桁上げ信号抹消回
路と、これらの桁上げ信号発生回路および桁上げ
信号抹消回路の出力電位を保証する第３のレベル
保証回路とから構成したので、上記第１の発生の
効果に加えて消費電力を抑えられるうえ、ノイズ
に対するマージンを大きくとれるという効果があ
る。
第１図はこの発明の全加算回路の一実施例を示
す図、第２図は、第１図においてレベル保証回路
に入力されるＡ，，Ｂ，と出力される（第１
のXOR、第１のXNOR）の関係を示す図、第３
図は、第１図において第２回路に入力される
Cin，、（第１のXNOR、第１のXOR）と出
力される（第２のXOR、第２のXNOR）の関係
を示す図、第４図は第１図において被加数信号と
加数信号により信号線がどのような状態になるか
を示す図、第５図は従来の全加算回路を示す図で
ある。 図において、１１，１２は第１および第２の回
路、１３〜１５はレベル保証回路、１６〜１９は
反転増幅回路、２０，２１は伝達ゲート回路、２
２は桁上げ信号抹消回路、２３は桁上げ信号発生
回路である。なお、各図中の同一符号は同一また
は相当部分を示す。
す図、第２図は、第１図においてレベル保証回路
に入力されるＡ，，Ｂ，と出力される（第１
のXOR、第１のXNOR）の関係を示す図、第３
図は、第１図において第２回路に入力される
Cin，、（第１のXNOR、第１のXOR）と出
力される（第２のXOR、第２のXNOR）の関係
を示す図、第４図は第１図において被加数信号と
加数信号により信号線がどのような状態になるか
を示す図、第５図は従来の全加算回路を示す図で
ある。 図において、１１，１２は第１および第２の回
路、１３〜１５はレベル保証回路、１６〜１９は
反転増幅回路、２０，２１は伝達ゲート回路、２
２は桁上げ信号抹消回路、２３は桁上げ信号発生
回路である。なお、各図中の同一符号は同一また
は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 相補的な加数信号対および相補的な被加数信
号対を入力として第１の排他的論理和信号と第１
の否定排他的論理和信号を出力する第１の回路
と、前記第１の排他的論理和信号および前記第１
の否定排他的論理和信号と相補的な桁上げ入力信
号対を入力として相補的な和信号対としての第２
の排他的論理和信号と第２の否定排他的論理和信
号を出力する第２の回路と、前記相補的な桁上げ
入力信号対をそれぞれ前記第１の排他的論理和信
号と前記第１の否定排他的論理和信号の少なくと
も１つを用いて通過および遮断させる第１および
第２のゲート回路と、これらの第１および第２の
ゲート回路が遮断状態にあるときに前記相補的な
加数信号対および前記相補的な被加数信号対によ
り桁上げ発生信号および桁上げ抹消信号を発生す
る桁上げ信号発生回路および桁上げ信号抹消回路
とから構成したことを特徴とする全加算回路。 ２ 第１および第２の回路が、第１、第２、第
３、第４のMOS型トランジスタからなり、第１
および第２のMOS型トランジスタのソースがと
もに第１の入力端子に接続され、第３および第４
のMOS型トランジスタのソースがともに第２の
入力端子に接続され、第１および第４のMOS型
トランジスタのゲートがともに第３の入力端子に
接続され第２および第３のMOS型トランジスタ
のゲートがともに第４の入力端子に接続され、第
１および第３のMOS型トランジスタのドレイン
を否定排他的論理和の出力端子とし、第２および
第４のMOS型トランジスタのドレインを排他的
論理和の出力端子とするものであることを特徴と
する特許請求の範囲第１項記載の全加算回路。 ３ 相補的な加数信号対および相補的な被加数信
号対を入力として第１の排他的論理和信号と第１
の否定排他的論理和信号を出力する第１の回路
と、この第１の回路の出力電位を保証する第１の
レベル保証回路と、前記第１の排他的論理和信号
および前記第１の否定排他的論理和信号と相補的
な桁上げ入力信号対を入力として相補的な和信号
対としての第２の排他的論理和信号と第２の否定
排他的論理和信号を出力する第２の回路と、この
第２の回路の出力電位を保証する第２のレベル保
証回路と、前記相補的な桁上げ入力信号対をそれ
ぞれ前記第１の排他的論理和信号と前記第１の否
定排他的論理和信号の少なくとも１つを用いて通
過および遮断させる第１および第２のゲート回路
と、これらの第１および第２のゲート回路が遮断
状態にあるときに前記相補的な加数信号対および
前記相補的な被加数信号対により桁上げ発生信号
および桁上げ抹消信号を発生する桁上げ信号発生
回路および桁上げ信号抹消回路と、これらの桁上
げ信号発生回路および桁上げ信号抹消回路の出力
電位を保証する第３のレベル保証回路とから構成
したことを特徴とする全加算回路。 ４ レベル保証回路は、ソースがともに電源電位
に接続され、ゲートが他方のドレインに接続され
た２つのMOS型トランジスタからなり、ドレイ
ンをそれぞれ接続端子とするものであることを特
徴とする特許請求の範囲第３項記載の全加算回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270693A JPS63124133A (ja) | 1986-11-13 | 1986-11-13 | 全加算回路 |
| US07/113,612 US4870609A (en) | 1986-11-13 | 1987-10-26 | High speed full adder using complementary input-output signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270693A JPS63124133A (ja) | 1986-11-13 | 1986-11-13 | 全加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63124133A JPS63124133A (ja) | 1988-05-27 |
| JPH0450613B2 true JPH0450613B2 (ja) | 1992-08-14 |
Family
ID=17489640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270693A Granted JPS63124133A (ja) | 1986-11-13 | 1986-11-13 | 全加算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4870609A (ja) |
| JP (1) | JPS63124133A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148387A (en) * | 1989-02-22 | 1992-09-15 | Hitachi, Ltd. | Logic circuit and data processing apparatus using the same |
| JP2540934B2 (ja) * | 1989-03-09 | 1996-10-09 | 三菱電機株式会社 | 論理回路装置 |
| US5121352A (en) * | 1990-02-06 | 1992-06-09 | Micron Technology, Inc. | Multiplier-accumulator circuit array operable in multiple modes |
| WO1991013392A2 (en) * | 1990-02-12 | 1991-09-05 | Micron Technology, Inc. | Easily configurable fully differential fast logic circuit |
| US5162796A (en) * | 1990-07-31 | 1992-11-10 | Inmos Limited | Digital signal inversion employing cross-over switch |
| JP2784253B2 (ja) * | 1990-09-04 | 1998-08-06 | 株式会社ダイフク | 移動車の走行制御装置 |
| JPH04283829A (ja) * | 1991-03-13 | 1992-10-08 | Nec Corp | 全加算器 |
| JPH07200257A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｎｍｏｓパストランジスタ回路と加算器 |
| US5491429A (en) * | 1994-09-16 | 1996-02-13 | At&T Global Information Solutions Company | Apparatus for reducing current consumption in a CMOS inverter circuit |
| US5636157A (en) * | 1994-10-03 | 1997-06-03 | International Business Machines Corporation | Modular 64-bit integer adder |
| US5875124A (en) * | 1995-02-22 | 1999-02-23 | Texas Instruments Japan Ltd. | Full adder circuit |
| US6356112B1 (en) | 2000-03-28 | 2002-03-12 | Translogic Technology, Inc. | Exclusive or/nor circuit |
| GB2396718B (en) * | 2002-12-23 | 2005-07-13 | Arithmatica Ltd | A logic circuit and method for carry and sum generation and method of designing such a logic circuit |
| WO2004104820A2 (en) * | 2003-05-23 | 2004-12-02 | Arithmatica Limited | A sum bit generation circuit |
| US8135768B2 (en) * | 2005-03-02 | 2012-03-13 | Mtekvision Co., Ltd. | Adder with reduced capacitance |
| US10672756B2 (en) * | 2018-11-05 | 2020-06-02 | Samsung Electronics Co., Ltd. | Area and power efficient circuits for high-density standard cell libraries |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59139447A (ja) * | 1983-01-28 | 1984-08-10 | Matsushita Electric Ind Co Ltd | 全加算器 |
| US4689763A (en) * | 1985-01-04 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS full adder circuit |
| US4709346A (en) * | 1985-04-01 | 1987-11-24 | Raytheon Company | CMOS subtractor |
| US4713790A (en) * | 1985-07-31 | 1987-12-15 | Motorola, Inc. | Exclusive OR/NOR gate having cross-coupled transistors |
| JPH06170636A (ja) * | 1992-10-15 | 1994-06-21 | Osamu Fukushima | パイプ切断装置 |
-
1986
- 1986-11-13 JP JP61270693A patent/JPS63124133A/ja active Granted
-
1987
- 1987-10-26 US US07/113,612 patent/US4870609A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63124133A (ja) | 1988-05-27 |
| US4870609A (en) | 1989-09-26 |
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