JPH0221013B2 - - Google Patents
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- JPH0221013B2 JPH0221013B2 JP56120806A JP12080681A JPH0221013B2 JP H0221013 B2 JPH0221013 B2 JP H0221013B2 JP 56120806 A JP56120806 A JP 56120806A JP 12080681 A JP12080681 A JP 12080681A JP H0221013 B2 JPH0221013 B2 JP H0221013B2
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Links
- 230000005540 biological transmission Effects 0.000 claims description 18
- 230000008929 regeneration Effects 0.000 claims description 15
- 238000011069 regeneration method Methods 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 230000004913 activation Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000000644 propagated effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005513 bias potential Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3872—Precharge of output to prevent leakage
Description
【発明の詳細な説明】
本発明は桁上げ回路に関し、例えば並列２進加
算器における桁上げ信号の伝搬に用いられるチエ
ーン形リツプル桁上げ発生回路に用いられる桁上
げ回路に係る。
算器における桁上げ信号の伝搬に用いられるチエ
ーン形リツプル桁上げ発生回路に用いられる桁上
げ回路に係る。
公知のチエーン形リツプル回路発生回路は直列
接続された複数の段を持ち、各段は伝送ゲートを
用いて桁上げ信号の各段にわたる伝搬を制御する
が、このような回路は高速の桁上げ伝搬ができる
こと、回路構成が単純であること、集積回路内で
レイアウトが小型化できることなどの利点を持
つ。典型的なチエーン形桁上げ回路の各段は、入
力桁上げ信号を受信するための入力端子と、出力
桁上げ信号を出力するための出力端子と、該入力
及び出力端子の間に接続された導通路を持つ伝送
ゲートと、出力端子とVDD電源端子との間に接
続された導通チヤネルを持ちクロツクが印加され
る負荷トランジスタと、出力端子に接続され被加
数及び加数信号に応動して適切な出力桁上げ信号
を発生する桁上げ出力論理回路とを含んでいる。
接続された複数の段を持ち、各段は伝送ゲートを
用いて桁上げ信号の各段にわたる伝搬を制御する
が、このような回路は高速の桁上げ伝搬ができる
こと、回路構成が単純であること、集積回路内で
レイアウトが小型化できることなどの利点を持
つ。典型的なチエーン形桁上げ回路の各段は、入
力桁上げ信号を受信するための入力端子と、出力
桁上げ信号を出力するための出力端子と、該入力
及び出力端子の間に接続された導通路を持つ伝送
ゲートと、出力端子とVDD電源端子との間に接
続された導通チヤネルを持ちクロツクが印加され
る負荷トランジスタと、出力端子に接続され被加
数及び加数信号に応動して適切な出力桁上げ信号
を発生する桁上げ出力論理回路とを含んでいる。
桁上げ回路の各段は桁上げ伝搬路に対して直列
抵抗及び並列静電容量を与えるため、復数の段か
ら成る桁上げ回路における桁上げ信号の伝搬遅延
時間は段数とともに急速に増加する。さらに、動
的な桁上げ回路での桁上げ伝搬は、固定された動
作時間内にのみ起こるため、長い桁上げ回路を伝
搬した桁上げ信号の遅延が大きくなりすぎて、動
作時間の終了時までに十分な論理レベルにまで達
せず、減衰を生じる。従つて、動的桁上げ回路に
おける大きすぎる桁上げ信号伝搬遅延のために、
桁上げ信号減衰の問題が生じ、これによつて回路
の最小動作時間及び回路に含まれる最大の段数に
対して制限が課せられてしまう。
抵抗及び並列静電容量を与えるため、復数の段か
ら成る桁上げ回路における桁上げ信号の伝搬遅延
時間は段数とともに急速に増加する。さらに、動
的な桁上げ回路での桁上げ伝搬は、固定された動
作時間内にのみ起こるため、長い桁上げ回路を伝
搬した桁上げ信号の遅延が大きくなりすぎて、動
作時間の終了時までに十分な論理レベルにまで達
せず、減衰を生じる。従つて、動的桁上げ回路に
おける大きすぎる桁上げ信号伝搬遅延のために、
桁上げ信号減衰の問題が生じ、これによつて回路
の最小動作時間及び回路に含まれる最大の段数に
対して制限が課せられてしまう。
このようなチエーン形桁上げ回路における桁上
げ信号の減衰の問題に対する従来技術による解決
方法においては、長い桁上げ回路を短い部分に分
割し、これらの部分間にバツフアアンプを挿入し
て桁上げ信号の論理レベルを回復させている。し
かし、この方法は、各非反転バツフアアンプが桁
上げ回路内の桁上げ信号の伝搬時間に対してほぼ
ゲート２つ分の遅延を与え、バツフアアンプ自体
が桁上げ信号伝搬遅延の主たる原因になつてしま
うという点で不利である。さらに、桁上げ回路内
にバツフアアンプを付加することにより、集積回
路で用いる時により大きな面積を必要とし、集積
回路の製造コストを増加させてしまう。従つて、
チエーン形リツプル桁上げ発生回路の桁上げ信号
減衰の問題に関し、以上の欠点を克服して小さな
桁上げ伝搬遅延を実現するとともに、集積回路で
用いられる時に小さなレイアウトの可能な解決方
法が要求されている。
げ信号の減衰の問題に対する従来技術による解決
方法においては、長い桁上げ回路を短い部分に分
割し、これらの部分間にバツフアアンプを挿入し
て桁上げ信号の論理レベルを回復させている。し
かし、この方法は、各非反転バツフアアンプが桁
上げ回路内の桁上げ信号の伝搬時間に対してほぼ
ゲート２つ分の遅延を与え、バツフアアンプ自体
が桁上げ信号伝搬遅延の主たる原因になつてしま
うという点で不利である。さらに、桁上げ回路内
にバツフアアンプを付加することにより、集積回
路で用いる時により大きな面積を必要とし、集積
回路の製造コストを増加させてしまう。従つて、
チエーン形リツプル桁上げ発生回路の桁上げ信号
減衰の問題に関し、以上の欠点を克服して小さな
桁上げ伝搬遅延を実現するとともに、集積回路で
用いられる時に小さなレイアウトの可能な解決方
法が要求されている。
本発明に従えば、桁上げ回路は入力端子と出力
端子とを持つ段を複数個含み、最終段を除く各段
の出力端子が次の段の入力端子に接続されてお
り、入力及び出力端子の間に接続された導通路と
制御端子とを持つ伝送ゲート手段が各段に含まれ
ており、伝送ゲート手段は制御端子における制御
信号に応動して導通路を比較的低抵抗にし、また
再生手段が入力端子上の桁上げ信号に応動して入
力端子を第１の予め定めたレベルに制御的にセツ
トする。
端子とを持つ段を複数個含み、最終段を除く各段
の出力端子が次の段の入力端子に接続されてお
り、入力及び出力端子の間に接続された導通路と
制御端子とを持つ伝送ゲート手段が各段に含まれ
ており、伝送ゲート手段は制御端子における制御
信号に応動して導通路を比較的低抵抗にし、また
再生手段が入力端子上の桁上げ信号に応動して入
力端子を第１の予め定めたレベルに制御的にセツ
トする。
各段の各々は、出力端子に接続され第１の信号
に応動して出力端子を第１の論理状態を表わす第
２の予め定めたレベルにセツトするための負荷手
段と、出力端子に接続され第２及び第３の信号に
応動して第２及び第３の信号がともに第１の論理
状態を示すレベルにある時に第２の論理状態を示
すレベルを出力端子に発生するための第１の論理
手段と、伝送ゲート手段の制御端子に接続され第
２及び第３の信号に応動して第２及び第３の信号
がそれぞれ逆の論理状態を示すレベルにある時に
第１の論理状態を示す制御信号を発生するため第
２の論理手段を含んでおり、また再生回路は、第
１の信号と入力端子のレベルとに応動し、第１の
信号のレベルと入力端子のレベルとがともに第２
の論理状態を表わすレベルにある時に第１の論理
状態を示すレベルを発生するための第３の論理手
段と、第３の論理手段から発生する第１の論理状
態を示すレベルに応動して入力端子を第１の供給
端子に結合するスイツチングの手段とを含んでお
り、第１の供給端子は第２の論理状態を示す第１
の予め定めたレベルにおいてバイアス電位を受信
する。第１の論理手段は出力端子に対してナンド
機能を与える手段を含み、第２の論理手段は伝送
ゲート手段の制御端子に対して排他的論理和機能
を与える手段を含み、第３の論理手段はスイツチ
ング手段に対してノア機能を与える手段を含んで
いる。各段においては第２の予め定めたレベルに
おける第２のバイアス電位を受けるための第２の
供給端子が含まれており、負荷手段は第２の供給
端子と出力端子との間に接続された導通チヤネル
と第１の信号を受信するためのゲート電極とを持
つ第１の導通形式の第１のFETを含み伝送ゲー
ト手段は入力及び出力端子間に接続された導通チ
ヤネルと上記排他的論理和機能を与える手段に接
続されたゲート電極とを持つ第１の導通形式の第
２のFETを含んでおり、スイツチング手段は入
力端子と第１の供給端子との間に接続された導通
チヤネルと上記ノア機能を与える手段に接続され
たゲート電極とを持つ第１の導通形式の第３の
FETを含んでいる。
に応動して出力端子を第１の論理状態を表わす第
２の予め定めたレベルにセツトするための負荷手
段と、出力端子に接続され第２及び第３の信号に
応動して第２及び第３の信号がともに第１の論理
状態を示すレベルにある時に第２の論理状態を示
すレベルを出力端子に発生するための第１の論理
手段と、伝送ゲート手段の制御端子に接続され第
２及び第３の信号に応動して第２及び第３の信号
がそれぞれ逆の論理状態を示すレベルにある時に
第１の論理状態を示す制御信号を発生するため第
２の論理手段を含んでおり、また再生回路は、第
１の信号と入力端子のレベルとに応動し、第１の
信号のレベルと入力端子のレベルとがともに第２
の論理状態を表わすレベルにある時に第１の論理
状態を示すレベルを発生するための第３の論理手
段と、第３の論理手段から発生する第１の論理状
態を示すレベルに応動して入力端子を第１の供給
端子に結合するスイツチングの手段とを含んでお
り、第１の供給端子は第２の論理状態を示す第１
の予め定めたレベルにおいてバイアス電位を受信
する。第１の論理手段は出力端子に対してナンド
機能を与える手段を含み、第２の論理手段は伝送
ゲート手段の制御端子に対して排他的論理和機能
を与える手段を含み、第３の論理手段はスイツチ
ング手段に対してノア機能を与える手段を含んで
いる。各段においては第２の予め定めたレベルに
おける第２のバイアス電位を受けるための第２の
供給端子が含まれており、負荷手段は第２の供給
端子と出力端子との間に接続された導通チヤネル
と第１の信号を受信するためのゲート電極とを持
つ第１の導通形式の第１のFETを含み伝送ゲー
ト手段は入力及び出力端子間に接続された導通チ
ヤネルと上記排他的論理和機能を与える手段に接
続されたゲート電極とを持つ第１の導通形式の第
２のFETを含んでおり、スイツチング手段は入
力端子と第１の供給端子との間に接続された導通
チヤネルと上記ノア機能を与える手段に接続され
たゲート電極とを持つ第１の導通形式の第３の
FETを含んでいる。
本発明について以下に図面を参照しながらその
実施例について説明する。
実施例について説明する。
第１図において、金属一酸化物―半導体
（MOS）トランジスタにより実現された並列２進
加算器１０００の１部が示されておりこれは２つ
の排他的ノア１００１及び１００２と、チエーン
形リツプル桁上げ発生回路の１段１００３とを含
んでいる。桁上げ回路段１００３は、桁上げ入力
反転ビツトioを受信するための入力端子１００
４と、桁上げ出力反転ビツトputを発生するため
の出力端子１００５と、トランジスタＱ１から成
りその導通チヤネルが該入力及び出力端子間に直
列に接続されている伝送ゲートと、その導通チヤ
ネルがVDD電源端子と該出力端子との間に接続
されているクロツク印加負荷トランジスタＱ２
と、それぞれのチヤネルが該出力端子とアース端
子との間に直列に接続されている２つのトランジ
スタＱ３及びＱ４から成る桁上げ出力論理回路と
を含んでいる。
（MOS）トランジスタにより実現された並列２進
加算器１０００の１部が示されておりこれは２つ
の排他的ノア１００１及び１００２と、チエーン
形リツプル桁上げ発生回路の１段１００３とを含
んでいる。桁上げ回路段１００３は、桁上げ入力
反転ビツトioを受信するための入力端子１００
４と、桁上げ出力反転ビツトputを発生するため
の出力端子１００５と、トランジスタＱ１から成
りその導通チヤネルが該入力及び出力端子間に直
列に接続されている伝送ゲートと、その導通チヤ
ネルがVDD電源端子と該出力端子との間に接続
されているクロツク印加負荷トランジスタＱ２
と、それぞれのチヤネルが該出力端子とアース端
子との間に直列に接続されている２つのトランジ
スタＱ３及びＱ４から成る桁上げ出力論理回路と
を含んでいる。
この桁上げ回路は、負荷トランジスタＱ２のゲ
ートに印加される予備充電クロツク信号φによつ
て周期的に付勢及び消勢される。φ信号が論理
“１”レベルにある時には、桁上げ回路は動作せ
ず、トランジスタＱ２は導通状態にあつて、出力
端子１００５を実質的にVDDに引き上げている。
φ信号が論理“０”レベルにある時には、桁上げ
回路は動作状態であり、トランジスタＱ２はカツ
トオフ状態となつて出力端子をVDD電源端子か
ら分離する。
ートに印加される予備充電クロツク信号φによつ
て周期的に付勢及び消勢される。φ信号が論理
“１”レベルにある時には、桁上げ回路は動作せ
ず、トランジスタＱ２は導通状態にあつて、出力
端子１００５を実質的にVDDに引き上げている。
φ信号が論理“０”レベルにある時には、桁上げ
回路は動作状態であり、トランジスタＱ２はカツ
トオフ状態となつて出力端子をVDD電源端子か
ら分離する。
桁上げ回路が動作状態にあると、加算部は同じ
桁の被加数及び加数ビツトＡ１及びＡ２を受信す
る。ビツトＡ１及びＡ２は桁上げ出力論理回路の
トランジスタＱ３及びＱ４のゲートに印加され
る。Ａ１及びＡ２がともに論理“１”レベルであ
ると、Ｑ３及びＱ４はともに導通状態となり、出
力端子は論理“０”レベルであるアース電位とな
る。よつて桁上げ出力論理回路はビツトＡ１及び
Ａ２に対してナンド論理機能を果す。ビツトＡ１
及びＡ２は第１の排他的ノアゲート１００１にも
印加されており、このゲートは部分和ビツトを計
算してその出力節点１００７に印加する。この部
分和ビツトは、ioビツトをインバータ１００６
で反転したビツトとともに第２の排他的ノアゲー
ト１００２に印加され、この第２の半加算器が和
ビツトＳを計算する。
桁の被加数及び加数ビツトＡ１及びＡ２を受信す
る。ビツトＡ１及びＡ２は桁上げ出力論理回路の
トランジスタＱ３及びＱ４のゲートに印加され
る。Ａ１及びＡ２がともに論理“１”レベルであ
ると、Ｑ３及びＱ４はともに導通状態となり、出
力端子は論理“０”レベルであるアース電位とな
る。よつて桁上げ出力論理回路はビツトＡ１及び
Ａ２に対してナンド論理機能を果す。ビツトＡ１
及びＡ２は第１の排他的ノアゲート１００１にも
印加されており、このゲートは部分和ビツトを計
算してその出力節点１００７に印加する。この部
分和ビツトは、ioビツトをインバータ１００６
で反転したビツトとともに第２の排他的ノアゲー
ト１００２に印加され、この第２の半加算器が和
ビツトＳを計算する。
節点１００７における部分和ビツトは別のイン
バータ１００８で反転されて伝送ゲートトランジ
スタＱ１のゲートに印加される。部分和ビツトが
論理“０”レベルであると、Ｑ１は導通状態とな
り、この段の入力端子におけるioビツトがこの
段の出力端子へ通過する。従つて、ビツトＡ１及
びＡ２が相互に逆の論理状態にあると、第１の排
他的ノアゲート１００１とインバータ１００８と
の組合せによつてＱ１のゲートには論理“１”レ
ベルが印加され、ioビツトは入力から出力へ通
過する。
バータ１００８で反転されて伝送ゲートトランジ
スタＱ１のゲートに印加される。部分和ビツトが
論理“０”レベルであると、Ｑ１は導通状態とな
り、この段の入力端子におけるioビツトがこの
段の出力端子へ通過する。従つて、ビツトＡ１及
びＡ２が相互に逆の論理状態にあると、第１の排
他的ノアゲート１００１とインバータ１００８と
の組合せによつてＱ１のゲートには論理“１”レ
ベルが印加され、ioビツトは入力から出力へ通
過する。
桁上げ回路の各段を伝搬する桁上げ信号は主と
してトランジスタＱ１の導通時抵抗から成る直列
抵抗と、主としてＱ１のゲート・チヤネル間容
量、インバータ１００６の入力容量、及びＱ１の
ソース・ドレイン間、Ｑ２のソース、及びＱ３の
ドレインに付随する浮遊容量からなるアースに対
する並列静電容量とに遭遇する。各段における直
列抵抗と並列容量のために、桁上げ反転ビツトに
伝搬遅延を生じ、これは桁上げ回路の段数がふえ
るに従つて大きくなる。桁上げの伝搬は桁上げ回
路が動作中である一定の時間内にのみ行われるた
め、桁上げ反転ビツトが桁上げ回路の多くの段を
伝搬するのに必要な時間が一定の時間を越えてし
まい、桁上げ反転ビツトがこれらの段を伝搬した
後ではその完全な論理レベルを伝える前に上記一
定の時間が終了してしまう可能性がある。この結
果桁上げ反転ビツトの伝搬中の減衰を生じ、長い
桁上げ回路では桁上げ反転ビツトの桁上げ信号の
論理レベルが劣化し、これを受信する加算部で正
しく検出できない可能性がある。従つて、桁上げ
信号の伝搬遅延によつて、最小動作時間間隔と桁
上げ回路の最大段数とに制限が加えられてしま
う。
してトランジスタＱ１の導通時抵抗から成る直列
抵抗と、主としてＱ１のゲート・チヤネル間容
量、インバータ１００６の入力容量、及びＱ１の
ソース・ドレイン間、Ｑ２のソース、及びＱ３の
ドレインに付随する浮遊容量からなるアースに対
する並列静電容量とに遭遇する。各段における直
列抵抗と並列容量のために、桁上げ反転ビツトに
伝搬遅延を生じ、これは桁上げ回路の段数がふえ
るに従つて大きくなる。桁上げの伝搬は桁上げ回
路が動作中である一定の時間内にのみ行われるた
め、桁上げ反転ビツトが桁上げ回路の多くの段を
伝搬するのに必要な時間が一定の時間を越えてし
まい、桁上げ反転ビツトがこれらの段を伝搬した
後ではその完全な論理レベルを伝える前に上記一
定の時間が終了してしまう可能性がある。この結
果桁上げ反転ビツトの伝搬中の減衰を生じ、長い
桁上げ回路では桁上げ反転ビツトの桁上げ信号の
論理レベルが劣化し、これを受信する加算部で正
しく検出できない可能性がある。従つて、桁上げ
信号の伝搬遅延によつて、最小動作時間間隔と桁
上げ回路の最大段数とに制限が加えられてしま
う。
次に、第２図は、チエーン形桁上げ回路におけ
る桁上げ信号の減衰の問題に対する従来技術によ
る解決方法をブロツク図で示している。ブロツク
２００１乃至２００５は桁上げ回路におけるＮ段
を表わしており、各段は第１図に示した桁上げ回
路段１００３の構成を取つている。桁上げ回路は
３つの段グループに分割され、各グループの後に
は非反転バツフアアンプが設けられ、桁上げ信号
をその完全な論理レベルに戻すことによつて、桁
上げ信号の減衰の問題を解決している。このバツ
フアアンプは通常２つのインバータを直列接続す
る構成のため、２つの論理ゲートに相当する伝搬
遅延を発生する。この桁上げ回路全体での遅延
は、各グループでの遅延がバツフアアンプの遅延
にほぼ等しくなるよう各グループの段数を選択す
ることによつて最小化される。よつて、最適化さ
れた回路のバツフアアンプは桁上げ回路の遅延の
ほぼ半分を発生することになる。
る桁上げ信号の減衰の問題に対する従来技術によ
る解決方法をブロツク図で示している。ブロツク
２００１乃至２００５は桁上げ回路におけるＮ段
を表わしており、各段は第１図に示した桁上げ回
路段１００３の構成を取つている。桁上げ回路は
３つの段グループに分割され、各グループの後に
は非反転バツフアアンプが設けられ、桁上げ信号
をその完全な論理レベルに戻すことによつて、桁
上げ信号の減衰の問題を解決している。このバツ
フアアンプは通常２つのインバータを直列接続す
る構成のため、２つの論理ゲートに相当する伝搬
遅延を発生する。この桁上げ回路全体での遅延
は、各グループでの遅延がバツフアアンプの遅延
にほぼ等しくなるよう各グループの段数を選択す
ることによつて最小化される。よつて、最適化さ
れた回路のバツフアアンプは桁上げ回路の遅延の
ほぼ半分を発生することになる。
さらに、バツフアアンプは集積回路上の面積も
増加させる。この増加はバツフアアンプ自体の余
分な回路素子の面積のみならず、同一の段からな
る桁上げ回路の簡単さが失われることによる増加
も大きい。
増加させる。この増加はバツフアアンプ自体の余
分な回路素子の面積のみならず、同一の段からな
る桁上げ回路の簡単さが失われることによる増加
も大きい。
次に第３図は、改善された桁上げ回路の１段３
００１を含む並列加算器の一部３０００の回路図
を示している。第１図と第３図で同等の参照記号
は対応する素子を示している。加算器部はデプレ
シヨンモードの負荷トランジスタを用いたｎチヤ
ネルMOS技術によつて実現されている。排他的
ノアゲート１００１及び１００２はインバータ１
００８とともに公知の構成をとつている。この桁
上げ回路の改善点は、ioビツトの論理“０”レ
ベルをこの場合アースレベルである完全な値にす
るために、トランジスタＱ１０，Ｑ１１，Ｑ１
２，及びＱ１３から成る再生回路を各段に付加し
たことである。各段の入力端子は、桁上げ回路が
動作状態になる前に直前の段の負荷トランジスタ
によつて実質的にVDDに等しい値に予備充電さ
れるために、io信号の論理“１”レベルに関し
ては再生を必要としない。
００１を含む並列加算器の一部３０００の回路図
を示している。第１図と第３図で同等の参照記号
は対応する素子を示している。加算器部はデプレ
シヨンモードの負荷トランジスタを用いたｎチヤ
ネルMOS技術によつて実現されている。排他的
ノアゲート１００１及び１００２はインバータ１
００８とともに公知の構成をとつている。この桁
上げ回路の改善点は、ioビツトの論理“０”レ
ベルをこの場合アースレベルである完全な値にす
るために、トランジスタＱ１０，Ｑ１１，Ｑ１
２，及びＱ１３から成る再生回路を各段に付加し
たことである。各段の入力端子は、桁上げ回路が
動作状態になる前に直前の段の負荷トランジスタ
によつて実質的にVDDに等しい値に予備充電さ
れるために、io信号の論理“１”レベルに関し
ては再生を必要としない。
再生回路は、トランジスタＱ１０，Ｑ１１及び
Ｑ１３から成るノアゲートを含み、φ及びio信
号を受信して節点Ａ及びＱ１２のゲートにおいて
ノア論理機能を果す。このノアゲートはioビツ
トを反転して第２の排他的ノアゲート１００２へ
印加する働きもする。桁上げ回路が動作状態でな
く、φが論理“１”レベルにあると、Ｑ１１が導
通状態となり節点Ａをアースレベルにするととも
に、Ｑ１２を非導通状態にする。桁上げ回路が動
作状態になつてφが論理“０”レベルになり、ま
たioが論理“１”レベルにあると、Ｑ１１はそ
の非導通状態となるが、Ｑ１０は導通状態とな
る。この条件のもとでは、節点Ａは実質的にアー
スレベルのままであり、Ｑ１２は非導通のままと
なる。しかし、桁上げ回路が動作状態である時
に、ioが充分低レベルになると、Ｑ１０のコン
ダクタンスが減少しＱ１３は節点Ａを高いレベル
に引き上げ、Ｑ１２はその導通状態となる。これ
により入力端子１００４はＱ１２によつて論理
“０”レベルの最下限である実質的なアースレベ
ルにまで引き下げられる。よつて、入力端子の信
号レベルが、ノアゲートの論理“０”スイツチン
グしきい値レベルよりも小さくなると、再生回路
は信号レベルを実質的なアースレベルに引き下げ
る。このノアゲートの論理“０”スイツチングし
きい値は、トランジスタＱ１３及びＱ１０の相互
コンダクタンスβの比によつて決定され、この値
は、論理“０”状態に対して望ましいしきい値レ
ベルを与えるよう調整することができる。
Ｑ１３から成るノアゲートを含み、φ及びio信
号を受信して節点Ａ及びＱ１２のゲートにおいて
ノア論理機能を果す。このノアゲートはioビツ
トを反転して第２の排他的ノアゲート１００２へ
印加する働きもする。桁上げ回路が動作状態でな
く、φが論理“１”レベルにあると、Ｑ１１が導
通状態となり節点Ａをアースレベルにするととも
に、Ｑ１２を非導通状態にする。桁上げ回路が動
作状態になつてφが論理“０”レベルになり、ま
たioが論理“１”レベルにあると、Ｑ１１はそ
の非導通状態となるが、Ｑ１０は導通状態とな
る。この条件のもとでは、節点Ａは実質的にアー
スレベルのままであり、Ｑ１２は非導通のままと
なる。しかし、桁上げ回路が動作状態である時
に、ioが充分低レベルになると、Ｑ１０のコン
ダクタンスが減少しＱ１３は節点Ａを高いレベル
に引き上げ、Ｑ１２はその導通状態となる。これ
により入力端子１００４はＱ１２によつて論理
“０”レベルの最下限である実質的なアースレベ
ルにまで引き下げられる。よつて、入力端子の信
号レベルが、ノアゲートの論理“０”スイツチン
グしきい値レベルよりも小さくなると、再生回路
は信号レベルを実質的なアースレベルに引き下げ
る。このノアゲートの論理“０”スイツチングし
きい値は、トランジスタＱ１３及びＱ１０の相互
コンダクタンスβの比によつて決定され、この値
は、論理“０”状態に対して望ましいしきい値レ
ベルを与えるよう調整することができる。
この再生回路は、桁上げ伝搬路に論理ゲートを
挿入することなく各段内で桁上げ信号を再生させ
る。遅延は、再生回路を接続したことによる入力
端子の静電容量の増加分だけ増加しているにすぎ
ない。従つて、桁上げ信号を再生するのにバツフ
アアンプを使用している回路より早い桁上げ伝搬
が達成される。
挿入することなく各段内で桁上げ信号を再生させ
る。遅延は、再生回路を接続したことによる入力
端子の静電容量の増加分だけ増加しているにすぎ
ない。従つて、桁上げ信号を再生するのにバツフ
アアンプを使用している回路より早い桁上げ伝搬
が達成される。
本発明の望ましい実施例では、同一の形の段を
持つ桁上げ回路の単純さによつて得られるレイア
ウト上の利点を得るために、桁上げ回路の各段に
再生回路が含まれている。しかし、多くの場合、
桁上げ信号の減衰の問題を解決するためにすべて
の段に桁上げ信号再生回路を設ける必要はなく、
桁上げ回路内の素子の数をへらすために減衰を一
定値以下に保つのに必要な数の段にのみ再生回路
を設ければ良い場合もある。通常、すべての段に
再生回路を設けるために必要とする面積は、同一
の段を持つ桁上げ回路の利点によつて節約される
ことが多い。
持つ桁上げ回路の単純さによつて得られるレイア
ウト上の利点を得るために、桁上げ回路の各段に
再生回路が含まれている。しかし、多くの場合、
桁上げ信号の減衰の問題を解決するためにすべて
の段に桁上げ信号再生回路を設ける必要はなく、
桁上げ回路内の素子の数をへらすために減衰を一
定値以下に保つのに必要な数の段にのみ再生回路
を設ければ良い場合もある。通常、すべての段に
再生回路を設けるために必要とする面積は、同一
の段を持つ桁上げ回路の利点によつて節約される
ことが多い。
場合によつては、桁上げ回路の各段に１つ以上
の伝送ゲートを設け、各伝送ゲートを桁上げ回路
の入力及び出力端子の間で直列接続することが望
しいこともある。
の伝送ゲートを設け、各伝送ゲートを桁上げ回路
の入力及び出力端子の間で直列接続することが望
しいこともある。
本発明の望ましい実施例では、桁上げ回路によ
つて伝搬される桁上げ信号は桁上げ反転ビツト
であるが、論理回路設計の業者にとつては、本発
明を修正して、伝搬される桁上げ信号を桁上げビ
ツトにすることは容量である。この場合には、再
生回路は劣化した論理“１”レベルをVDD電位
にまで再生するよう修正される。
つて伝搬される桁上げ信号は桁上げ反転ビツト
であるが、論理回路設計の業者にとつては、本発
明を修正して、伝搬される桁上げ信号を桁上げビ
ツトにすることは容量である。この場合には、再
生回路は劣化した論理“１”レベルをVDD電位
にまで再生するよう修正される。
当業者に取つては、上記及び他の修正及び変形
は容易であることは明らかである。例えば、回路
は、Ｐチヤネル金属―酸化物―半導体（PMOS）
技術やコンプリメンタリ・金属―酸化物―半導体
（CMOS）技術のような他の電界効果トランジス
タ技術によつても実現することができる。
は容易であることは明らかである。例えば、回路
は、Ｐチヤネル金属―酸化物―半導体（PMOS）
技術やコンプリメンタリ・金属―酸化物―半導体
（CMOS）技術のような他の電界効果トランジス
タ技術によつても実現することができる。
第１図は、チエーン形リツプル桁上げ発生回路
の１段を含む典型的な公知の並列２進加算器の一
部を示す回路図であり、第２図は桁上げ信号の論
理レベルを回復するためにバツフアアンプを用い
た公知のチエーン形桁上げ回路を示すブロツク図
であり、第３図は本発明を実現するチエーン形リ
ツプル桁上げ発生回路の１段を含む並列２進加算
器の一部を示す回路図である。 主要部分の符号の説明、入力端子…第３図の入
力端子１００４、出力端子…第３図の出力端子１
００５、段…第３図の段３００１、伝送ゲート手
段…第３図のトランジスタＱ１、再生手段…第３
図のトランジスタＱ１０，Ｑ１１，Ｑ１２，Ｑ１
３、第１の信号…第３図の信号φ、負荷手段…第
３図のトランジスタＱ２、第２の信号…第３図の
信号Ａ１、第３の信号…第３図の信号Ａ２、第１
の論理手段…第３図のトランジスタＱ３，Ｑ４、
第２の論理手段…第３図のゲート１００１及びイ
ンバータ１００８、第３の論理手段…第３図のト
ランジスタＱ１０，Ｑ１１、スイツチング手段…
第３図のトランジスタＱ１２、第１の供給端子…
第３図のアース端子、ナンド機能を与える手段…
第３図のトランジスタＱ３，Ｑ４、排他的論理和
機能を与える手段…第３図のゲート１００１及び
インバータ１００８、ノア機能を与える手段…第
３図のトランジスタＱ１０，Ｑ１１、第２の供給
端子…第３図のVDD端子、第１のFET…第３図
のトランジスタＱ２、第２のFET…第３図のト
ランジスタＱ１、第３のFET…第３図のトラン
ジスタＱ１２。
の１段を含む典型的な公知の並列２進加算器の一
部を示す回路図であり、第２図は桁上げ信号の論
理レベルを回復するためにバツフアアンプを用い
た公知のチエーン形桁上げ回路を示すブロツク図
であり、第３図は本発明を実現するチエーン形リ
ツプル桁上げ発生回路の１段を含む並列２進加算
器の一部を示す回路図である。 主要部分の符号の説明、入力端子…第３図の入
力端子１００４、出力端子…第３図の出力端子１
００５、段…第３図の段３００１、伝送ゲート手
段…第３図のトランジスタＱ１、再生手段…第３
図のトランジスタＱ１０，Ｑ１１，Ｑ１２，Ｑ１
３、第１の信号…第３図の信号φ、負荷手段…第
３図のトランジスタＱ２、第２の信号…第３図の
信号Ａ１、第３の信号…第３図の信号Ａ２、第１
の論理手段…第３図のトランジスタＱ３，Ｑ４、
第２の論理手段…第３図のゲート１００１及びイ
ンバータ１００８、第３の論理手段…第３図のト
ランジスタＱ１０，Ｑ１１、スイツチング手段…
第３図のトランジスタＱ１２、第１の供給端子…
第３図のアース端子、ナンド機能を与える手段…
第３図のトランジスタＱ３，Ｑ４、排他的論理和
機能を与える手段…第３図のゲート１００１及び
インバータ１００８、ノア機能を与える手段…第
３図のトランジスタＱ１０，Ｑ１１、第２の供給
端子…第３図のVDD端子、第１のFET…第３図
のトランジスタＱ２、第２のFET…第３図のト
ランジスタＱ１、第３のFET…第３図のトラン
ジスタＱ１２。
Claims (1)
- 【特許請求の範囲】 １ 入力端子１００４と出力端子１００５とをそ
の各々が有する複数の段であつて、最終段を除く
各段の出力端子が次段の入力端子へ結合されてい
るものである複数の段； 第１と第２の信号Ａ１，Ａ２を夫々が受信する
第１と第２の端子； 第１の所定レベルでの電位を受信する第３の端
子； クロツク信号φを受信するクロツク端子； 該出力端子に結合され該クロツク信号に応答し
て該出力端子を第２の所定レベルに制御可能に設
定する負荷手段Ｑ２； 該入力と出力端子との間に直列に結合された導
通路と制御電極とを有する伝送ゲート手段であつ
て、該制御電極に印加された制御信号に応答して
該導通路間に低抵抗を提供する伝送ゲート手段Ｑ
１； 該出力端子に結合され、該第１と第２の信号に
応答して該出力端子に桁上げ信号を提供する第１
の論理手段Ｑ３，Ｑ４； 該伝送ゲート手段の制御電極に結合され該第１
と第２の信号に応答して該制御信号を提供する第
２の論理手段１００１，１００８、及び 該入力端子での桁上げ信号CINに応答して該ク
ロツク信号のないとき、作動信号Ａを発生する第
３の論理手段Ｑ１０，Ｑ１１，Ｑ１３と該入力端
子に結合され該作動信号に応答して該入力端子を
該第３の端子へ結合するスイツチング手段Ｑ１２
とを含む再生回路とからなる桁上げ回路。 ２ 特許請求の範囲第１項に記載の桁上げ回路に
おいて、 各段にあつて該第１の論理手段Ｑ３，Ｑ４は該
出力端子にナンド機能を提供する手段を含み、そ
して該第２の論理手段は１００１，１００８は該
伝送ゲート手段Ｑ１の制御電極に排他的論理和機
能を提供する手段を含み、 該再生手段にあつて該第３の論理手段Ｑ１０，
Ｑ１１，Ｑ１３は該スイツチ手段にノア機能を提
供する手段を含んでいる桁上げ回路。 ３ 特許請求の範囲第２項に記載の桁上げ回路に
おいて、 各段にあつて該第２の所定のレベル（VDDの電
位を受信する第４の端子が設けられており、該負
荷手段が該第４の端子と該出力端子１００５との
間に直列に結合された導通チヤネルと該クロツク
端子に結合されたゲート電極とを有する第１の電
界効果トランジスタＱ２を含み、該伝送ゲート手
段は該入力と出力端子１００４，１００５との間
の導通チヤネルと該排他的論理和機能を提供する
手段１００８とに結合されたゲート電極とを有す
る第２の電界効果トランジスタＱ１を含んでお
り、該再生手段にあつて該スイツチ手段は該入力
端子１００４と該第３の端子との間に結合された
導通チヤネルと該ノア機能を提供する手段Ｑ１
０，Ｑ１１，Ｑ１３に結合されたゲート電極とを
有する第３の電界効果トランジスタを含むもので
ある桁上げ回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/175,056 US4357675A (en) | 1980-08-04 | 1980-08-04 | Ripple-carry generating circuit with carry regeneration |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5752945A JPS5752945A (en) | 1982-03-29 |
| JPH0221013B2 true JPH0221013B2 (ja) | 1990-05-11 |
Family
ID=22638673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56120806A Granted JPS5752945A (en) | 1980-08-04 | 1981-08-03 | Carry circuit |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4357675A (ja) |
| JP (1) | JPS5752945A (ja) |
| CA (1) | CA1167936A (ja) |
| DE (1) | DE3130330A1 (ja) |
| FR (1) | FR2488006B1 (ja) |
| GB (1) | GB2081945B (ja) |
| NL (1) | NL8103665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108515U (ja) * | 1990-02-23 | 1991-11-07 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4523292A (en) * | 1982-09-30 | 1985-06-11 | Rca Corporation | Complementary FET ripple carry binary adder circuit |
| US4536855A (en) * | 1982-12-23 | 1985-08-20 | International Telephone And Telegraph Corporation | Impedance restoration for fast carry propagation |
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| US4758974A (en) * | 1985-01-29 | 1988-07-19 | American Telephone And Telegraph Company, At&T Bell Laboratories | Most significant digit location |
| FR2583182B1 (fr) * | 1985-06-11 | 1987-08-07 | Efcis | Additionneur a propagation de retenue avec precharge |
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| US4709226A (en) * | 1985-07-15 | 1987-11-24 | Rca Corporation | Circuitry for complementing binary numbers |
| US4739503A (en) * | 1986-04-21 | 1988-04-19 | Rca Corporation | Carry/borrow propagate adder/subtractor |
| JPH0793001B2 (ja) * | 1987-07-17 | 1995-10-09 | 三菱電機株式会社 | ダイナミツクｒａｍ |
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| JP3110221B2 (ja) * | 1993-10-04 | 2000-11-20 | 株式会社東芝 | 全加算器回路 |
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- 1981-07-29 CA CA000382753A patent/CA1167936A/en not_active Expired
- 1981-07-30 FR FR8114859A patent/FR2488006B1/fr not_active Expired
- 1981-07-31 DE DE19813130330 patent/DE3130330A1/de not_active Withdrawn
- 1981-08-03 JP JP56120806A patent/JPS5752945A/ja active Granted
- 1981-08-03 GB GB8123739A patent/GB2081945B/en not_active Expired
- 1981-08-03 NL NL8103665A patent/NL8103665A/nl not_active Application Discontinuation
Patent Citations (1)
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Also Published As
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|---|---|
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| US4357675A (en) | 1982-11-02 |
| DE3130330A1 (de) | 1982-04-15 |
| GB2081945A (en) | 1982-02-24 |
| NL8103665A (nl) | 1982-03-01 |
| FR2488006A1 (fr) | 1982-02-05 |
| JPS5752945A (en) | 1982-03-29 |
| GB2081945B (en) | 1984-06-27 |
| FR2488006B1 (fr) | 1988-07-22 |
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