JP2599689B2 - キャリ伝達装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、高スピード用キャリ伝
達装置に関し、特に、トランジスタの使用数を減らして
チップのレイアウト面積を減らし、論理回路の設計時間
を短縮できるようなキャリ伝達装置に関するものであ
る。
達装置に関し、特に、トランジスタの使用数を減らして
チップのレイアウト面積を減らし、論理回路の設計時間
を短縮できるようなキャリ伝達装置に関するものであ
る。
【０００２】
【従来の技術】多ビット信号の加減算を行なう場合、こ
の多ビット信号を所定数ビット単位でグループに分割
し、各グループ単位でキャリ（桁上げ）が存在するか否
かを判定して次段のグループへキャリ信号を伝達するキ
ャリ伝達装置が従来から知られており、高速加減算を行
なうために広く用いられている。図２は、従来のキャリ
伝達装置の構成を示した回路図である。
の多ビット信号を所定数ビット単位でグループに分割
し、各グループ単位でキャリ（桁上げ）が存在するか否
かを判定して次段のグループへキャリ信号を伝達するキ
ャリ伝達装置が従来から知られており、高速加減算を行
なうために広く用いられている。図２は、従来のキャリ
伝達装置の構成を示した回路図である。
【０００３】従来、キャリ伝達装置においては、図２に
示すように、第１群１０から第４群４０と、各インバー
タＩ１〜Ｉ６と、各ＮＭＯＳトランジスタＭＮ１，ＭＮ
２と、を備えていた。さらに、第１群１０の入力端子Ｓ
４ｂにＮＭＯＳトランジスタＭＮ１３，ＭＮ１４のゲー
ト側と排他的ＮＯＲゲートＥＸＲ１１の入力端子が接続
されるとともに、インバータＩ１１が接続され、そのイ
ンバータＩ１１の出力側にＮＭＯＳトランジスタＭＮ１
１，ＭＮ１２のゲートが接続されていた。
示すように、第１群１０から第４群４０と、各インバー
タＩ１〜Ｉ６と、各ＮＭＯＳトランジスタＭＮ１，ＭＮ
２と、を備えていた。さらに、第１群１０の入力端子Ｓ
４ｂにＮＭＯＳトランジスタＭＮ１３，ＭＮ１４のゲー
ト側と排他的ＮＯＲゲートＥＸＲ１１の入力端子が接続
されるとともに、インバータＩ１１が接続され、そのイ
ンバータＩ１１の出力側にＮＭＯＳトランジスタＭＮ１
１，ＭＮ１２のゲートが接続されていた。
【０００４】また、第１群１０の入力端子Ｃ４ｂには、
ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４のドレイン側
が各々接続され、電源電圧ＶDDの出力側にインバータＩ
１２が接続され、そのインバータＩ１２の出力側にＮＭ
ＯＳトランジスタＭＮ１５のドレイン側が接続され、そ
のＮＭＯＳトランジスタＭＮ１５のソース側に排他的Ｎ
ＯＲゲートＥＸＲ１１の入力端子が接続されていた。
ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４のドレイン側
が各々接続され、電源電圧ＶDDの出力側にインバータＩ
１２が接続され、そのインバータＩ１２の出力側にＮＭ
ＯＳトランジスタＭＮ１５のドレイン側が接続され、そ
のＮＭＯＳトランジスタＭＮ１５のソース側に排他的Ｎ
ＯＲゲートＥＸＲ１１の入力端子が接続されていた。
【０００５】さらに、第１群１０の接地端子ＧＮＤに
は、インバータＩ１３が接続され、そのインバータＩ１
３の出力側にＮＭＯＳトランジスタＭＮ１６のドレイン
側が接続され、そのＮＭＯＳトランジスタＭＮ１６のソ
ース側に排他的ＮＯＲゲートＥＸＲ１１の入力端子が接
続されていた。そして、ＮＭＯＳトランジスタＭＮ１
１，ＭＮ１３のソース側が共通接続され、ＮＭＯＳトラ
ンジスタＭＮ１２，ＭＮ１４のソース側が共通接続され
て第１群１０が構成されていた。
は、インバータＩ１３が接続され、そのインバータＩ１
３の出力側にＮＭＯＳトランジスタＭＮ１６のドレイン
側が接続され、そのＮＭＯＳトランジスタＭＮ１６のソ
ース側に排他的ＮＯＲゲートＥＸＲ１１の入力端子が接
続されていた。そして、ＮＭＯＳトランジスタＭＮ１
１，ＭＮ１３のソース側が共通接続され、ＮＭＯＳトラ
ンジスタＭＮ１２，ＭＮ１４のソース側が共通接続され
て第１群１０が構成されていた。
【０００６】このような方法で、各入力端子Ｓ５ｂ〜Ｓ
７ｂ，Ｃ５ｂ〜Ｃ７ｂに、各トランジスタＭＮ２１〜Ｍ
Ｎ２６，ＭＮ３１〜ＭＮ３６，ＭＮ４１〜ＭＮ４６と、
各インバータＩ２１〜Ｉ２３，Ｉ３１〜Ｉ３３，Ｉ４１
〜Ｉ４３と、各排他的ＮＯＲゲートＥＸＲ２１〜ＥＸＲ
４１とが接続されて構成されていた。
７ｂ，Ｃ５ｂ〜Ｃ７ｂに、各トランジスタＭＮ２１〜Ｍ
Ｎ２６，ＭＮ３１〜ＭＮ３６，ＭＮ４１〜ＭＮ４６と、
各インバータＩ２１〜Ｉ２３，Ｉ３１〜Ｉ３３，Ｉ４１
〜Ｉ４３と、各排他的ＮＯＲゲートＥＸＲ２１〜ＥＸＲ
４１とが接続されて構成されていた。
【０００７】そして、キャリ信号Ｃ１の入力端子には、
各インバータＩ１，Ｉ２が直列に接続され、そのインバ
ータＩ１の出力側に各群１０〜４０のＮＭＯＳトランジ
スタＭＮ１６，ＭＮ２６，ＭＮ３６，ＭＮ４６とＮＭＯ
ＳトランジスタＭＮ２のゲート側とが各々接続され、電
源電圧ＶDDの入力側にＮＭＯＳトランジスタＭＮ１１の
ドレイン側が接続されていた。
各インバータＩ１，Ｉ２が直列に接続され、そのインバ
ータＩ１の出力側に各群１０〜４０のＮＭＯＳトランジ
スタＭＮ１６，ＭＮ２６，ＭＮ３６，ＭＮ４６とＮＭＯ
ＳトランジスタＭＮ２のゲート側とが各々接続され、電
源電圧ＶDDの入力側にＮＭＯＳトランジスタＭＮ１１の
ドレイン側が接続されていた。
【０００８】さらに、第１群１０のＮＭＯＳトランジス
タＭＮ１１のドレイン側には第２群２０から第４群４０
のＮＭＯＳトランジスタＭＮ２１，ＭＮ３１，ＭＮ４１
のソース側が接続され、その第４群４０のＮＭＯＳトラ
ンジスタＭＮ４１のドレイン側にはインバータＩ３，Ｉ
４が直列に接続されて、インバータＩ４の出力側にはＮ
ＭＯＳトランジスタＭＮ１のドレイン側が接続されてい
た。接地端子ＧＮＤにはＮＭＯＳトランジスタＭＮ１２
のドレイン側が接続され、そのＮＭＯＳトランジスタＭ
Ｎ１２のソース側には第２群２０〜第４群４０のＮＭＯ
ＳトランジスタＭＮ２２，ＭＮ３２，ＭＮ４２のドレイ
ン側が各々接続されていた。
タＭＮ１１のドレイン側には第２群２０から第４群４０
のＮＭＯＳトランジスタＭＮ２１，ＭＮ３１，ＭＮ４１
のソース側が接続され、その第４群４０のＮＭＯＳトラ
ンジスタＭＮ４１のドレイン側にはインバータＩ３，Ｉ
４が直列に接続されて、インバータＩ４の出力側にはＮ
ＭＯＳトランジスタＭＮ１のドレイン側が接続されてい
た。接地端子ＧＮＤにはＮＭＯＳトランジスタＭＮ１２
のドレイン側が接続され、そのＮＭＯＳトランジスタＭ
Ｎ１２のソース側には第２群２０〜第４群４０のＮＭＯ
ＳトランジスタＭＮ２２，ＭＮ３２，ＭＮ４２のドレイ
ン側が各々接続されていた。
【０００９】また、ＮＭＯＳトランジスタＭＮ４２のソ
ース側にはインバータＩ５，Ｉ６が直列に接続され、そ
のインバータＩ６の出力側にＮＭＯＳトランジスタＭＮ
２のドレイン側が接続され、ＮＭＯＳトランジスタＭＮ
１，ＭＮ２のソース側は共通に接続され、その接続点は
キャリ信号Ｃ２の出力端子に接続されていた。
ース側にはインバータＩ５，Ｉ６が直列に接続され、そ
のインバータＩ６の出力側にＮＭＯＳトランジスタＭＮ
２のドレイン側が接続され、ＮＭＯＳトランジスタＭＮ
１，ＭＮ２のソース側は共通に接続され、その接続点は
キャリ信号Ｃ２の出力端子に接続されていた。
【００１０】そして、このように構成された従来のキャ
リ伝達装置の作用においては、キャリ信号Ｃ１が低電位
状態で入力すると、インバータＩ１により高電位信号が
出力され、その高電位信号はインバータＩ２により低電
位に反転される。次いで、その低電位信号により第１群
１０のＮＭＯＳトランジスタＭＮ１５はターンオフさ
れ、ＮＭＯＳトランジスタＭＮ１６がターンオンして、
第１群１０の各ＮＭＯＳトランジスタＭＮ１２，ＭＮ１
４，ＭＮ１６がターンオンされる。
リ伝達装置の作用においては、キャリ信号Ｃ１が低電位
状態で入力すると、インバータＩ１により高電位信号が
出力され、その高電位信号はインバータＩ２により低電
位に反転される。次いで、その低電位信号により第１群
１０のＮＭＯＳトランジスタＭＮ１５はターンオフさ
れ、ＮＭＯＳトランジスタＭＮ１６がターンオンして、
第１群１０の各ＮＭＯＳトランジスタＭＮ１２，ＭＮ１
４，ＭＮ１６がターンオンされる。
【００１１】一方、キャリ信号Ｃ１が高電位状態に入力
すると、インバータＩ１により低電位信号が出力され、
その低電位信号はインバータＩ２により高電位状態に反
転される。次いで、その高電位信号により第１群１０の
ＮＭＯＳトランジスタＭＮ１５はターンオンされ、ＮＭ
ＯＳトランジスタＭＮ１６がターンオフして、ＮＭＯＳ
トランジスタＭＮ１１，ＭＮ１３，ＭＮ１５がターンオ
ンされる。
すると、インバータＩ１により低電位信号が出力され、
その低電位信号はインバータＩ２により高電位状態に反
転される。次いで、その高電位信号により第１群１０の
ＮＭＯＳトランジスタＭＮ１５はターンオンされ、ＮＭ
ＯＳトランジスタＭＮ１６がターンオフして、ＮＭＯＳ
トランジスタＭＮ１１，ＭＮ１３，ＭＮ１５がターンオ
ンされる。
【００１２】このような動作過程により、入力信号Ｓ４
ｂ，Ｓ５ｂ，Ｓ６ｂ，Ｓ７ｂと入力するキャリ信号Ｃ１
とが合算されて最終信号Ｓ４，Ｓ５，Ｓ６，Ｓ７に出力
される。この場合、入力信号Ｃ４ｂ，Ｃ５ｂ，Ｃ６ｂ，
Ｃ７ｂがすべて高電位状態であると、それら入力信号Ｃ
４ｂ，Ｃ５ｂ，Ｃ６ｂ，Ｃ７ｂはキャリ信号Ｃ２に出力
される。また、入力信号Ｃ４ｂ，Ｃ５ｂ，Ｃ６ｂ，Ｃ７
ｂが低電位状態で、入力信号Ｓ４ｂ，Ｓ５ｂ，Ｓ６ｂ，
Ｓ７ｂが低電位状態であると、キャリ信号Ｃ１は次の段
に伝達されず、キャリ信号Ｃ２が低電位状態で出力され
る。入力信号Ｃ４ｂ，Ｃ５ｂ，Ｃ６ｂ，Ｃ７ｂが低電位
状態で、入力信号Ｓ４ｂ，Ｓ５ｂ，Ｓ６ｂ，Ｓ７ｂが高
電位状態であると、キャリ信号Ｃ１は次の段に伝達され
て、キャリ信号Ｃ２に出力される。
ｂ，Ｓ５ｂ，Ｓ６ｂ，Ｓ７ｂと入力するキャリ信号Ｃ１
とが合算されて最終信号Ｓ４，Ｓ５，Ｓ６，Ｓ７に出力
される。この場合、入力信号Ｃ４ｂ，Ｃ５ｂ，Ｃ６ｂ，
Ｃ７ｂがすべて高電位状態であると、それら入力信号Ｃ
４ｂ，Ｃ５ｂ，Ｃ６ｂ，Ｃ７ｂはキャリ信号Ｃ２に出力
される。また、入力信号Ｃ４ｂ，Ｃ５ｂ，Ｃ６ｂ，Ｃ７
ｂが低電位状態で、入力信号Ｓ４ｂ，Ｓ５ｂ，Ｓ６ｂ，
Ｓ７ｂが低電位状態であると、キャリ信号Ｃ１は次の段
に伝達されず、キャリ信号Ｃ２が低電位状態で出力され
る。入力信号Ｃ４ｂ，Ｃ５ｂ，Ｃ６ｂ，Ｃ７ｂが低電位
状態で、入力信号Ｓ４ｂ，Ｓ５ｂ，Ｓ６ｂ，Ｓ７ｂが高
電位状態であると、キャリ信号Ｃ１は次の段に伝達され
て、キャリ信号Ｃ２に出力される。
【００１３】この図２に示す構成において、上述のよう
に、入力信号Ｓ４ｂ〜Ｓ７ｂは、それぞれ対応の全加算
器のサム信号を示し、入力信号Ｃ４ｂ〜Ｃ７ｂは、対応
の全加算器のキャリ信号を示す。出力信号Ｓ４〜Ｓ７が
最終のサム出力信号となる。入力信号Ｓ４ｂ〜Ｓ７ｂが
すべて低電位レベルのときに、ＮＭＯＳトランジスタＭ
Ｎ１１およびＭＮ１２が導通し、電源電位ＶＤＤおよび
接地電位ＧＮＤが伝達され、キャリ入力信号Ｃ１に従っ
てＮＭＯＳトランジスタＭＮ１およびＭＮ２が選択的に
ターンオンされる。すなわち、次段のグループへキャリ
信号が伝達されるか否かが、キャリ入力信号Ｃ１により
決定される場合は、この全加算器からのサム信号がすべ
て“１”の場合である（この場合にはキャリ信号は各全
加算器からは出力されない）。したがって、信号Ｓ４ｂ
〜Ｓ７ｂが低電位の場合には対応の全加算器のサム信号
が“１”の状態を示している。キャリ入力信号Ｃ１が低
電位レベルのときには、ＥＸＯＲ回路ＥＸＲ１１が、バ
ッファ回路として動作し、入力信号Ｓ４ｂ〜Ｓ７ｂを出
力信号Ｓ４〜Ｓ７として出力する。一方、キャリ入力信
号Ｃ１が高電位レベルの場合には、ＥＸＯＲ回路ＥＸＲ
１１が、インバータとして動作し、入力信号Ｓ４ｂ〜Ｓ
７ｂを反転して出力信号Ｓ４ないしＳ７を出力する。入
力信号Ｓ４ｂ〜Ｓ７ｂが対応の全加算器の出力するサム
信号の論理反転信号であるため、キャリが存在する場合
に、キャリ入力信号Ｃ１が“０”の低電位レベルとな
り、入力信号Ｓ４ｂ〜Ｓ７ｂが出力信号Ｓ４〜Ｓ７とし
て出力される。一方、キャリが存在しない場合には、キ
ャリ入力信号Ｃ１が高電位レベルとなり、入力信号Ｓ４
ｂ〜Ｓ７ｂが反転されて出力信号Ｓ４〜Ｓ７が出力され
る。すなわち、この図２に示す構成においては、キャリ
が存在する場合には、そのキャリ信号は低電位レベルの
“０”となり、一方、キャリが存在する場合には、キャ
リ信号は、高電位レベルの“１”となる。すなわち、こ
の図２に示す構成においては、４個の入力信号（サム信
号）Ｓ４ｂ〜Ｓ７ｂおよび４個の第２の入力信号（キャ
リ信号）Ｃ４ｂ〜Ｃ７ｂが各群１０〜４０にそれぞれ入
力されると、これらの入力信号Ｓ４ｂ〜Ｓ７ｂおよびＣ
４ｂ〜Ｃ７ｂのキャリ操作（Ｃａｒｒｙ Ｏｐｅｒａｔ
ｉｏｎ）が行なわれ、入力信号Ｃ４ｂ〜Ｃ７ｂおよびキ
ャリ信号Ｃ１の伝達速度が速くなる。この場合、キャリ
信号Ｃ１のリレー時間（伝搬時間）は電源電圧ＶＤＤお
よび接地電位ＧＮＤのいずれかの値をとって伝達される
キャリ信号の伝達時間と、ＮＭＯＳトランジスタＭＮ１
およびＭＮ２のオン／オフ時間との和により決定され
る。
に、入力信号Ｓ４ｂ〜Ｓ７ｂは、それぞれ対応の全加算
器のサム信号を示し、入力信号Ｃ４ｂ〜Ｃ７ｂは、対応
の全加算器のキャリ信号を示す。出力信号Ｓ４〜Ｓ７が
最終のサム出力信号となる。入力信号Ｓ４ｂ〜Ｓ７ｂが
すべて低電位レベルのときに、ＮＭＯＳトランジスタＭ
Ｎ１１およびＭＮ１２が導通し、電源電位ＶＤＤおよび
接地電位ＧＮＤが伝達され、キャリ入力信号Ｃ１に従っ
てＮＭＯＳトランジスタＭＮ１およびＭＮ２が選択的に
ターンオンされる。すなわち、次段のグループへキャリ
信号が伝達されるか否かが、キャリ入力信号Ｃ１により
決定される場合は、この全加算器からのサム信号がすべ
て“１”の場合である（この場合にはキャリ信号は各全
加算器からは出力されない）。したがって、信号Ｓ４ｂ
〜Ｓ７ｂが低電位の場合には対応の全加算器のサム信号
が“１”の状態を示している。キャリ入力信号Ｃ１が低
電位レベルのときには、ＥＸＯＲ回路ＥＸＲ１１が、バ
ッファ回路として動作し、入力信号Ｓ４ｂ〜Ｓ７ｂを出
力信号Ｓ４〜Ｓ７として出力する。一方、キャリ入力信
号Ｃ１が高電位レベルの場合には、ＥＸＯＲ回路ＥＸＲ
１１が、インバータとして動作し、入力信号Ｓ４ｂ〜Ｓ
７ｂを反転して出力信号Ｓ４ないしＳ７を出力する。入
力信号Ｓ４ｂ〜Ｓ７ｂが対応の全加算器の出力するサム
信号の論理反転信号であるため、キャリが存在する場合
に、キャリ入力信号Ｃ１が“０”の低電位レベルとな
り、入力信号Ｓ４ｂ〜Ｓ７ｂが出力信号Ｓ４〜Ｓ７とし
て出力される。一方、キャリが存在しない場合には、キ
ャリ入力信号Ｃ１が高電位レベルとなり、入力信号Ｓ４
ｂ〜Ｓ７ｂが反転されて出力信号Ｓ４〜Ｓ７が出力され
る。すなわち、この図２に示す構成においては、キャリ
が存在する場合には、そのキャリ信号は低電位レベルの
“０”となり、一方、キャリが存在する場合には、キャ
リ信号は、高電位レベルの“１”となる。すなわち、こ
の図２に示す構成においては、４個の入力信号（サム信
号）Ｓ４ｂ〜Ｓ７ｂおよび４個の第２の入力信号（キャ
リ信号）Ｃ４ｂ〜Ｃ７ｂが各群１０〜４０にそれぞれ入
力されると、これらの入力信号Ｓ４ｂ〜Ｓ７ｂおよびＣ
４ｂ〜Ｃ７ｂのキャリ操作（Ｃａｒｒｙ Ｏｐｅｒａｔ
ｉｏｎ）が行なわれ、入力信号Ｃ４ｂ〜Ｃ７ｂおよびキ
ャリ信号Ｃ１の伝達速度が速くなる。この場合、キャリ
信号Ｃ１のリレー時間（伝搬時間）は電源電圧ＶＤＤお
よび接地電位ＧＮＤのいずれかの値をとって伝達される
キャリ信号の伝達時間と、ＮＭＯＳトランジスタＭＮ１
およびＭＮ２のオン／オフ時間との和により決定され
る。
【００１４】
【発明が解決しようとする課題】しかるに、このように
構成された従来のキャリ伝達装置においては、各群ごと
に多数のトランジスタが必要とされ、回路を設計すると
きにおいて、チップのレイアウト面積が大きくなって、
キャリ信号の伝達時間が遅くなるという不都合な点があ
った。
構成された従来のキャリ伝達装置においては、各群ごと
に多数のトランジスタが必要とされ、回路を設計すると
きにおいて、チップのレイアウト面積が大きくなって、
キャリ信号の伝達時間が遅くなるという不都合な点があ
った。
【００１５】ゆえに、本発明の目的は、上記のような問
題を解決し、各群ごとに必要とされるトランジスタの使
用数を減らしてチップのレイアウト面積を減らし、回路
を設計するときキャリ入力信号の伝達時間を短縮するこ
とができるようなキャリ伝達装置を提供することであ
る。
題を解決し、各群ごとに必要とされるトランジスタの使
用数を減らしてチップのレイアウト面積を減らし、回路
を設計するときキャリ入力信号の伝達時間を短縮するこ
とができるようなキャリ伝達装置を提供することであ
る。
【００１６】
【課題を解決するための手段】請求項１の発明に係るキ
ャリ伝達装置は、多ビット入力信号とキャリ入力信号と
から最終キャリ信号を生成するためのキャリ伝達装置で
ある。このキャリ伝達装置は、多ビット入力信号の各ビ
ットに対応して配置される複数の群が縦列接続される構
成を備える。各群は、多ビット入力信号の対応のビット
の第１の入力信号を反転するためのインバータと、この
インバータの出力信号によりオン／オフが制御され、導
通時多ビット入力信号の対応のビットの第２の入力信号
を伝達する第１のＮＭＯＳトランジスタと、インバータ
の出力信号によりオン／オフが制御されかつ導通時電源
電圧を伝達するためのＰＭＯＳトランジスタと、インバ
ータの出力信号によりオン／オフが制御されかつ導通時
接地電圧を伝達するための第２のＮＭＯＳトランジスタ
と、この第２のＮＭＯＳトランジスタの出力信号により
オン／オフが制御され、導通時キャリ入力信号を伝達す
る第３のＮＭＯＳトランジスタと、第１の入力信号によ
りオン／オフが制御されかつ導通時キャリ入力信号を伝
達するための第４のＮＭＯＳトランジスタと、第１の入
力信号およびキャリ入力信号の排他的論理和をとる排他
的ＮＯＲゲートとを備える。第１、第３および第４のＮ
ＭＯＳトランジスタの一方の導通端子は共通に接続され
て次段の群のキャリ信号入力ノードに結合される。縦列
接続される群の最終段の群のキャリ出力ノードから最終
キャリ信号が出力される。
ャリ伝達装置は、多ビット入力信号とキャリ入力信号と
から最終キャリ信号を生成するためのキャリ伝達装置で
ある。このキャリ伝達装置は、多ビット入力信号の各ビ
ットに対応して配置される複数の群が縦列接続される構
成を備える。各群は、多ビット入力信号の対応のビット
の第１の入力信号を反転するためのインバータと、この
インバータの出力信号によりオン／オフが制御され、導
通時多ビット入力信号の対応のビットの第２の入力信号
を伝達する第１のＮＭＯＳトランジスタと、インバータ
の出力信号によりオン／オフが制御されかつ導通時電源
電圧を伝達するためのＰＭＯＳトランジスタと、インバ
ータの出力信号によりオン／オフが制御されかつ導通時
接地電圧を伝達するための第２のＮＭＯＳトランジスタ
と、この第２のＮＭＯＳトランジスタの出力信号により
オン／オフが制御され、導通時キャリ入力信号を伝達す
る第３のＮＭＯＳトランジスタと、第１の入力信号によ
りオン／オフが制御されかつ導通時キャリ入力信号を伝
達するための第４のＮＭＯＳトランジスタと、第１の入
力信号およびキャリ入力信号の排他的論理和をとる排他
的ＮＯＲゲートとを備える。第１、第３および第４のＮ
ＭＯＳトランジスタの一方の導通端子は共通に接続され
て次段の群のキャリ信号入力ノードに結合される。縦列
接続される群の最終段の群のキャリ出力ノードから最終
キャリ信号が出力される。
【００１７】請求項２に係るキャリ伝達装置は、請求項
１のキャリ伝達装置が、さらに、記複数の縦列接続され
る群の最終段の群の第１、第３および第４のＮＭＯＳト
ランジスタの共通に接続される一方導通ノードに出力さ
れる信号を最終キャリ信号として出力するインバータを
さらに備える。
１のキャリ伝達装置が、さらに、記複数の縦列接続され
る群の最終段の群の第１、第３および第４のＮＭＯＳト
ランジスタの共通に接続される一方導通ノードに出力さ
れる信号を最終キャリ信号として出力するインバータを
さらに備える。
【００１８】
【作用】この発明に係るキャリ伝達装置においては、た
とえば４つの入力信号がそれぞれ第１群ないし第４群へ
入力されるとともに第１群にキャリ入力信号が与えられ
る。各群において、与えられた入力信号に従ってキャリ
操作が行なわれ、キャリ入力信号および入力信号に含ま
れる第２の入力信号が選択的に伝達され、高速でキャリ
伝達を行なう。
とえば４つの入力信号がそれぞれ第１群ないし第４群へ
入力されるとともに第１群にキャリ入力信号が与えられ
る。各群において、与えられた入力信号に従ってキャリ
操作が行なわれ、キャリ入力信号および入力信号に含ま
れる第２の入力信号が選択的に伝達され、高速でキャリ
伝達を行なう。
【００１９】
【実施例】図１は、本発明の一実施例によるキャリ伝達
装置の構成を示した回路図である。以下、本発明の実施
例に対して図１を用いて詳細に説明する。
装置の構成を示した回路図である。以下、本発明の実施
例に対して図１を用いて詳細に説明する。
【００２０】図１に示したように、本発明に係るキャリ
伝達装置においては、第１群１００，第２群２００，第
３群３００，第４群４００と、各インバータＩａ，Ｉｂ
とを備えている。さらに、第１群１００においては、入
力端子Ｓ４ｂに、ＮＭＯＳトランジスタＭＮ１０１のゲ
ート側が接続されるとともに、排他的ＮＯＲゲートＥＸ
Ｒ１０１およびインバータＩ１０１の入力端子が各々接
続されている。そのインバータＩ１０１の出力側にＮＭ
ＯＳトランジスタＭＮ１０２，ＰＭＯＳトランジスタＭ
Ｐ１０１およびＮＭＯＳトランジスタＭＮ１０３のゲー
ト側が接続されている。
伝達装置においては、第１群１００，第２群２００，第
３群３００，第４群４００と、各インバータＩａ，Ｉｂ
とを備えている。さらに、第１群１００においては、入
力端子Ｓ４ｂに、ＮＭＯＳトランジスタＭＮ１０１のゲ
ート側が接続されるとともに、排他的ＮＯＲゲートＥＸ
Ｒ１０１およびインバータＩ１０１の入力端子が各々接
続されている。そのインバータＩ１０１の出力側にＮＭ
ＯＳトランジスタＭＮ１０２，ＰＭＯＳトランジスタＭ
Ｐ１０１およびＮＭＯＳトランジスタＭＮ１０３のゲー
ト側が接続されている。
【００２１】次いで、入力端子Ｃ４ｂには、ＮＭＯＳト
ランジスタＭＮ１０２のドレイン側が接続され、電源電
圧ＶDDの入力側にＰＭＯＳトランジスタＭＰ１０１のソ
ース側が接続され、そのＰＭＯＳトランジスタＭＰ１０
１のドレイン側に第２群２００のＰＭＯＳトランジスタ
ＭＰ２０１のソース側が接続される。また、第１群１０
０の接地信号ＧＮＤ入力端子には、ＮＭＯＳトランジス
タＭＮ１０３のドレイン側が接続され、そのＮＭＯＳト
ランジスタＭＮ１０３のソース側にＮＭＯＳトランジス
タＭＮ１０４のゲート側が接続されるとともに、第２群
２００のＮＭＯＳトランジスタＭＮ２０４のゲート側が
接続される。
ランジスタＭＮ１０２のドレイン側が接続され、電源電
圧ＶDDの入力側にＰＭＯＳトランジスタＭＰ１０１のソ
ース側が接続され、そのＰＭＯＳトランジスタＭＰ１０
１のドレイン側に第２群２００のＰＭＯＳトランジスタ
ＭＰ２０１のソース側が接続される。また、第１群１０
０の接地信号ＧＮＤ入力端子には、ＮＭＯＳトランジス
タＭＮ１０３のドレイン側が接続され、そのＮＭＯＳト
ランジスタＭＮ１０３のソース側にＮＭＯＳトランジス
タＭＮ１０４のゲート側が接続されるとともに、第２群
２００のＮＭＯＳトランジスタＭＮ２０４のゲート側が
接続される。
【００２２】さらに、キャリ信号Ｃ１の入力端子には、
ＮＭＯＳトランジスタＭＮ１０１およびＭＮ１０４のド
レイン側が共通に接続されるとともに、排他的ＮＯＲゲ
ートＥＸＲ１０１の入力側が接続される。ＮＭＯＳトラ
ンジスタＭＮ１０１、ＭＮ１０２およびＭＮ１０４のソ
ース側が共通に接続される。これらの共通接続されたソ
ース接続点は、第２群２００のキャリ信号入力ノードに
接続される。この第２群２００のキャリ信号出力ノード
が第３群３００のキャリ信号入力ノードに接続され、第
３群３００のキャリ信号出力ノードが第４群４００のキ
ャリ信号入力ノードに接続される。第２群２００ないし
第４群４００は、実質的に第１群１００の構成と同じ構
成を備える。
ＮＭＯＳトランジスタＭＮ１０１およびＭＮ１０４のド
レイン側が共通に接続されるとともに、排他的ＮＯＲゲ
ートＥＸＲ１０１の入力側が接続される。ＮＭＯＳトラ
ンジスタＭＮ１０１、ＭＮ１０２およびＭＮ１０４のソ
ース側が共通に接続される。これらの共通接続されたソ
ース接続点は、第２群２００のキャリ信号入力ノードに
接続される。この第２群２００のキャリ信号出力ノード
が第３群３００のキャリ信号入力ノードに接続され、第
３群３００のキャリ信号出力ノードが第４群４００のキ
ャリ信号入力ノードに接続される。第２群２００ないし
第４群４００は、実質的に第１群１００の構成と同じ構
成を備える。
【００２３】このような方法で、第２群２００から第４
群４００は、各々ＮＭＯＳトランジスタＭＮ２０１〜Ｍ
Ｎ２０４，ＭＮ３０１〜ＭＮ３０４，ＭＮ４０１〜ＭＮ
４０４と、ＰＭＯＳトランジスタＭＰ２０１，ＭＰ３０
１，ＭＰ４０１と、インバータＩ２０１，Ｉ３０１，Ｉ
４０１と、を備えている。そして、第４群４００のキャ
リ信号Ｃ２の出力側にはインバータＩａ，Ｉｂが接続さ
れている。
群４００は、各々ＮＭＯＳトランジスタＭＮ２０１〜Ｍ
Ｎ２０４，ＭＮ３０１〜ＭＮ３０４，ＭＮ４０１〜ＭＮ
４０４と、ＰＭＯＳトランジスタＭＰ２０１，ＭＰ３０
１，ＭＰ４０１と、インバータＩ２０１，Ｉ３０１，Ｉ
４０１と、を備えている。そして、第４群４００のキャ
リ信号Ｃ２の出力側にはインバータＩａ，Ｉｂが接続さ
れている。
【００２４】このように構成された本発明に係るキャリ
伝達信号の作用を説明すると、以下のようである。ま
ず、キャリ信号Ｃ１が高電位状態で入力され、入力信号
Ｓ４ｂ〜Ｓ７ｂがすべて高電位状態であるとする。その
場合には、入力信号Ｓ４ｂ〜Ｓ７ｂはインバータＩ１０
１により反転されて低電位状態の信号が出力され、それ
ら低電位信号により第１群１００のＮＭＯＳトランジス
タＭＮ１０２，ＭＮ１０３がターンオフされ、ＰＭＯＳ
トランジスタＭＰ１０１がターンオンする。電源電位Ｖ
DDにより第２群２００からお第４群４００のＮＭＯＳト
ランジスタＭＮ２０４，ＭＮ３０４，ＭＮ４０４がすべ
てターンオンされる。また、この場合、入力信号Ｓ４ｂ
〜Ｓ７ｂの高電位状態により、各群１００〜４００のＮ
ＭＯＳトランジスタＭＮ１０１，ＭＮ２０１，ＭＮ３０
１，ＭＮ４０１がターンオンされ、入力するキャリ信号
Ｃ１がキャリ信号Ｃ２に出力される。そのキャリ信号Ｃ
１は各群１００〜４００の排他的ＮＯＲゲートＥＸＲ１
０１〜ＥＸＲ４０１から出力する信号Ｓ４〜Ｓ７に影響
を及ぼさない。
伝達信号の作用を説明すると、以下のようである。ま
ず、キャリ信号Ｃ１が高電位状態で入力され、入力信号
Ｓ４ｂ〜Ｓ７ｂがすべて高電位状態であるとする。その
場合には、入力信号Ｓ４ｂ〜Ｓ７ｂはインバータＩ１０
１により反転されて低電位状態の信号が出力され、それ
ら低電位信号により第１群１００のＮＭＯＳトランジス
タＭＮ１０２，ＭＮ１０３がターンオフされ、ＰＭＯＳ
トランジスタＭＰ１０１がターンオンする。電源電位Ｖ
DDにより第２群２００からお第４群４００のＮＭＯＳト
ランジスタＭＮ２０４，ＭＮ３０４，ＭＮ４０４がすべ
てターンオンされる。また、この場合、入力信号Ｓ４ｂ
〜Ｓ７ｂの高電位状態により、各群１００〜４００のＮ
ＭＯＳトランジスタＭＮ１０１，ＭＮ２０１，ＭＮ３０
１，ＭＮ４０１がターンオンされ、入力するキャリ信号
Ｃ１がキャリ信号Ｃ２に出力される。そのキャリ信号Ｃ
１は各群１００〜４００の排他的ＮＯＲゲートＥＸＲ１
０１〜ＥＸＲ４０１から出力する信号Ｓ４〜Ｓ７に影響
を及ぼさない。
【００２５】すなわち、入力信号Ｓ４ｂ〜Ｓ７ｂがすべ
て高電位状態のときには、キャリ入力信号Ｃ１が選択さ
れてインバータＩａの入力部へ伝達される。入力信号Ｓ
４ｂ〜Ｓ７ｂは、図２に示す従来のキャリ伝達装置と同
様、対応の全加算器から出力されるサム信号であり、入
力信号Ｃ４ｂ〜Ｃ７ｂは、第２の入力信号として、対応
の全加算器から出力されるキャリ信号である。この状態
において、前段から入力されるキャリ信号Ｃ１がそのま
ま選択されて次段へキャリ信号として伝達される場合、
サム信号はすべて“１”の場合である。したがってこの
図１に示す構成において、入力信号Ｓ４ｂ〜Ｓ７ｂの高
電位状態は、図２に示す構成と異なり、対応のサム信号
が“１”の状態に対応する。キャリ入力信号Ｃ１が高電
位状態の場合には、ＥＸＯＲ回路ＥＸＲ１０１がバッフ
ァ回路として動作し、出力信号Ｓ４〜Ｓ７として、入力
信号Ｓ４ｂ〜Ｓ７ｂが出力される。この場合、入力信号
Ｓ４ｂ〜Ｓ７ｂが、対応の全加算器のサム信号を示して
おり、したがって、それらが、そのままの論理で出力さ
れるため、キャリ入力信号Ｃ１は、高電位状態が、キャ
リが存在しないことを示しており、値“０”の状態に対
応する。一方、キャリ入力信号Ｃ１が低電位状態のとき
には、ＥＸＯＲ回路ＥＸＲ１０１〜ＥＸＲ４０１が、イ
ンバータとして動作し、入力信号Ｓ４ｂ〜Ｓ７ｂの論理
を反転する。したがってこの状態においては、キャリ入
力信号に従って桁上げ操作が行なわれており、キャリ入
力信号Ｃ１の低電位状態は、キャリ（桁上げ）が存在す
る状態を示し、値“１”の状態に対応する。キャリ信号
Ｃ１が高電位状態のとき、出力信号Ｓ４〜Ｓ７に影響を
及ぼさないことから、このキャリ入力信号Ｃ１の高電位
状態がキャリが存在しないことを示す状態に対応するこ
とは明らかである。一方、キャリ信号Ｃ１が高電位状態
で入力しかつ第１の入力信号Ｓ４ｂ〜Ｓ７ｂのうち少な
くとも１つが低電位状態で入力されたと仮定する。この
状態においては、低電位状態で入力された第１の入力信
号に従って、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ４
０１のいずれかがオフ状態とされ、これらのＮＭＯＳト
ランジスタＭＮ１０１〜ＭＮ４０１を介したキャリ入力
信号Ｃ１の伝搬は停止される。この状態においては、入
力信号Ｓ４ｂ〜Ｓ７ｂのうち低電位状態で入力された第
１の入力信号に従ってインバータＩ１０１〜Ｉ４０１の
いずれかの出力信号が高電位状態となり、対応の第２の
入力信号はＮＭＯＳトランジスタＭＮ１０２〜ＭＮ４０
２を介して伝達される。したがって、排他的ＮＯＲゲー
トＥＸＲ２０１〜ＥＸＲ４０１の出力する信号Ｘ５〜Ｘ
７の論理値が、第１の入力信号Ｓ５ｂ〜Ｓ７ｂの電位状
態と第２の入力信号Ｃ４ｂ〜Ｃ６ｂに従って決定され
る。出力信号Ｓ４の電位状態は、第１の入力信号Ｓ４ｂ
とキャリ入力信号Ｃ１とにより決定される。この状態に
おいて、今、仮に入力信号Ｓ４ｂが低電位状態であり、
第２の入力信号Ｃ４ｂが高電位状態であるとする。この
状態においては、この高電位状態の第２の入力信号Ｃ４
ｂが選択されて第２群２００の排他的ＮＯＲゲートＸＥ
Ｒ２０１の一方入力へ与えられる。この状態において、
入力信号Ｓ５と入力信号Ｓ５ｂの論理は同じとなる。し
たがって、このキャリ信号に相当する第２の入力信号Ｃ
４ｂが高電位状態のときには、この第１群１００からの
キャリ（桁上げ）が存在しないことを示している。逆に
この状態において第２の入力信号Ｃ４ｂが低電位状態の
ときには、第２群２００において、入力信号Ｓ５ｂが反
転されて出力信号Ｓ５が生成される。したがって低電位
状態の第２の入力信号Ｃ４ｂはこの第１群１００からの
桁上げ（キャリ）が存在することを示し、この論理状態
が、キャリ入力信号Ｃ１のそれと同じである。さらに、
入力信号Ｃ７ｂが高電位状態で入力され、かつ入力信号
Ｓ７ｂが低電位状態で入力されると、この入力信号Ｓ７
ｂは、値“０”に対応し、この第４群４００から桁上げ
の存在を示す信号が出力されるかどうかは第２の入力信
号Ｃ７ｂにより示される。したがって、この入力信号Ｃ
７ｂが選択されてインバータＩａおよびＩｂを介してキ
ャリ信号Ｃ２として出力され、次段のキャリ伝達装置に
対するキャリ入力信号とされ、この次段回路に含まれる
排他的ＮＯＲゲートＥＸＲ１０１〜ＥＸＲ４０１の出力
信号に影響を及ぼすようになる。
て高電位状態のときには、キャリ入力信号Ｃ１が選択さ
れてインバータＩａの入力部へ伝達される。入力信号Ｓ
４ｂ〜Ｓ７ｂは、図２に示す従来のキャリ伝達装置と同
様、対応の全加算器から出力されるサム信号であり、入
力信号Ｃ４ｂ〜Ｃ７ｂは、第２の入力信号として、対応
の全加算器から出力されるキャリ信号である。この状態
において、前段から入力されるキャリ信号Ｃ１がそのま
ま選択されて次段へキャリ信号として伝達される場合、
サム信号はすべて“１”の場合である。したがってこの
図１に示す構成において、入力信号Ｓ４ｂ〜Ｓ７ｂの高
電位状態は、図２に示す構成と異なり、対応のサム信号
が“１”の状態に対応する。キャリ入力信号Ｃ１が高電
位状態の場合には、ＥＸＯＲ回路ＥＸＲ１０１がバッフ
ァ回路として動作し、出力信号Ｓ４〜Ｓ７として、入力
信号Ｓ４ｂ〜Ｓ７ｂが出力される。この場合、入力信号
Ｓ４ｂ〜Ｓ７ｂが、対応の全加算器のサム信号を示して
おり、したがって、それらが、そのままの論理で出力さ
れるため、キャリ入力信号Ｃ１は、高電位状態が、キャ
リが存在しないことを示しており、値“０”の状態に対
応する。一方、キャリ入力信号Ｃ１が低電位状態のとき
には、ＥＸＯＲ回路ＥＸＲ１０１〜ＥＸＲ４０１が、イ
ンバータとして動作し、入力信号Ｓ４ｂ〜Ｓ７ｂの論理
を反転する。したがってこの状態においては、キャリ入
力信号に従って桁上げ操作が行なわれており、キャリ入
力信号Ｃ１の低電位状態は、キャリ（桁上げ）が存在す
る状態を示し、値“１”の状態に対応する。キャリ信号
Ｃ１が高電位状態のとき、出力信号Ｓ４〜Ｓ７に影響を
及ぼさないことから、このキャリ入力信号Ｃ１の高電位
状態がキャリが存在しないことを示す状態に対応するこ
とは明らかである。一方、キャリ信号Ｃ１が高電位状態
で入力しかつ第１の入力信号Ｓ４ｂ〜Ｓ７ｂのうち少な
くとも１つが低電位状態で入力されたと仮定する。この
状態においては、低電位状態で入力された第１の入力信
号に従って、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ４
０１のいずれかがオフ状態とされ、これらのＮＭＯＳト
ランジスタＭＮ１０１〜ＭＮ４０１を介したキャリ入力
信号Ｃ１の伝搬は停止される。この状態においては、入
力信号Ｓ４ｂ〜Ｓ７ｂのうち低電位状態で入力された第
１の入力信号に従ってインバータＩ１０１〜Ｉ４０１の
いずれかの出力信号が高電位状態となり、対応の第２の
入力信号はＮＭＯＳトランジスタＭＮ１０２〜ＭＮ４０
２を介して伝達される。したがって、排他的ＮＯＲゲー
トＥＸＲ２０１〜ＥＸＲ４０１の出力する信号Ｘ５〜Ｘ
７の論理値が、第１の入力信号Ｓ５ｂ〜Ｓ７ｂの電位状
態と第２の入力信号Ｃ４ｂ〜Ｃ６ｂに従って決定され
る。出力信号Ｓ４の電位状態は、第１の入力信号Ｓ４ｂ
とキャリ入力信号Ｃ１とにより決定される。この状態に
おいて、今、仮に入力信号Ｓ４ｂが低電位状態であり、
第２の入力信号Ｃ４ｂが高電位状態であるとする。この
状態においては、この高電位状態の第２の入力信号Ｃ４
ｂが選択されて第２群２００の排他的ＮＯＲゲートＸＥ
Ｒ２０１の一方入力へ与えられる。この状態において、
入力信号Ｓ５と入力信号Ｓ５ｂの論理は同じとなる。し
たがって、このキャリ信号に相当する第２の入力信号Ｃ
４ｂが高電位状態のときには、この第１群１００からの
キャリ（桁上げ）が存在しないことを示している。逆に
この状態において第２の入力信号Ｃ４ｂが低電位状態の
ときには、第２群２００において、入力信号Ｓ５ｂが反
転されて出力信号Ｓ５が生成される。したがって低電位
状態の第２の入力信号Ｃ４ｂはこの第１群１００からの
桁上げ（キャリ）が存在することを示し、この論理状態
が、キャリ入力信号Ｃ１のそれと同じである。さらに、
入力信号Ｃ７ｂが高電位状態で入力され、かつ入力信号
Ｓ７ｂが低電位状態で入力されると、この入力信号Ｓ７
ｂは、値“０”に対応し、この第４群４００から桁上げ
の存在を示す信号が出力されるかどうかは第２の入力信
号Ｃ７ｂにより示される。したがって、この入力信号Ｃ
７ｂが選択されてインバータＩａおよびＩｂを介してキ
ャリ信号Ｃ２として出力され、次段のキャリ伝達装置に
対するキャリ入力信号とされ、この次段回路に含まれる
排他的ＮＯＲゲートＥＸＲ１０１〜ＥＸＲ４０１の出力
信号に影響を及ぼすようになる。
【００２６】上述のような動作過程により、入力信号Ｓ
４ｂ，Ｓ５ｂ，Ｓ６ｂおよびＳ７ｂと入力されるキャリ
信号Ｃ１とが合算されて、最初の信号Ｓ４，Ｓ５，Ｓ６
およびＳ７が出力される。このとき、入力信号Ｃ４ｂ，
Ｃ５ｂ，Ｃ６ｂ，Ｃ７ｂがすべて高電位状態の場合に
は、これらの入力信号Ｃ４ｂ，Ｃ５ｂ，Ｃ６ｂ，Ｃ７ｂ
が順次各群に伝達されてこれらの入力信号Ｃ４ｂ，Ｃ５
ｂ，Ｃ６ｂ，Ｃ７ｂに従ってキャリ信号Ｃ２が出力され
る。また、入力信号Ｃ４ｂ，Ｃ５ｂ，Ｃ６ｂ、Ｃ７ｂが
低電位状態で入力信号Ｓ４ｂ〜Ｓ７ｂが低電位状態であ
ると、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ４０１が
すべてオフ状態とされ、キャリ信号Ｃ１は次の群に伝達
されず、キャリ信号Ｃ２として、入力信号Ｃ７ｂに基づ
いて、低電位状態の信号が出力される。入力信号Ｓ４ｂ
〜Ｓ７ｂがすべて高電位状態であると、入力されたキャ
リ信号Ｃ１が順次次の部分に伝達され、キャリ信号Ｃ２
として出力される。すなわち、４つの第１の入力信号Ｓ
４ｂ〜Ｓ７ｂおよび４つの第２の入力信号Ｃ４ｂ〜Ｃ７
ｂが第１群１００から第４群４００にそれぞれ入力され
ると、各群においてキャリ操作が行なわれてキャリ伝達
動作が行なわれる。今、具体的に第１群１００の動作に
ついて説明する。以下の説明においては、低電位レベル
を論理“０”に対応付け、高電位レベルを論理“１”に
対応付ける。入力信号Ｓ４ｂが“０”でキャリ信号Ｃ１
が“０”の場合（桁上げのある場合）、出力信号Ｓ４
は、“１”となる。この場合、インバータＩ１０１の出
力信号が“１”となり、入力信号Ｃ４ｂがＮＭＯＳトラ
ンジスタＭＮ１０２を介して第２群２００のキャリ入力
ノードへ伝達される。この第１群１００における桁上げ
の有無は、第２の入力信号Ｃ４ｂの論理レベル（電位レ
ベル）に応じて決定される。入力信号Ｓ４ｂが“１”の
場合、ＮＭＯＳトランジスタＭＮ１０１がオン状態とな
りキャリ信号Ｃ１が第２群２００のキャリ入力ノードへ
伝達される。キャリ信号Ｃ１が“０”の場合には、桁上
げにより出力信号Ｓ４が“０”となり、キャリ信号Ｃ１
が“１”の場合には、桁上げがなく、出力信号Ｓ４が
“１”となる。入力信号Ｓ４ｂが“１”の場合には、２
ビット加算の場合、桁上げは存在しない。したがって、
この状態において、第２の入力信号Ｃ４ｂは、“１”の
論理値をとり、桁上げが存在しないことを示す。この第
１群１００において桁上げが存在するか否かは、したが
ってキャリ入力信号Ｃ１の値により決定される。したが
って、この状態においては、キャリ入力信号Ｃ１が第１
群からのキャリ信号として次段の第２群２００へ伝達さ
れる。入力信号Ｓ４ｂが“０”であり、キャリ入力信号
Ｃ１が“１”の場合、出力信号Ｓ４は“０”となる（前
段の回路からの桁上げは存在しないため）。この状態に
おいては、第１群１００において桁上げが存在するか否
かは、第２の入力信号Ｃ４ｂにより決定される。したが
ってこの状態においては、インバータＩ１０１の出力信
号に従って入力信号Ｃ４ｂが選択されて第２群２００の
キャリ入力ノードへ伝達される。それらの動作が、各群
２００、３００および４００において行なわれる。この
入力信号Ｓ４ｂが、対応の全加算器のサム信号に相当
し、第２の入力信号Ｃ４ｂが、対応の全加算器のキャリ
信号の論理反転信号であり、出力信号Ｓ４〜Ｓ７が、最
終サム信号であることは、前述の一連の動作説明におけ
る各信号の論理関係を追跡することにより容易に判別す
ることができる。
４ｂ，Ｓ５ｂ，Ｓ６ｂおよびＳ７ｂと入力されるキャリ
信号Ｃ１とが合算されて、最初の信号Ｓ４，Ｓ５，Ｓ６
およびＳ７が出力される。このとき、入力信号Ｃ４ｂ，
Ｃ５ｂ，Ｃ６ｂ，Ｃ７ｂがすべて高電位状態の場合に
は、これらの入力信号Ｃ４ｂ，Ｃ５ｂ，Ｃ６ｂ，Ｃ７ｂ
が順次各群に伝達されてこれらの入力信号Ｃ４ｂ，Ｃ５
ｂ，Ｃ６ｂ，Ｃ７ｂに従ってキャリ信号Ｃ２が出力され
る。また、入力信号Ｃ４ｂ，Ｃ５ｂ，Ｃ６ｂ、Ｃ７ｂが
低電位状態で入力信号Ｓ４ｂ〜Ｓ７ｂが低電位状態であ
ると、ＮＭＯＳトランジスタＭＮ１０１〜ＭＮ４０１が
すべてオフ状態とされ、キャリ信号Ｃ１は次の群に伝達
されず、キャリ信号Ｃ２として、入力信号Ｃ７ｂに基づ
いて、低電位状態の信号が出力される。入力信号Ｓ４ｂ
〜Ｓ７ｂがすべて高電位状態であると、入力されたキャ
リ信号Ｃ１が順次次の部分に伝達され、キャリ信号Ｃ２
として出力される。すなわち、４つの第１の入力信号Ｓ
４ｂ〜Ｓ７ｂおよび４つの第２の入力信号Ｃ４ｂ〜Ｃ７
ｂが第１群１００から第４群４００にそれぞれ入力され
ると、各群においてキャリ操作が行なわれてキャリ伝達
動作が行なわれる。今、具体的に第１群１００の動作に
ついて説明する。以下の説明においては、低電位レベル
を論理“０”に対応付け、高電位レベルを論理“１”に
対応付ける。入力信号Ｓ４ｂが“０”でキャリ信号Ｃ１
が“０”の場合（桁上げのある場合）、出力信号Ｓ４
は、“１”となる。この場合、インバータＩ１０１の出
力信号が“１”となり、入力信号Ｃ４ｂがＮＭＯＳトラ
ンジスタＭＮ１０２を介して第２群２００のキャリ入力
ノードへ伝達される。この第１群１００における桁上げ
の有無は、第２の入力信号Ｃ４ｂの論理レベル（電位レ
ベル）に応じて決定される。入力信号Ｓ４ｂが“１”の
場合、ＮＭＯＳトランジスタＭＮ１０１がオン状態とな
りキャリ信号Ｃ１が第２群２００のキャリ入力ノードへ
伝達される。キャリ信号Ｃ１が“０”の場合には、桁上
げにより出力信号Ｓ４が“０”となり、キャリ信号Ｃ１
が“１”の場合には、桁上げがなく、出力信号Ｓ４が
“１”となる。入力信号Ｓ４ｂが“１”の場合には、２
ビット加算の場合、桁上げは存在しない。したがって、
この状態において、第２の入力信号Ｃ４ｂは、“１”の
論理値をとり、桁上げが存在しないことを示す。この第
１群１００において桁上げが存在するか否かは、したが
ってキャリ入力信号Ｃ１の値により決定される。したが
って、この状態においては、キャリ入力信号Ｃ１が第１
群からのキャリ信号として次段の第２群２００へ伝達さ
れる。入力信号Ｓ４ｂが“０”であり、キャリ入力信号
Ｃ１が“１”の場合、出力信号Ｓ４は“０”となる（前
段の回路からの桁上げは存在しないため）。この状態に
おいては、第１群１００において桁上げが存在するか否
かは、第２の入力信号Ｃ４ｂにより決定される。したが
ってこの状態においては、インバータＩ１０１の出力信
号に従って入力信号Ｃ４ｂが選択されて第２群２００の
キャリ入力ノードへ伝達される。それらの動作が、各群
２００、３００および４００において行なわれる。この
入力信号Ｓ４ｂが、対応の全加算器のサム信号に相当
し、第２の入力信号Ｃ４ｂが、対応の全加算器のキャリ
信号の論理反転信号であり、出力信号Ｓ４〜Ｓ７が、最
終サム信号であることは、前述の一連の動作説明におけ
る各信号の論理関係を追跡することにより容易に判別す
ることができる。
【００２７】
【発明の効果】以上のように、この発明によれば、各群
ごとで必要とされるトランジスタの使用数を減らしてチ
ップのレイアウト面積を削減でき、回路を設計すると
き、キャリ入力信号の伝達時間を短縮し得る効果が得ら
れる。
ごとで必要とされるトランジスタの使用数を減らしてチ
ップのレイアウト面積を削減でき、回路を設計すると
き、キャリ入力信号の伝達時間を短縮し得る効果が得ら
れる。
【図１】本発明の一実施例によるキャリ伝達装置の構成
を示した回路図である。
を示した回路図である。
【図２】従来のキャリ伝達装置の構成を示した回路図で
ある。
ある。
１００ 第１群 ２００ 第２群 ３００ 第３群 ４００ 第４群 ＭＮ１０１〜ＭＮ１０４，ＭＮ２０１〜ＭＮ２０４，Ｍ
Ｎ３０１〜ＭＮ３０４，ＭＮ４０１〜ＭＮ４０４ ＮＭ
ＯＳトランジスタ ＭＰ１０１，ＭＰ２０１，ＭＰ３０１，ＭＰ４０１ Ｐ
ＭＯＳトランジスタ Ｉ１０１，Ｉ２０１，Ｉ，Ｉ４０１，Ｉａ，Ｉｂ イン
バータ ＥＸＲ１０１，ＥＸＲ２０１，ＥＸＲ３０１，ＥＸＲ４
０１ 排他的ＮＯＲゲート
Ｎ３０１〜ＭＮ３０４，ＭＮ４０１〜ＭＮ４０４ ＮＭ
ＯＳトランジスタ ＭＰ１０１，ＭＰ２０１，ＭＰ３０１，ＭＰ４０１ Ｐ
ＭＯＳトランジスタ Ｉ１０１，Ｉ２０１，Ｉ，Ｉ４０１，Ｉａ，Ｉｂ イン
バータ ＥＸＲ１０１，ＥＸＲ２０１，ＥＸＲ３０１，ＥＸＲ４
０１ 排他的ＮＯＲゲート
Claims (2)
- 【請求項１】 複数ビット入力信号とキャリ入力信号と
から最終キャリ信号を生成するためのキャリ伝達装置で
あって、前記キャリ伝達装置は複数の縦列接続される、
前記複数ビットの入力信号の各ビットに対応して配置さ
れる群を有し、各前記群は、 対応のビットの第１の入力信号を反転するためのインバ
ータ（Ｉ１０１）と、 前記インバータの出力信号によりオン／オフが制御さ
れ、導通時前記対応のビットの第２の入力信号を伝達す
る第１のＮＭＯＳトランジスタ（ＭＮ１０２）と、 前記インバータの出力信号によりオン／オフが制御され
かつ導通時電源電圧を伝達するためのＰＭＯＳトランジ
スタ（ＭＰ１０１）と、 前記インバータの出力信号によりオン／オフが制御され
かつ導通時接地電圧を伝達するための第２のＮＭＯＳト
ランジスタ（ＭＮ１０３）と、 前記第２のＮＭＯＳトランジスタの出力信号によりオン
／オフが制御され、導通時前記キャリ入力信号を伝達す
る第３のＮＭＯＳトランジスタ（ＭＮ１０４）と、 前記第１の入力信号によりオン／オフが制御されかつ導
通時前記キャリ入力信号を伝達するための第４のＮＭＯ
Ｓトランジスタ（ＭＮ１０１）と、 前記第１の入力信号および前記キャリ入力信号の排他的
論理和をとる排他的ＮＯＲゲート（ＥＸＲ１０１）とを
備え、前記第１、第３および第４のＮＭＯＳトランジス
タの一方の導通端子は共通に接続されて次段の群のキャ
リ信号入力ノードに結合され、前記複数の縦列接続され
る群の最終群から前記最終キャリ信号が出力される、キ
ャリ伝達装置。 - 【請求項２】 前記複数の縦列接続される群の最終段の
群の前記第１、第３および第４のＮＭＯＳトランジスタ
（ＭＮ４０１，ＭＮ４０４，ＭＮ４０２）の共通に接続
される一方導通端子に出力される信号を前記最終キャリ
信号として出力するインバータをさらに備える、請求項
１記載のキャリ伝達装置。
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