JPH01284923A - 全加算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速で動作し、かつ各入力端子から各出力
端子までの信号伝搬遅延時間のバラツキの少ない全加算
回路に関するものである。

〔従来の技術〕

第５図は特開昭６１−７０６３６号公報に示された従来
の全加算回路を示す図である。この図において、Ａは被
加数信号、Ｂは加数信号の否定信号、Ｃｉｎは桁上げ入
力信号、Ｔ０１〜ＴＧ５は伝達ゲート回路、ＩＮＶｌ、
ＩＮＶ２．ＩＮＶ３．ＩＮＶ４ａ、ＩＮＶ４ｂは反転増
幅回路、ＧＫＩは桁上げ信号発生回路、１，３，５，７
．９は端子、１０１は信号線である。

端子１には被加数信号Ａ、端子３には加数信号否定信号
Ｂ、端子５には桁上げ入力信号Ｃｉｎが入力される。被
加数信号Ａと加数信号の否定信号Ｂが伝達ゲート回路Ｔ
ＧＩ、ＴＧ２および反転増幅回路ｒＮＶ１．ＩＮＶ２か
らなる回路に入力され否定排他的論理和（以下ＸＮＯＲ
と略す）が取られる。被加数信号Ａと加数信号の否定信
号百のＸＮＯＲ信号と端子５に入力される桁上げ入力信
号Ｃｉｎが伝達ゲート回路ＴＧ３．ＴＧ４および反転増
幅回路ＩＮＶ３．ＩＮＶ４ａからなる回路に入力されて
排他的論理和（以下ＸＯＲと略す）が取られ、これが端
子７に和信号Ｓとして出力される。桁上げ入力信号Ｃ４
ｎは、反転増幅回路ＩＮＶ４ｂにおいて反転信号となり
、被加数信号Ａと加数信号の否定信号ＢＯＸＮＯＲ信号
と反転増幅回路ＩＮＶ３により作られた被加数信号Ａと
加数信号の否定信号ＢのＸＮＯＲ信号の否定信号により
開閉される伝達ゲート回路ＴＧ５に入力される。この伝
達ゲート回路ＴＧ５が閉ざされたときには、端子１およ
び３に入力される被加数信号Ａおよび加数信号の否定信
号Ｂにより、桁上げ信号発生回路ＧＫＩにおいて桁上げ
信号が作られる。

伝達ゲート回路ＴＧ５を通過してきた桁上げ入力信号Ｃ
ｉｎの否定信号、あるいは桁上げ信号発生回路ＧＫＩに
おいて発生した桁上げ信号は、端子９に桁上げ出力信号
ＣＯとして出力される。

次に、例えば端子１および端子５に入力される加数信号
Ａおよび桁上げ入力信号Ｃｉｎが一定とし端子３に入力
される加数信号の否定信号Ｂの変化により和信号Ｓが変
化する場合を考える。

加数信号の否定信号Ｂが反転増幅回路１ＮＶ２に入力さ
れて加数信号Ｂとされ、加数信号の否定信号Ｂとともに
伝達ゲート回路ＴＧＩおよびＴｅ３のゲートに入力され
るので、加数信号の否定信号Ｂの変化は反転増幅回路Ｉ
ＮＶ２を通過する時間だけ遅れて伝達ゲート回路ＴＧＩ
およびＴｅ３の開閉の状態を変化させる。伝達ゲート回
路ＴＧ１およびＴｅ３の開閉の状態の変化により信号線
１０１の信号が変化し、この信号線１０１の信号は反転
増幅回路ＩＮＶ３に入力されて否定信号とされ、信号線
１０１の信号とともに伝達ゲート回路ＴＧ３およびＴｅ
４のゲートに入力されるので、信号線１０１の変化は反
転増幅回路ＩＮＶ３を通過する時間だけ遅れて伝達ゲー
ト回路ＴＧ３およびＴｅ４の開閉の状態を変化させる。

そして、伝達ゲート回路ＴＧ３およびＴｅ４の開閉の状
態の変化により和信号Ｓが変化する。

次にこの全加算回路をキャリーセーブアダ一方式の並列
乗算器内のＡＮＤ加算回路に利用する場合を説明する。

第６図はキャリーセーブアダ一方式による４ｂｉｔＸ４
ｂｉｔの並列乗算器回路の一例である。図において、Ｘ
Ｏ，Ｘｉ、Ｘ２．Ｘ３はそれぞれ乗数Ｘの０．１．２．
３ビツト目の入力信号、ＹＯ。

Ｙｌ、Ｙ２．Ｙ３はそれぞれ被乗数Ｙ（７）０．１゜２
．３ビー／　）目の入力信号、ＺＯ，Ｚｌ、Ｚ２゜Ｚ３
．Ｚ４．Ｚ５．Ｚ６．Ｚ７は数値積Ｚ（７）０゜１．２
，３，４，５．６．７ビツト目の出力信号である。５０
は全加算器回路の１つの入力端子に論理積回路を接続し
たＡＮＤ加算回路で、図において明らかなように、対応
する乗数Ｘと被乗数Ｙの各ビットの論理積とそれ以前の
ＡＮＤ加算回路が実行したＡＮＤ加算加算信号Ｓ外上げ
信号ＣＯとの全加算演算を実行し、ＡＮＤ加算加算信号
Ｓ桁上げ信号ＣＯを出力する。６０は、半加算回路の１
つの入力に論理積回路を接続したＡＮＤ半加算回路で、
７０は論理積回路である。８０は３ビツトの全加算器回
路で、ＡＯ，ＡＩ、Ａ２．ＢＯ。

Ｂｌ、Ｂ２はそれぞれ加数Ａと被加数Ｂの０，１゜２ビ
ツト目の入力信号、ＳＯ，Ｓｌ、Ｓ２は和信号Ｓの０．
１．２ビツト目の出力信号、ＣＯは桁上げ出力信号であ
る。

第７図にＡＮＤ加算回路５０の一例を示す。図において
、Ｘ、Ｙは１ビツトの乗数と被乗数入力信号、Ａ、Ｂは
加算入力信号、ｓｏ、ｃｏは数値和出力信号と桁上げ出
力信号である。５１は論理積回路、５２は全加算回路で
ある。

以上のような並列乗算回路において乗数Ｘと被乗数Ｙの
各ビットはマトリクス状に配置されたＡＮＤ加算回路の
対応するＡＮＤ加算回路において論理積をとられ（各ビ
ットの部分積生成）、順次出力方向へ向かって加算され
ることにより、各部分積の総和がとられ、結果として、
積出力Ｚには乗数Ｘと被乗数Ｙの数値積演算結果が出力
される。

〔発明が解決しようとする課題〕

上記のような従来の全加算回路では、その内部において
否定信号を作り出しているので、否定信号を作り出す時
間が加算を遅らせるという問題点があった。

また、従来の全加算回路は桁上げ入力信号Ｃ４ｎから和
出力信号Ｓ２桁上げ出力信号ＣＯまでの信号伝達経路に
比較し、加算入力信号Ａ、被加算入力信号Ｂから和出力
信号Ｓ１桁上げ出力信号ＣＯまでの信号伝達経路のほう
が多数の素子段数を有することから、桁上げ入力信号Ｃ
ｉｎからの信号伝搬遅延に比較し、加算入力信号Ａ、被
加算入力信号Ｂからの信号伝搬遅延が大きくなる。

一方、第６図に示すような並列乗算回路の高速化を考慮
すると、並列乗算回路内のＡＮＤ加算回路の加算入力信
号Ａと被加算入力信号Ｂから出力信号ｃｏ、ｓｏへの信
号伝搬遅延を一様でかつ高速にすることが重要である。

従って、従来の全加算回路をＡＮＤ加算回路に用いると
、全加算回路の桁上げ入力信号Ｃｉｎからの高速な動作
は活かされず、むしろ加算入力信号Ａ、Ｂからの低速な
動作に律則され、乗算器全体の速度が低下するという問
題点もある。

この発明はかかる問題点を解決するためになされたもの
で、各入力信号から各出力信号までの伝搬遅延時間を高
速化しかつ一様にし、高速な並列乗算回路に適した全加
算回路を得ることを目的とする。

〔課題を解決するための手段〕 この発明に係る全加算回路は、相補的な加数信号対およ
び相補的な被加数信号対を入力として第１の排他的論理
和信号と第１の否定排他的論理和信号を出力する第１の
回路（以下単に第１の回路と呼ぶ）と、第１の排他的論
理和信号および第１の否定排他的論理和信号と相補的な
桁上げ入力信号対を入力として相補的な和信号対として
の第２の排他的論理和信号と第２の否定排他的論理和信
号を出力する第２の回路（以下単に第２の回路と呼ぶ）
と、相補的な桁上げ入力信号対をそれぞれ第１の排他的
論理和信号と第１の否定排他的論理和信号の少なくとも
１つを用いて通過および遮断させる第１および第２のゲ
ート回路（以下単に第１のゲート第２のゲート回路と呼
ぶ）と、これらの第１および第２のゲート回路が遮断状
態にあるときに加数信号対および被加数信号対により桁
上げ発生信号及び桁上げ抹消信号を発生する桁上げ信号
発生回路および桁上げ信号抹消回路とから構成し、前記
第２の回路の入力端子のうち、第２の回路内のＭＯＳ）
ランジスタのソース端子に接続されている入力端子対に
前記相補的な桁上げ入力信号対を、ＭＯＳトランジスタ
のゲート端子に接続されている入力端子対に第１の回路
の出力信号対をそれぞれ入力させたものである。

〔作用〕

この発明においては、第１の回路では相補的な加数信号
対および相補的な被加数信号対の排他的論理和および否
定排他的論理和が第１の排他的論理和信号および第１の
否定排他的論理和信号として出力され、第２の回路では
相補的な和信号対となる第１の排他的論理和信号および
第１の否定排他的論理和信号と相補的な桁上げ入力信号
対の排他的論理和および否定排他的論理和が第２の排他
的論理和信号および第２の否定排他的論理和信号として
出力される。

また、第１および第２のゲート回路は、第１の排他的論
理和信号と第１の否定排他的論理和信号の少なくとも１
つにより相補的な桁上げ入力信号対の通過および遮断を
行い、この遮断時には桁上げ信号発生回路および桁上げ
信号抹消回路から桁上げ発生信号および桁上げ抹消信号
が発生される。

さらに、第２の回路の入力端子と相補的な桁上げ入力信
号対と第１の回路の出力信号対との接続関係を上述のよ
うに限定したことにより、加数入力信号対Ｂ、Ｂと被加
数入力信号対Ａ、Ａを駆動する前段の回路の電気的な負
荷量は、相補的な桁上げ入力信号対Ｃｉｎ、Ｃｉｎを駆
動する前段の回路の電気的負荷量に比較し、低減されて
いる。

〔実施例〕

第１図はこの発明の一実施例による全加算回路を示す。

図において、第５図と同一符号は同、一部分を示し、Ａ
は被加数信号、Ｂは加数信号、Ｃｉｎは桁上げ入力信号
、Ｓは和出力信号、ＣＯは桁上げ出力信号Ａ、Ｂ、Ｃ，
Ｓ、Ｃｏはそれぞれの信号と相補的な否定信号、２．　
４．　６．　８．　１０は端子、１１．１２はＸＯＲお
よびＸＮＯＲを作る第１および第２の回路、１３〜１５
はレベル保証回路、１６〜１９は反転増幅回路、２０．
２１は第１および第２のゲート回路としての伝達ゲート
回路、２２．２３は桁上げ信号抹消回路および桁上げ信
号発生回路、２０１〜２０６は信号線である。また、電
源電位ｖｃｅを論理“１”とし、接地電位ＧＮＤを論理
“０”とする。

端子１，２にはそれぞれ相補的な被加数信号対としての
被加数信号Ａおよびその否定信号Ａが入力され、端子３
．４にはそれぞれ相補的な加数信号対としての加数信号
Ｂおよびその否定信号Ｂが入力される。被加数信号対Ａ
、　Ａと加数信号対Ｂ。

Ｂが第１の回路１１に入力されることにより、信号線２
０１には被加数信号Ａと加数信号Ｂの第１のＸＮＯＲ信
号が、信号線２０２には被加数信号Ａと加数信号Ｂの第
１のＸＯＲ信号が現れる。これらの信号線に“１″レベ
ルを保証するレベル保証回路１３が接続される。この第
１の回路１１に入力される（Ａ、Ａ）、　　（Ｂ、Ｂ）
と出力される（第１のＸＯＲ，第１２のＸＮ０Ｒ）の関
係を表すと第２図のようになる。

ここで、第１および第２の回路１１．１２は第１図から
明らかなように、第１．第２．第３．第４のＭＯ３型ト
ランジスタＱ１〜Ｑ４からなり、第１および第２のＭＯ
３型トランジスタＱｌ、Ｑ２のソースがともにその第１
の入力端子（３）に接続され、第３および第４のＭＯ３
型トランジスタＱ３、Ｑ４のソースがともにその第２の
入力端子（４）に接続され、第１および第４のＭＯ３型
トランジスタＱｌ、Ｑ４のゲートがともにその第３の入
力端子（１）に接続され、第２および第３のＭＯ３型ト
ランジスタＱ２．Ｑ３のゲートがともにその第４の入力
端子（２）に接続されている。

また信号線２０１からの第１のＸＮＯＲ信号および信号
線２０２からの第１のＸＯＲ信号はそれぞれ第２の回路
１２に含まれるＭＯＳ）ランジスタＱ５〜Ｑ８のゲート
に接続されている第２の回路１２の第３．第４の入力端
子に接続され、端子５．６に入力されている桁上げ入力
信号対Ｃｉｎ。

Ｃｉｎは第２の回路１２に含まれるＭ　ＯＳ　）ランジ
スタＱ５〜Ｑ８のソースに接続されている第２のＸＮＯ
Ｒ，ＸＯＲ回路１２の第１．第２の入力端子に接続され
ている。

レベル保証回路１３〜１５は２つのＰＭＯ３型Ｏ３ンジ
スタからなり、ソースはともに電源電位ＶＣＣにつなが
れ、双方のゲートは他方のドレインにつながれており、
ドレインはどちらも接続端子に接続されている。

レベル保証回路１３〜１５の動作を説明すると、一方の
接続端子が接地電位ＧＮＤとなると、その接続端子にゲ
ートのつながっているＰＭＯ３型Ｏ３ンジスタがオン状
態となり、他方の接続端子には電源電位ＶＣＣが現れる
。この時、電源電位Ｖ、。

が現れた接続端子にゲートのつながっているＰＭＯ８型
Ｏ８ンジスタはオフ状態となる。すなわち、２つの接続
端子のうち一方が論理“０”となれば他方は必ず論理“
１゛であり、論理“１”は電源電位■。、となる。もし
、レベル保証回路１３〜１５を付加しない場合、第１の
回路１１および第２の回路１２はＮＭＯ３型Ｏ３ンジス
タであるため、ＶＴＭをＮＭＯ３型Ｏ３ンジスタのしき
い値電位とすると、ドレインに出力される論理“１”の
レベルはＶ−Ｖ？、＋＜Ｖ。、しか出力されない（ＮＭ
Ｏ３型Ｏ３ンジスタのソース入力電圧を■とする）。

電源電位ＶＣＣに満たない論理“１”は、この信号を受
ける素子において電源電位ＶＣＣから接地電位ＧＮＤに
直流電流が流れることにより消費電力を増加させたり、
ノイズに対するマージンを低下させたりする。ゆえに、
レベル保証回路１３〜１５を設けることによって論理“
１”のレベルを電源電位■。、に保証する必要がある。

次に、信号線２０１からの第１のＸＮＯＲ信号および信
号線２０２からの第１のＸＯＲ信号と、端子５．６にそ
れぞれ入力される相補的な桁上げ入力信号対としての桁
上げ入力信号Ｃｉｎおよびその否定信号Ｃｉｎが第２の
回路１２に入力されることにより、信号線２０３には第
２のＸＯＲ信号が、信号線２０４には第２のＸＮＯＲ信
号が現れる。ここで入力される（Ｃｉｎ、Ｃ１ｎ）、　
　（第１のＸＮＯＲ，第１のＸ０Ｒ）と出力される（第
２のＸＯＲ，第２０ＸＮＯＲ）の関係を第３図に表す。

これに“１”レベルを保証するレベル保証回路１４が接
続される。信号線２０３からの第２のＸＯＲ信号および
信号ｖＡ２０４からの第２のＸＮＯＲ信号はそれぞれ反
転増幅回路１６．１７に接続され、反転増幅回路１６．
１７の出力はそれぞれ端子７，８に相補的な和信号対で
ある和信号Ｓおよびその否定信号Ｓとして出力される。

端子５，６に入力される桁上げ入力信号Ｃｉｎおよびそ
の否定信号Ｃｉｎは、信号線２０１の第１のＸＮＯＲ信
号および信号線２０２の第１のＸＯＲ信号により同時に
開閉する伝達ゲート回路２０．２１にも入力される。そ
して、伝達ゲート回路２０．２１の開閉に従って桁上げ
入力信号Ｃｉｎおよびその否定信号Ｃｉｎがそのまま信
号線２０５．２０６に現れたり遮断されたりする。桁上
げ入力信号Ｃｉｎおよびその否定信号Ｃｔｎが伝達ゲー
ト回路２０．２１により遮断されたときには、桁上げ信
号抹消回路２２あるいは桁上げ信号発生回路２３におい
て、被加数信号対Ａ、Ａと加数信号対Ｂ、　Ｂにより桁
上げ発生信号及び桁上げ抹消信号が発生し信号′ｆａ２
０５あるいは信号線２０６に現れる。ここで、被加数信
号Ａと加数信号Ｂにより信号線２０５および２０６がど
のような状態になるかを第４図に示す。

信号線２０５及び２０６には“１”レベルを保証するレ
ベル保証回路１５と反転増幅回路１８゜１９がそれぞれ
接続され、反転増幅回路１８．１９の出力はそれぞれ端
子９．１０に相補的な桁上げ出力信号対である桁上げ出
力信号ＣＯおよびその否定信号ＣＯとして出力される。

次に本発明の全加算回路の信号伝搬動作に注目して入力
信号対Ｂ、Ｂから和出力対Ｓ、Ｓへ信号が伝わる場合の
伝搬経路を例に説明する。

Ｂ、Ｂ信号対を駆動する前段のゲートは、桁上げ信号抹
消回路２２あるいは桁上げ信号生成回路２３内のＭＯＳ
トランジスタのゲート容量１つ分と、第１の回路１１内
のＭＯＳ）ランジスタを通じて第２の回路１２内のＭＯ
３Ｉ−ランジスタのゲート容量２つ分と（Ｂ信号ではさ
らに、第１と第２のゲート回路２０．２１のゲート容量
も加算される）、そこまでの配線の寄生容量に蓄えられ
ている電荷と、レベル保証回路１３を反転させるための
直流電流とを駆動し、第２の回路１２の第３゜第４の入
力端子へ信号を伝える。

次に、それにより第２の回路１２内の各ＭＯＳトランジ
スタの導通・非導通が変化し、Ｃｉｎ信号対を駆動して
いる前段の回路が導通した第２の回路１２内のＭＯＳ）
ランジスタを通して否定回路１６と１７の入力端子容量
と、そこまでの配線の寄生容量に蓄えられている電荷と
、レベル保証回路１４を反転させるための直流電流とを
駆動し、否定回路１６と１７の入力端子へ信号を伝搬さ
せる。

そして、否定回路１６と１７はその入力信号をそれぞれ
Ｓ、Ｓ信号へと伝搬させ、Ｂ、Ｓ信号からＳ、Ｓ信号へ
の伝搬は達成される。

また入力信号対Ｂ、Ｂから桁上げ出力信号対Ｃ０１ＣＯ
への信号伝搬に関しては、第１および第２のゲート回路
２０．２１までの経路は和出力信号対Ｓ、Ｓまでと同様
で、伝搬された信号により第１．第２のゲート回路が導
通状態になる。

次にＣｉｎ信号対を駆動している前段の回路が導通した
第１．第２のゲート回路２０．２１を通じて否定回路１
８．１９の入力端子容量と、それまでの配線の寄生容量
に蓄えられた電荷と、レベル保証回路１５を反転させる
ための直流電流を駆動し、信号を否定回路１８．１９の
入力端子へ伝える。そして否定回路１８．１９はこの信
号をそれぞれの出力端子９，１０へ伝えることにより入
力信号対Ｂ、Ｂから桁上げ出力信号対ｃｏ、ｃ。

への信号伝搬が達成される。

入力信号対Ａ、　Ａからの信号伝搬は、それを駆動して
いる前段の回路が第１の回路内のＭｏ３）ランジスタの
ゲート容量２つ分と、桁上げ信号抹消回路２２あるいは
桁上げ信号発生回路２３内のＭｏＳトランジスタのゲー
ト容量１つ分と、そこまでの配線の寄生容量を駆動し、
第１の回路内のＭｏ３）ランジスタのゲート入力端子へ
信号を伝搬し、結果として第１の回路内の各トランジス
タの導通、非導通を決めた後に入力信号対Ｂ、Ｂからの
信号伝搬経路と同様のシーケンスで入力信号対Ａ、　Ａ
から各出力信号対ｓ、ｓ、ｃｏ、ｃｏへの信号の伝搬を
達成する。

また、Ｃｉｎ、Ｃｉｎからの信号伝搬もＢ、　　Ｂから
の信号伝搬の動作の第２の回路１２および第１、第２の
ゲート回路２０．２１内のＭｏ３Ｉ−ランジスタの導通
状態が決定してからのシーケンスと同様である。

このように、本発明の回路では内部において否定信号を
作る必要をなくしたから信号伝搬遅延が少なくなる。ま
たＣｉｎ信号対と出力信号Ｓ対との間に４つのＭＯＳト
ランジスタからなる第２の回路を設け、そのソース、ド
レインパスをＣｉｎ信号対が通り、そのゲートを入力信
号Ａ、Ｂ対からの信号で制御す為ようにしたので、Ｃｉ
ｎ信号対を駆動する前段の回路の負荷は重く、一方、入
力信号対Ｂ、Ｂ、Ａ、Ａを駆動する前段の回路の負荷は
軽くなっている。従ってＣｉｎ信号対がらの信号伝搬遅
延に比し、低速であった入力信号対Ａ、Ａ、Ｂ、Ｂから
の信号伝搬遅延を高速にでき、結果として各入力信号対
と各出力信号対間の信号伝搬遅延を均一化できる。従っ
て高速動作を達成でき、並列乗算器の高速化が達成でき
る。

なお、上記実施例では、第１および第２のゲート回路を
Ｎ型ＭＯＳトランジスタを用いて構成したが、これはＰ
型ＭＯｓトランジスタあるいはＮ。

Ｐ両方の型のトランジスタを同時に用いて構成してもよ
く、上記と同様の効果が得られる。

〔発明の効果〕

この発明は以上説明したとおり、相補的な加数信号対お
よび相補的な被加数信号対を入力として第１の排他的論
理和信号と第１の否定排他的論理和信号を出力する第１
の回路と、第１の排他的論理和信号および第１の否定排
他的論理和信号と相補的な桁上げ入力信号対を入力とし
て相補的な和信号対としての第２の排他的論理和信号と
第２の否定排他的論理和信号を出力する第２の回路と、
相補的な桁上げ入力信号対をそれぞれ第１の排他的論理
和信号と第１の否定排他的論理和信号との少なくとも１
つを用いて通過および遮断させる第１および第２のゲー
ト回路と、これらの第１および第２のゲート回路が遮断
状態にあるときに加数信号対および被加数信号対より桁
上げ発生信号および桁上げ抹消信号を発生する桁上げ信
号発生回路および桁上げ信号抹消回路とから構成し、内
部において否定信号を作る必要をなくし、さらに第２の
回路の入力端子対と第１の回路の出力信号対。

桁上げ入力信号対との接続関係を上述のように限定する
ことによって、高速動作が可能な桁上げ入力信号対Ｃｉ
ｎ、Ｃｉｎを駆動する前段の回路の負荷を重くし、他方
、信号伝搬段数の多い入力信号対Ｂ、Ｂを駆動する前段
の回路の負荷を軽減するように構成したので、桁上げ入
力信号からの信号伝搬遅延に比較し、低速であった入力
信号対人。

Ａ、Ｂ、Ｂからの信号伝搬遅延を高速にでき、結果とし
て各入力信号対と各出力信号対間の信号伝搬遅延を均一
化できるとともに高速動作を達成し、並列乗算器の高速
化を達成できる全加算回路を得られるという効果がある
。

【図面の簡単な説明】

第１図はこの発明の一実施例による全加算回路を示す図
、第２図は第１図においてレベル保証回路に入力される
（Ａ、Ａ）、　　（Ｂ、Ｂ）と出力される（第１のＸＯ
Ｒ，第１のＸＮ０Ｒ）の関係を示す図、第３図は第１図
において第２の回路に入力される（Ｃｉｎ、Ｃ４ｎ）＋
　　（第１のＸＮＯＲ。 第１のＸ０Ｒ）と、出力される（第２のＸＯＲ。 第２０ＸＮＯＲ）の関係を示す図、第４図は第１図にお
いて被加数信号と加数信号により信号線がどのような状
態になるかを示す図、第５図は従来の全加算回路を示す
図、第６図はキャリーセーブアダ一方式による４ビツト
×４ビツトの並列乗算回路を示す図、第７図は第６図中
のＡＮＤ加算回路５０の回路図である。 図において、１１．１２は第１および第２の回路、１３
〜１５はレベル保証回路、１６〜１９は反転増幅回路、
２０．２１は伝達ゲート回路、２２は桁上げ信号抹消回
路、２３は桁上げ信号発生回路である。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）相補的な加数信号対および相補的な被加数信号対
   を入力として第１の排他的論理和信号と第１の否定排他
   的論理和信号を出力する第１の回路と、 前記第１の排他的論理和信号および前記第１の否定排他
   的論理和信号と相補的な桁上げ入力信号対を入力として
   相補的な和信号対として第２の排他的論理和信号と第２
   の否定排他的論理和信号を出力する第２の回路と、 前記相補的な桁上げ入力信号対をそれぞれ前記第１の排
   他的論理和信号と前記第１の否定排他的論理和信号の少
   なくとも１つを用いて通過および遮断させる第１および
   第２のゲート回路と、これらの第１および第２のゲート
   回路が遮断状態にあるときに前記加数信号対および前記
   被加数信号対により桁上げ発生信号および桁上げ抹消信
   号を発生する桁上げ信号発生回路および桁上げ信号抹消
   回路とから構成され、 前記第１および第２の回路が、第１、第２、第３、第４
   のＭＯＳ型トランジスタからなり、第１および第２のＭ
   ＯＳ型トランジスタのソースがともにその第１の入力端
   子に接続され、第３および第４のＭＯＳ型トランジスタ
   のソースがともにその第２の入力端子に接続され、第１
   および第４のＭＯＳ型トランジスタのゲートがともにそ
   の第３の入力端子に接続され、第２および第３のＭＯＳ
   型トランジスタのゲートがともにその第４の入力端子に
   接続され、第１および第３のＭＯＳ型トランジスタのド
   レインを否定排他的論理和の出力端子とし、第２および
   第４のＭＯＳ型トランジスタのドレインを排他的論理和
   の出力端子とし、前記第２の回路の第１および第２の入
   力端子が対となって該入力端子対に前記相補的な桁上げ
   入力信号対が入力され、前記第２の回路の第３および第
   ４の入力端子が対となって該入力端子対に前記第１の回
   路の相補的な第１の排他的論理和信号と第１の否定排他
   的論理和信号の対が入力されていることを特徴とする全
   加算回路。