JPS63253723A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63253723A JPS63253723A JP62089122A JP8912287A JPS63253723A JP S63253723 A JPS63253723 A JP S63253723A JP 62089122 A JP62089122 A JP 62089122A JP 8912287 A JP8912287 A JP 8912287A JP S63253723 A JPS63253723 A JP S63253723A
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- Japan
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- gate
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- mos transistor
- transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000005540 biological transmission Effects 0.000 claims abstract description 19
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置、特に信号入出力回路に
関するものである。
関するものである。
第２図は従来の信号入出力回路を示す図であり、図にお
いて、（ＩＯＩＵインバータゲートであり、インバータ
ゲー） ｆＩＯ＋の出力はＮＡＮＤゲート（１１）の入
力に接続されている。また、インバータゲートｆｉｏ＋
の入力及びＮＯＲゲーゲート１の入力は制御信号ＤＤＲ
Ｑ３１に接続しており、もう一方のＮＡＮＤゲート（Ｉ
ｌｌの入力とＮＯＲゲートＱづの入力はＤＡＴＡ １人
力（７）に接続されている。また、ＮＡＮＤゲー） （
Ｉｌｌの出力はソースが高電位側に接続されたＰチャネ
ルエンハンスメント型金属酸化膜半導体（ＭＯＳと称す
）トランジスタ（４）（以下単にＭＯＳ トランジスタ
（４）と称スル）のゲートに入力されており、Ｍｏｓト
ランジスタ（４）のドレインは、ＤＡＴＡ出力１８１１
ｃ接続されている。一方、ＮＯＲゲー）０２１の出力は
ソースが低電位側に接続されたＮチャネルエンハンスメ
ント型ＭＯ５トランジスタ（５）（以下単にＭＯＳ ト
ランジスタ（５）と称する）のゲートに入力されており
、Ｍｏｓトランジスタ（６）のドレイン［、ＤＡＴＡ出
力（８）に接続されている。ＤＡＴＡ出力１ｇ１Ｕ、ま
たバッファゲートＩを介してＤＡＴＡ ２人力（９）に
接続している。
いて、（ＩＯＩＵインバータゲートであり、インバータ
ゲー） ｆＩＯ＋の出力はＮＡＮＤゲート（１１）の入
力に接続されている。また、インバータゲートｆｉｏ＋
の入力及びＮＯＲゲーゲート１の入力は制御信号ＤＤＲ
Ｑ３１に接続しており、もう一方のＮＡＮＤゲート（Ｉ
ｌｌの入力とＮＯＲゲートＱづの入力はＤＡＴＡ １人
力（７）に接続されている。また、ＮＡＮＤゲー） （
Ｉｌｌの出力はソースが高電位側に接続されたＰチャネ
ルエンハンスメント型金属酸化膜半導体（ＭＯＳと称す
）トランジスタ（４）（以下単にＭＯＳ トランジスタ
（４）と称スル）のゲートに入力されており、Ｍｏｓト
ランジスタ（４）のドレインは、ＤＡＴＡ出力１８１１
ｃ接続されている。一方、ＮＯＲゲー）０２１の出力は
ソースが低電位側に接続されたＮチャネルエンハンスメ
ント型ＭＯ５トランジスタ（５）（以下単にＭＯＳ ト
ランジスタ（５）と称する）のゲートに入力されており
、Ｍｏｓトランジスタ（６）のドレイン［、ＤＡＴＡ出
力（８）に接続されている。ＤＡＴＡ出力１ｇ１Ｕ、ま
たバッファゲートＩを介してＤＡＴＡ ２人力（９）に
接続している。
次に動作について説明する。制′＃Ｊ信号ＤＤＲ（＋３
１がＨ°“の場合、ＤＡＴＡ １人力（７）がいかなる
場合でもＮＡＮＤゲー） ！＋１１の出カバ＋ｌＨ＋＋
でＭｏｓトランジスタ（４）はオフ、ＮＯＲゲート（１
ｚの出力は“Ｌ′でＭｏ５ Ｉ−ランジスタ（６１はオ
フ状態で、ＤＡＴＡ出力（８）からＤＡＴＡ２人力（９
）への信号入力回路となる。次いで、制御信号ＤＤＲ（
＋３）が°゛Ｌ゛°の場合、インバータ（ｌＯ）の出力
は１“Ｈ”となり、ＤＡＴＡ １人力（７）が＋＋Ｈ＋
＋の時、ＮＡＮＤゲート（１１）の出力は１１Ｌ１とな
り、Ｍｏ３ ）ランンスタ（４）がオンし、ＤＡＴＡ出
力（８）は°°Ｈ°゛となる。この時、ＮＯＲゲー）Ｑ
２） 、 Ｍｏ３ トランジスタ（５）はオフである。
１がＨ°“の場合、ＤＡＴＡ １人力（７）がいかなる
場合でもＮＡＮＤゲー） ！＋１１の出カバ＋ｌＨ＋＋
でＭｏｓトランジスタ（４）はオフ、ＮＯＲゲート（１
ｚの出力は“Ｌ′でＭｏ５ Ｉ−ランジスタ（６１はオ
フ状態で、ＤＡＴＡ出力（８）からＤＡＴＡ２人力（９
）への信号入力回路となる。次いで、制御信号ＤＤＲ（
＋３）が°゛Ｌ゛°の場合、インバータ（ｌＯ）の出力
は１“Ｈ”となり、ＤＡＴＡ １人力（７）が＋＋Ｈ＋
＋の時、ＮＡＮＤゲート（１１）の出力は１１Ｌ１とな
り、Ｍｏ３ ）ランンスタ（４）がオンし、ＤＡＴＡ出
力（８）は°°Ｈ°゛となる。この時、ＮＯＲゲー）Ｑ
２） 、 Ｍｏ３ トランジスタ（５）はオフである。
また、ＤＡＴＡ １人力（７）が“Ｌ゛の時、ＮＯＲゲ
ート（！２１の出力が°゛Ｈ°゛となり、ＭＯＳトラン
ジスタ（５）がオンし、ＤＡＴＡ出力（８）はＩＩＬＩ
＋となる。この時１． ＮＡＮＤゲ−） Ｉｌｌ 、
Ｍｏ３ トランジスタ０４１はオフである。このように
制御信号ＤＤＲＱ３１が”°Ｌ′′にセットされると、
ＤＡＴＡ １人ノ月７）の１１頁をＤＡＴＡ出力（８）
に出力する信号出力回路として働く。
ート（！２１の出力が°゛Ｈ°゛となり、ＭＯＳトラン
ジスタ（５）がオンし、ＤＡＴＡ出力（８）はＩＩＬＩ
＋となる。この時１． ＮＡＮＤゲ−） Ｉｌｌ 、
Ｍｏ３ トランジスタ０４１はオフである。このように
制御信号ＤＤＲＱ３１が”°Ｌ′′にセットされると、
ＤＡＴＡ １人ノ月７）の１１頁をＤＡＴＡ出力（８）
に出力する信号出力回路として働く。
従米の半導体集積回路装置では、その信号入出力回路は
以上のように構成されており、ＤＡＴＡ １人力（７）
からＤＡＴＡ出力（８）へ向う信号は入出力制御用のバ
ッファゲートとなるＮＡＮＤゲート（ｎ）およびＮＯＲ
ゲート（＋２１を通らなければならず、遅延を生じると
いう問題点があった。
以上のように構成されており、ＤＡＴＡ １人力（７）
からＤＡＴＡ出力（８）へ向う信号は入出力制御用のバ
ッファゲートとなるＮＡＮＤゲート（ｎ）およびＮＯＲ
ゲート（＋２１を通らなければならず、遅延を生じると
いう問題点があった。
この発明は上記のような問題点を解消する為になされた
もので、入出力制御用のバッファゲートを使わない半導
体集積回路装置を得ることを目的とする。
もので、入出力制御用のバッファゲートを使わない半導
体集積回路装置を得ることを目的とする。
この発明に係る半導体集積回路装置中の信号入出力回路
は、出力用ＭＯＳトランジスタと、その出力トランジス
タに接続されたデータ入出力制御用トランスミッション
ゲートと、このトランスミッションゲートと前記出力用
ＭＯ５トランジスタの間に接続され、このトランスミッ
ションゲートト同一チャネルのＭｏＳトランジスタを有
したものである０ 〔作用〕 この発明においては、入出力制御用のバッファゲートを
用いることなく信号を直接出力トランジスタに出力させ
る。
は、出力用ＭＯＳトランジスタと、その出力トランジス
タに接続されたデータ入出力制御用トランスミッション
ゲートと、このトランスミッションゲートと前記出力用
ＭＯ５トランジスタの間に接続され、このトランスミッ
ションゲートト同一チャネルのＭｏＳトランジスタを有
したものである０ 〔作用〕 この発明においては、入出力制御用のバッファゲートを
用いることなく信号を直接出力トランジスタに出力させ
る。
以下、この発明の相補型ＭＯ５入出力回路における一夫
施例を示す。第１図において、ｆｉｌ 、 ｆ２＋はデ
ータ人出力制御用トランスミッションゲート（以下トラ
ンスミッションゲートと称する）で、ともに入力ｉ Ｄ
ＡＴＡ １人力（７）に接続され、トランスミッション
ゲートｆｉｌの出力はソースが高電位側に接続されたＰ
チャネルＭＯ５トランジスタ（３）のドレインと、ソー
スが高′成位側に接続されたＰチャネルＭＯＳトランジ
スタ（４）のゲートに接続されている。
施例を示す。第１図において、ｆｉｌ 、 ｆ２＋はデ
ータ人出力制御用トランスミッションゲート（以下トラ
ンスミッションゲートと称する）で、ともに入力ｉ Ｄ
ＡＴＡ １人力（７）に接続され、トランスミッション
ゲートｆｉｌの出力はソースが高電位側に接続されたＰ
チャネルＭＯ５トランジスタ（３）のドレインと、ソー
スが高′成位側に接続されたＰチャネルＭＯＳトランジ
スタ（４）のゲートに接続されている。
トランスミッションゲート（２）の出力はソースが低電
位側に接続されたＮチャネルＭＯＳトランジスタ（６）
のドレインと、ソースが低電位側に接続されたＮチャネ
ルＭＯＳトランジスタ（６）のゲートに接続されている
。また、ＭＯＳトランジスタｆｉｌ 、 （５１のドレ
インにＤＡＴＡ出力（８１に接続されている。また、Ｄ
ＡＴＡ出力（８）はＤＡＴＡ ２人力（９）にも接続さ
れている。
位側に接続されたＮチャネルＭＯＳトランジスタ（６）
のドレインと、ソースが低電位側に接続されたＮチャネ
ルＭＯＳトランジスタ（６）のゲートに接続されている
。また、ＭＯＳトランジスタｆｉｌ 、 （５１のドレ
インにＤＡＴＡ出力（８１に接続されている。また、Ｄ
ＡＴＡ出力（８）はＤＡＴＡ ２人力（９）にも接続さ
れている。
次に動作について説明する。制御信号ＤＤＲが°Ｌ°゛
の場合、トランスミッションゲー） ｆｉｌ 、 ｆ２
＋ ｕオフ状態で、ＭｏＳトランジスタ＋３１ 、 ＋
６１がオン状態となり、ＭＯＳトランジスタ（４）ｌ（
５）はオフ状態となる。
の場合、トランスミッションゲー） ｆｉｌ 、 ｆ２
＋ ｕオフ状態で、ＭｏＳトランジスタ＋３１ 、 ＋
６１がオン状態となり、ＭＯＳトランジスタ（４）ｌ（
５）はオフ状態となる。
この場合は、ＤＡＴＡ出力（８）からＤＡＴＡ ２人力
（９）への入力回路となる。次に制御信号ＤＤＲが°゛
Ｈ°゛の場合、トランスミッションゲー） ｉｌ＋ 、
＋２１はオン状態となり、ＤＡＴＡ １人力（７）が
ＩＩ ＨＩＩの時、Ｍｏ５ トランジスタ（６）がオン
し、ＤＡＴＡ出力（８）に°Ｌ゛が出力される。
（９）への入力回路となる。次に制御信号ＤＤＲが°゛
Ｈ°゛の場合、トランスミッションゲー） ｉｌ＋ 、
＋２１はオン状態となり、ＤＡＴＡ １人力（７）が
ＩＩ ＨＩＩの時、Ｍｏ５ トランジスタ（６）がオン
し、ＤＡＴＡ出力（８）に°Ｌ゛が出力される。
この時、ＭＯＳトランジスタ（３＋ 、 １４） 、
１８１は、オフ状態である。また、ＤＡＴＡ １人力（
７）が“Ｌｏｌの時、ＭＯＳトランジスタ（４）がオン
し、ＤＡＴＡ出力（８）にＩＩ Ｈｌｌが出力される。
１８１は、オフ状態である。また、ＤＡＴＡ １人力（
７）が“Ｌｏｌの時、ＭＯＳトランジスタ（４）がオン
し、ＤＡＴＡ出力（８）にＩＩ Ｈｌｌが出力される。
この時、ＭＯＳトランジスタ（３１、＋５１ 。
（６）はオフ状態である。このように制御信号ＤＤＲが
１１ＨＩ＋の場合、ＤＡＴＡ １人力（７）の逆の信号
をＤＡＴＡ出力（８）に出力する出力回路となる。
１１ＨＩ＋の場合、ＤＡＴＡ １人力（７）の逆の信号
をＤＡＴＡ出力（８）に出力する出力回路となる。
なお、上記実施例では、相補型ＭＯ５入出力回路を示し
たが、これをトランスミッションゲー） ＋２１ 。
たが、これをトランスミッションゲー） ＋２１ 。
Ｍｏ３ トランジスタ（５１、＋６１を除き、Ｐチャネ
ルオープンドレインとしたり、また、トランスミッショ
ンゲー） ［１１、Ｍｏ３ トランジスタ（３１、ｔｅ
ｌを除きＮチャネルオープンドレインとしてもよく、上
記実施例と同様の効果を奏する。
ルオープンドレインとしたり、また、トランスミッショ
ンゲー） ［１１、Ｍｏ３ トランジスタ（３１、ｔｅ
ｌを除きＮチャネルオープンドレインとしてもよく、上
記実施例と同様の効果を奏する。
以上のようにこの発明によれば、出力用ＭＯＳトランジ
スタと、その出力用ＭＯＳｌ−ランジスタのゲートに接
続されたデータ入出力制御用トランスミッションゲート
と、このトランスミッションゲートと、前記出力用ＭＯ
Ｓトランジスタの間に接続さｎｌこのトランジスタと同
一チャネルのＭＯＳ トランジスタを有したので、高速
に動作できる効果がある。
スタと、その出力用ＭＯＳｌ−ランジスタのゲートに接
続されたデータ入出力制御用トランスミッションゲート
と、このトランスミッションゲートと、前記出力用ＭＯ
Ｓトランジスタの間に接続さｎｌこのトランジスタと同
一チャネルのＭＯＳ トランジスタを有したので、高速
に動作できる効果がある。
ｇ１図はこの発明の一実施例による半導体集積回路装置
の入出力回路を示す回路図、第２図に従来の半導体集積
回路装置の入出力（ロ）路を示す図である。 図において、ｆｌｌ 、 （２１Ｉｒｅ トランスミッ
ションゲー） 、＋３１ 、 （４）Ｕ Ｐチャネルエ
ンハンスメント９ ＭＯＳトランジスタ、［５１、＋６
１ｉ’ｉ Ｎチャネルエンハンスメント型ＭＯＳ ｌ−
ランジスタである。 なお、図中同一符号は同一または相当部分を示す。
の入出力回路を示す回路図、第２図に従来の半導体集積
回路装置の入出力（ロ）路を示す図である。 図において、ｆｌｌ 、 （２１Ｉｒｅ トランスミッ
ションゲー） 、＋３１ 、 （４）Ｕ Ｐチャネルエ
ンハンスメント９ ＭＯＳトランジスタ、［５１、＋６
１ｉ’ｉ Ｎチャネルエンハンスメント型ＭＯＳ ｌ−
ランジスタである。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）半導体集積回路の信号入出力回路において、出力
用金属酸化膜半導体（以下ＭＯＳと称する）トランジス
タと、その出力用ＭＯＳトランジスタのゲートに接続さ
れたデータ入出力制御用トランスミッションゲートと、
このトランスミッションゲートと前記出力用ＭＯＳトラ
ンジスタの間に接続され、このトランジスタと同一チャ
ネルのＭＯＳトランジスタを有する半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089122A JPS63253723A (ja) | 1987-04-09 | 1987-04-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089122A JPS63253723A (ja) | 1987-04-09 | 1987-04-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253723A true JPS63253723A (ja) | 1988-10-20 |
Family
ID=13962083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62089122A Pending JPS63253723A (ja) | 1987-04-09 | 1987-04-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434519A (en) * | 1994-10-11 | 1995-07-18 | International Business Machines Corporation | Self-resetting CMOS off-chip driver |
-
1987
- 1987-04-09 JP JP62089122A patent/JPS63253723A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434519A (en) * | 1994-10-11 | 1995-07-18 | International Business Machines Corporation | Self-resetting CMOS off-chip driver |
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