JPS5979632A - ラツチ回路 - Google Patents
ラツチ回路Info
- Publication number
- JPS5979632A JPS5979632A JP57189103A JP18910382A JPS5979632A JP S5979632 A JPS5979632 A JP S5979632A JP 57189103 A JP57189103 A JP 57189103A JP 18910382 A JP18910382 A JP 18910382A JP S5979632 A JPS5979632 A JP S5979632A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- gate
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
- H03K3/35606—Bistable circuits using additional transistors in the input circuit using pass gates with synchronous operation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ラッチ（フリップフロップ）回路に関する
。
。
従来より、第１図に示すようなＭＯＳＦＥＴ （絶縁ゲ
ート型電界効果トランジスタ）で構成されたラッチ回路
がディジタル半導体集積回路装置に用いられている。こ
のラッチ回路にあっては、入力信号が縦列形態にされた
２つのインバータＩＶＬ、、ＩＶ２と、プッシュプル出
力回路とを通して出力端子に伝えられるため、信号伝達
速度が遅いという欠点がある。例えば、８ビツト構成の
マイクロコンピユータにおいては、２ＭＨｚの基本クロ
ックにより動作させられるのに対して、１６ビツト構成
のマイクロコンピュータでは、８ Ｍ Ｈｚの基本クロ
ックにより動作させられる。これに伴い、各回路の高速
化が望まれているが、上記第１図のラッチ回路ではその
信号伝達速度が遅いので使用できない。
ート型電界効果トランジスタ）で構成されたラッチ回路
がディジタル半導体集積回路装置に用いられている。こ
のラッチ回路にあっては、入力信号が縦列形態にされた
２つのインバータＩＶＬ、、ＩＶ２と、プッシュプル出
力回路とを通して出力端子に伝えられるため、信号伝達
速度が遅いという欠点がある。例えば、８ビツト構成の
マイクロコンピユータにおいては、２ＭＨｚの基本クロ
ックにより動作させられるのに対して、１６ビツト構成
のマイクロコンピュータでは、８ Ｍ Ｈｚの基本クロ
ックにより動作させられる。これに伴い、各回路の高速
化が望まれているが、上記第１図のラッチ回路ではその
信号伝達速度が遅いので使用できない。
この発明の目的は、信号伝達速度の高速化を図ったラッ
チ回路を提供することにある。
チ回路を提供することにある。
この発明の他の目的は、低消費電力化を図ったランチ回
路を提供することにある。
路を提供することにある。
この発明の更に他の目的は、以下の説明及び図面から明
らかになるであろう。
らかになるであろう。
第２図には、この発明の一実施例の回路図が示されてい
る。
る。
同図の各回路素子は、公知の半導体集積回路の製造技術
により１個の半導体基板上において形成される。この実
施例では、特に制限されないが、ｎチャンネルＭＯ５Ｆ
ＥＴを用いて構成される。
により１個の半導体基板上において形成される。この実
施例では、特に制限されないが、ｎチャンネルＭＯ５Ｆ
ＥＴを用いて構成される。
ＭＯ３ＦＥＴＱＩとＱ２は、プッシュプル出力回路を構
成する。このＭＯ３ＦＥＴＱＩのゲートには、伝送ゲー
）ＭＯ３ＦＥＴＱ４を通して入力端子ＩＮから供給され
る入力信号が印加され、他方のＭＯ３ＦＥＴＱ２のゲー
トには、伝送ゲートＭＯＳ Ｆ ＥＴＱ ４′を通して
入力端子ＩＮから供給される入力信号がインバータＩＶ
４を介して反転されて印加される。上記伝送ゲートＭＯ
３ＦＥＴＱ４．Ｑ４’ のゲートには、タイミング信号
φが共通に印加されている。
成する。このＭＯ３ＦＥＴＱＩのゲートには、伝送ゲー
）ＭＯ３ＦＥＴＱ４を通して入力端子ＩＮから供給され
る入力信号が印加され、他方のＭＯ３ＦＥＴＱ２のゲー
トには、伝送ゲートＭＯＳ Ｆ ＥＴＱ ４′を通して
入力端子ＩＮから供給される入力信号がインバータＩＶ
４を介して反転されて印加される。上記伝送ゲートＭＯ
３ＦＥＴＱ４．Ｑ４’ のゲートには、タイミング信号
φが共通に印加されている。
そして、ランチ機能を持たせるため、上記プッシュプル
出力回路の出力端子ＯＵＴには、次の回路が設けられる
。上記出力端子ＯＵＴと電源電圧Ｖｃｃとの間には、プ
ルアップ抵抗としてのディプレッション型ＭＯ３ＦＥＴ
Ｑ５が接続される。また、上記出力端子ＯＵＴと接地電
位との間には、駆動ＭＯ３ＦＥＴ、Ｑ６が設けられる。
出力回路の出力端子ＯＵＴには、次の回路が設けられる
。上記出力端子ＯＵＴと電源電圧Ｖｃｃとの間には、プ
ルアップ抵抗としてのディプレッション型ＭＯ３ＦＥＴ
Ｑ５が接続される。また、上記出力端子ＯＵＴと接地電
位との間には、駆動ＭＯ３ＦＥＴ、Ｑ６が設けられる。
このＭＯ５ＦＥＴＱ６のゲートには、上記出力端子ＯＵ
Ｔの出力信号と上記タイミング信号φとを受けるノア（
ＮＯＲ）ゲート回路Ｇ１の出力信号が印加される。
Ｔの出力信号と上記タイミング信号φとを受けるノア（
ＮＯＲ）ゲート回路Ｇ１の出力信号が印加される。
次に、この実施例回路の動作を説明する。
タイミング信号φがハイレベルに立ち上がると、伝送ゲ
ートＭＯ３ＦＥＴＱ４．Ｑ４°がオン状態になり、入力
端子ＩＮからの入力信号をＭＯ３ＦＥＴＱＩ、Ｑ２のゲ
ートに伝える。したがって、上記入力信号がハイレベル
ならＭＯ３ＦＥＴＱＩがオン状態にされ、インバータＩ
Ｖ４を通した入力信号がロウレベルになるのでＭＯ３Ｆ
ＥＴＱ２がオフ状態にされる。また、上記タイミング信
号φのハイレベルにより、ゲート回路Ｇ１の出力がロウ
レベルとなるので、ＭＯ３ＦＥＴＱ６がオフ状態にされ
る。このため、保持レベルがハイレベルであるときには
、出力端子０．ＵＴの出力信号がハイレベルに立ち上が
る。
ートＭＯ３ＦＥＴＱ４．Ｑ４°がオン状態になり、入力
端子ＩＮからの入力信号をＭＯ３ＦＥＴＱＩ、Ｑ２のゲ
ートに伝える。したがって、上記入力信号がハイレベル
ならＭＯ３ＦＥＴＱＩがオン状態にされ、インバータＩ
Ｖ４を通した入力信号がロウレベルになるのでＭＯ３Ｆ
ＥＴＱ２がオフ状態にされる。また、上記タイミング信
号φのハイレベルにより、ゲート回路Ｇ１の出力がロウ
レベルとなるので、ＭＯ３ＦＥＴＱ６がオフ状態にされ
る。このため、保持レベルがハイレベルであるときには
、出力端子０．ＵＴの出力信号がハイレベルに立ち上が
る。
また、上記入力信号がロウレベルならＭＯ３ＦＥＴＱｌ
がオフ状態にされ、インバータＩＶ４を通した入力信号
がハイレベルになるのでＭＯ３ＦＥＴＱ２がオン状態に
される。このときも上記タイミング信号φのハイレベル
により、ゲート回路Ｇ１の出力がロウレベルになってい
るのでＭＯ３ＦＥＴＱ６がオフ状態にされている。この
ため、保持レベルがロウレベルであるときには、出力端
子ＯＵＴの出力信号がロウレベルに立ち下がる。
がオフ状態にされ、インバータＩＶ４を通した入力信号
がハイレベルになるのでＭＯ３ＦＥＴＱ２がオン状態に
される。このときも上記タイミング信号φのハイレベル
により、ゲート回路Ｇ１の出力がロウレベルになってい
るのでＭＯ３ＦＥＴＱ６がオフ状態にされている。この
ため、保持レベルがロウレベルであるときには、出力端
子ＯＵＴの出力信号がロウレベルに立ち下がる。
次に、タイミング信号φがロウレベルに変化すると、Ｍ
Ｏ３ＦＥＴＱ４．Ｑ４’がオフ状態になるので、ＭＯ５
ＦＥＴＱＩ又はＱ２は、そのゲート蓄積電位により一定
期間オン状態を継続する。
Ｏ３ＦＥＴＱ４．Ｑ４’がオフ状態になるので、ＭＯ５
ＦＥＴＱＩ又はＱ２は、そのゲート蓄積電位により一定
期間オン状態を継続する。
上記タイミング信号φのロウレベルにより、ゲート回路
Ｇ１が開き、上記出力端子ＯＵＴの信号を反転してＭＯ
３ＦＥＴＱ６のゲートに伝える。したがって、上記出力
信号がハイレベルならＭＯ３ＦＥＴＱ６をオフ状態にす
るので、プルアップＭＯ３ＦＥＴＱ５により出力端子Ｏ
ＵＴのハイレベルを保持する。また、上記出力信号がロ
ウレベルならゲート回路Ｇ１の出力がハイレベルになり
ＭＯ３ＦＥＴＱ６をオン状態にするので出力端子ＯＵＴ
のレベルをロウレベルに保持させる。
Ｇ１が開き、上記出力端子ＯＵＴの信号を反転してＭＯ
３ＦＥＴＱ６のゲートに伝える。したがって、上記出力
信号がハイレベルならＭＯ３ＦＥＴＱ６をオフ状態にす
るので、プルアップＭＯ３ＦＥＴＱ５により出力端子Ｏ
ＵＴのハイレベルを保持する。また、上記出力信号がロ
ウレベルならゲート回路Ｇ１の出力がハイレベルになり
ＭＯ３ＦＥＴＱ６をオン状態にするので出力端子ＯＵＴ
のレベルをロウレベルに保持させる。
このようなゲート回路Ｇ１と上記ＭＯＳ Ｆ ＥＴＱ５
．Ｑ６との動作により、上記出力ＭＯ３ＦＥＴＱＩ又は
Ｑ２のゲート蓄積電荷が消滅してもその出力端子ＯＵＴ
の出力レベルを保持させることができる。
．Ｑ６との動作により、上記出力ＭＯ３ＦＥＴＱＩ又は
Ｑ２のゲート蓄積電荷が消滅してもその出力端子ＯＵＴ
の出力レベルを保持させることができる。
第３図には、この発明の他の一実施例の回路図が示され
ている。
ている。
この実施例では、上記プッシュプル出力ＭＯ８ＦＥＴＱ
１．Ｑ２のゲートには、上記同様な伝送ゲートＭＯ５Ｆ
ＥＴＱ４．Ｑ４”を通してタイミング信号φを供給する
。そして、このＭＯ３ＦＥＴＱ４のゲートに入力端子Ｉ
Ｎからの入力信号を印加し、他のＭＯ３ＦＥＴＱ４°の
ゲートにインバータＴＶ４”により反転した入力信号を
印加している。いま、入力信号がハイレベルなら伝送ゲ
−）ＭＯ３ＦＥＴＱ４のみをオン状態するので、タイミ
ング信号φのハイレベルがＭＯ３ＦＥＴＱ１のゲートに
伝えられ、ＭＯ３ＦＥＴＱＩがオン状態になるため出力
端子ＯＵＴをハイレベルにする。一方、入力信号がロウ
レベルなら伝送ゲートＭＯ３ＦＥＴＱ４”のみをオン状
態にするので、タイミング信号φのハイレベルがＭＯ３
ＦＥＴＱ２のゲートに伝えられ、ＭＯ３ＦＥＴＱ２がオ
ン状態になるため出力端子ＯＵＴをロウレベルにする。
１．Ｑ２のゲートには、上記同様な伝送ゲートＭＯ５Ｆ
ＥＴＱ４．Ｑ４”を通してタイミング信号φを供給する
。そして、このＭＯ３ＦＥＴＱ４のゲートに入力端子Ｉ
Ｎからの入力信号を印加し、他のＭＯ３ＦＥＴＱ４°の
ゲートにインバータＴＶ４”により反転した入力信号を
印加している。いま、入力信号がハイレベルなら伝送ゲ
−）ＭＯ３ＦＥＴＱ４のみをオン状態するので、タイミ
ング信号φのハイレベルがＭＯ３ＦＥＴＱ１のゲートに
伝えられ、ＭＯ３ＦＥＴＱＩがオン状態になるため出力
端子ＯＵＴをハイレベルにする。一方、入力信号がロウ
レベルなら伝送ゲートＭＯ３ＦＥＴＱ４”のみをオン状
態にするので、タイミング信号φのハイレベルがＭＯ３
ＦＥＴＱ２のゲートに伝えられ、ＭＯ３ＦＥＴＱ２がオ
ン状態になるため出力端子ＯＵＴをロウレベルにする。
また、この実施例では、上記第２図の回路におけるプル
アップＭＯ３ＦＥＴＱ５を通して流れる直流電流の発生
を防止するため、」二記ディプレッジａン型ＭＯ３ＦＥ
ＴＱ５に代え、エンハンスメント型ＭＯ３ＦＥＴＱ５′
が用いられる。このＭＯ３ＦＥＴＱ５“ のゲートには
、上記タイミング出力φとインバータＴＶ５を通して反
転された出力端子ＯＵＴの出力信号を受けるノアゲート
回路Ｇ２の出力が印加される。
アップＭＯ３ＦＥＴＱ５を通して流れる直流電流の発生
を防止するため、」二記ディプレッジａン型ＭＯ３ＦＥ
ＴＱ５に代え、エンハンスメント型ＭＯ３ＦＥＴＱ５′
が用いられる。このＭＯ３ＦＥＴＱ５“ のゲートには
、上記タイミング出力φとインバータＴＶ５を通して反
転された出力端子ＯＵＴの出力信号を受けるノアゲート
回路Ｇ２の出力が印加される。
この実施例のレベル保持回路の動作を次に説明する。
タイミング信号ψがロウレベルになると、ゲート回路Ｇ
ｌ、（，２が共に開き、出力端子ＯＵ Ｔがハイレベル
ならゲート回路Ｇ２の出力がハイレベルとなりＭＯ３Ｆ
ＥＴＱ５’ をオン状態にし、ゲート回路Ｇｌの出力が
ロウレベルとなりＭＯ３ＦＥＴＱ６をオフ状態にするの
で、ＭＯ３ＦＥＴＱ５°のオン状態により出力端子ＯＵ
Ｔのハイレベル出力信号を保持させることになる。一方
、出力端子ＯＵＴがロウレベルならゲート回路Ｇ２の出
力がロウレベルとなりＭＯ３ＦＥＴＱ５°をオフ状態に
し、ゲート回路Ｇ１の出力がハイレベルとなりＭＯ３Ｆ
ＥＴＱ６をオン状態にするので、ＭＯ３ＦＥＴＱ６のオ
ン状態により出力端子ＯＵＴのロウレベル出力信号を保
持させることになる。
ｌ、（，２が共に開き、出力端子ＯＵ Ｔがハイレベル
ならゲート回路Ｇ２の出力がハイレベルとなりＭＯ３Ｆ
ＥＴＱ５’ をオン状態にし、ゲート回路Ｇｌの出力が
ロウレベルとなりＭＯ３ＦＥＴＱ６をオフ状態にするの
で、ＭＯ３ＦＥＴＱ５°のオン状態により出力端子ＯＵ
Ｔのハイレベル出力信号を保持させることになる。一方
、出力端子ＯＵＴがロウレベルならゲート回路Ｇ２の出
力がロウレベルとなりＭＯ３ＦＥＴＱ５°をオフ状態に
し、ゲート回路Ｇ１の出力がハイレベルとなりＭＯ３Ｆ
ＥＴＱ６をオン状態にするので、ＭＯ３ＦＥＴＱ６のオ
ン状態により出力端子ＯＵＴのロウレベル出力信号を保
持させることになる。
第４図には、この発明の他の一実施例の回路図が示され
ている。
ている。
この実施例回路において、レベル保持回路は、上記第２
図の回路と同様であるのでその説明を省略する。また、
入力信号の取込みの基本的方式は、第３図の回路と同様
であり、出力ハイレベルを高レベルにするため、次のブ
ートスドラ・２プ回路が付加されている。
図の回路と同様であるのでその説明を省略する。また、
入力信号の取込みの基本的方式は、第３図の回路と同様
であり、出力ハイレベルを高レベルにするため、次のブ
ートスドラ・２プ回路が付加されている。
すなわち、出力ＭＯ３ＦＥＴＱＩとドレイン。
ゲートが共通接続されたＭＯ３ＦＥＴＱ７が設けらる。
このＭＯ３ＦＥＴＱ７のソースと接地電位間には、ＭＯ
３ＦＥＴＱ８が設けられ、上記Ｍ。
３ＦＥＴＱ８が設けられ、上記Ｍ。
５ＦＥＴＱ７のゲートとＭＯ’５ＦＥＴＱ７．Ｑ８の接
続点との間には、ブートストランプ容量ＣＢが設けられ
る。上記ＭＯ３ＦＥＴＱ８のゲートには、入力端子ＩＮ
からの入力信号とタイミング信号φとを受けるナントゲ
ート回路Ｇ３の出力が印加される。そして、伝送ゲート
ＭＯ３ＦＥＴＱ４”のゲートには、入力端子ＩＮからの
入力信号がインバータＩＶ４を通して反転されるととも
にそのゲートに電源電圧Ｖｃｃが印加されたカットＭＯ
３ＦＥＴＱ９を介して供給されている。
続点との間には、ブートストランプ容量ＣＢが設けられ
る。上記ＭＯ３ＦＥＴＱ８のゲートには、入力端子ＩＮ
からの入力信号とタイミング信号φとを受けるナントゲ
ート回路Ｇ３の出力が印加される。そして、伝送ゲート
ＭＯ３ＦＥＴＱ４”のゲートには、入力端子ＩＮからの
入力信号がインバータＩＶ４を通して反転されるととも
にそのゲートに電源電圧Ｖｃｃが印加されたカットＭＯ
３ＦＥＴＱ９を介して供給されている。
この実施例回路の入力部のブートストラップ動作を次に
説明する。
説明する。
入力端子ＩＮからの入力信号がハイレベルのときでタイ
ミング信号φがロウレベルのとき、ゲート回路Ｇ３の出
力が上記タイミング信号φのロウレベルによりハイレベ
ルとなってＭＯ３ＦＥＴＱ８をオン状態にしている。し
たがって、タイミング信号φのハイレベルへの立ち上が
りでＭＯ３ＦＢＴＱＩ、Ｑ７をオン状態にするとともに
ブートスＩ・ランプ容量ＣＢをチャージアップする。そ
して、ゲート回路Ｇ３の出力が少し遅れてロウレベルに
立ち下がりＭＣｌＦＥＴＱ８をオフ状態にする。このＭ
ＣｌＦＥＴＱＢのオフ状態によりＭＣｌＦＥＴＱ７．Ｇ
８の接続点の電位がハイレベルに立ち上がるので、ＭＣ
ｌＦＥＴＱＩ、Ｇ７のゲートにブートストラップ容量Ｃ
Ｂで形成されたブートストラップ電圧が印加されること
になる。したがって、その出力端子ＯＵＴには、電源電
圧Ｖｃｃレベルの高レベルが得られる。
ミング信号φがロウレベルのとき、ゲート回路Ｇ３の出
力が上記タイミング信号φのロウレベルによりハイレベ
ルとなってＭＯ３ＦＥＴＱ８をオン状態にしている。し
たがって、タイミング信号φのハイレベルへの立ち上が
りでＭＯ３ＦＢＴＱＩ、Ｑ７をオン状態にするとともに
ブートスＩ・ランプ容量ＣＢをチャージアップする。そ
して、ゲート回路Ｇ３の出力が少し遅れてロウレベルに
立ち下がりＭＣｌＦＥＴＱ８をオフ状態にする。このＭ
ＣｌＦＥＴＱＢのオフ状態によりＭＣｌＦＥＴＱ７．Ｇ
８の接続点の電位がハイレベルに立ち上がるので、ＭＣ
ｌＦＥＴＱＩ、Ｇ７のゲートにブートストラップ容量Ｃ
Ｂで形成されたブートストラップ電圧が印加されること
になる。したがって、その出力端子ＯＵＴには、電源電
圧Ｖｃｃレベルの高レベルが得られる。
なお、上記入力信号がロウレベルのときには、ＭＣｌＦ
ＥＴＱ４がオフ状態であり、ＭＣｌ５ＦＥＴＱ ４’
がオン状態になっているので、タイミング信号φのハイ
レベルへの立ち上がりとともにＭＣｌＦＥＴＱ４’ の
ゲート、チャンネル間のセルフブートストラップ作用に
よりタイミング信号φのハイレベルがそのままレベル損
失なく ＭＯＳ ＦＥＴＱ２のゲートに伝えられ、ＭＣ
ｌＦＥＴＱ２がオン状態になって、その出力レベルをロ
ウレベルにする。
ＥＴＱ４がオフ状態であり、ＭＣｌ５ＦＥＴＱ ４’
がオン状態になっているので、タイミング信号φのハイ
レベルへの立ち上がりとともにＭＣｌＦＥＴＱ４’ の
ゲート、チャンネル間のセルフブートストラップ作用に
よりタイミング信号φのハイレベルがそのままレベル損
失なく ＭＯＳ ＦＥＴＱ２のゲートに伝えられ、ＭＣ
ｌＦＥＴＱ２がオン状態になって、その出力レベルをロ
ウレベルにする。
以上説明した実施例回路においては、入力信号を信号取
込み回路を介して直接出力回路を構成するプッシュプル
回路を駆動するので、その信号伝達速度を速くすること
ができる。ちなみに、本願発明者によるコンピュータシ
ミュレーション結果によれば、上記第１図の回路では、
出力伝達時間が約２６ナノ秒であるのに対し、例えば第
４図の実施例回路では、約１０ナノ秒と大幅な高速動作
を実現することができる。したがって、例えば前記１６
ビツト構成のマイクロコンピュータにおけるランチ出力
回路としても十分使用することができる。
込み回路を介して直接出力回路を構成するプッシュプル
回路を駆動するので、その信号伝達速度を速くすること
ができる。ちなみに、本願発明者によるコンピュータシ
ミュレーション結果によれば、上記第１図の回路では、
出力伝達時間が約２６ナノ秒であるのに対し、例えば第
４図の実施例回路では、約１０ナノ秒と大幅な高速動作
を実現することができる。したがって、例えば前記１６
ビツト構成のマイクロコンピュータにおけるランチ出力
回路としても十分使用することができる。
また、レベル保持回路は、出力端子ＯＵＴでのリーク電
流によるレベル低下を補うだけの微少電流を供給するも
のであるので、その消費電流が極めて小さいことと、直
流電流を消費するインバータ、ゲート回路の数を少なく
できるから全体としての消費電力を小さくすることもで
きる。
流によるレベル低下を補うだけの微少電流を供給するも
のであるので、その消費電流が極めて小さいことと、直
流電流を消費するインバータ、ゲート回路の数を少なく
できるから全体としての消費電力を小さくすることもで
きる。
この発明は、前記実施例に限定されない。
上記第２図の実施例回路において、ＭＣｌＦＥＴＱ５は
、例えばポリシリコン抵抗素子を利用するものであって
もよい。また、ＭＯＳＦＥＴは、１ ｐチャンネルＭＯ３ＦＦ、Ｔを用いるもの、あるいはｎ
チャンネルＭＯ３ＦＥＴとｐチャンネルＭＯ３ＦＥＴと
を組合せて構成される０Ｍ０３回路により構成するもの
、さらには、バイポーラ型トランジスタを用いるもの等
積々の回路素子を利用することができる。
、例えばポリシリコン抵抗素子を利用するものであって
もよい。また、ＭＯＳＦＥＴは、１ ｐチャンネルＭＯ３ＦＦ、Ｔを用いるもの、あるいはｎ
チャンネルＭＯ３ＦＥＴとｐチャンネルＭＯ３ＦＥＴと
を組合せて構成される０Ｍ０３回路により構成するもの
、さらには、バイポーラ型トランジスタを用いるもの等
積々の回路素子を利用することができる。
また、上記入力信号を取り込む回路は、ゲート回路を用
いるものであってもよい。
いるものであってもよい。
この発明は、上記ランチ出力回路の他、半導体集積回路
装置内における信号を保持するための内部ラッチ回路と
しても用いることができるものである。
装置内における信号を保持するための内部ラッチ回路と
しても用いることができるものである。
第１図は、従来用いられていたラッチ回路の一例を示す
回路図、 第２図は、この発明の一実施例を示す回路図、第３図は
、この発明の他の一実施例を示す回路図、 第４図は、この発明の更に他の一実施例を示す回路図で
ある。 ２
回路図、 第２図は、この発明の一実施例を示す回路図、第３図は
、この発明の他の一実施例を示す回路図、 第４図は、この発明の更に他の一実施例を示す回路図で
ある。 ２
Claims (1)
- 【特許請求の範囲】 １、所定のタイミング信号に制御されるゲート回路を通
した入力信号を受けるプッシュプル出力回路と、このプ
ッシュプル出力回路の出力端子に設、けられ、上記タイ
ミング信号により上記プッシュプル出力回路に対して相
補的に動作状態にされる出力レベル保持回路とを含むこ
とを特徴とするラッチ回路。 ２、上記レベル保持回路は、上記プッシュプル出力回路
の出力端子と一方の電柳端子との間に設けられた抵抗手
段と、上記出力端子と他方の電源端子との間に設けられ
た駆動手段と、上記タイミング信号により上記出力端子
の信号を駆動手段に伝えるゲート回路とで構成されるも
のであることを特徴とする特許請求の範囲第１項記載の
ラッチ回路。 ３、上記レベル保持回路は、上記プッシュプル出力回路
の出力端子と電源電圧端子と接地端子との間にそれぞれ
設けられた駆動手段と、上記タイミング信号によ□り上
記出力端子の信号を上記駆動手段に相補的に伝える一対
のゲート回路とで構成されるものであることを特徴とす
る特許請求の範囲第１項記載のラッチ回路。 ４、上記各回路は、ＭＯＳＦＥＴで構成された半導体集
積回路装置の出力回路として用いられるものであること
を特徴とする特許請求の範囲第１、第２又は第３項記載
のランチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189103A JPS5979632A (ja) | 1982-10-29 | 1982-10-29 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57189103A JPS5979632A (ja) | 1982-10-29 | 1982-10-29 | ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979632A true JPS5979632A (ja) | 1984-05-08 |
Family
ID=16235403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57189103A Pending JPS5979632A (ja) | 1982-10-29 | 1982-10-29 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979632A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227674A (en) * | 1990-09-12 | 1993-07-13 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5378934A (en) * | 1990-09-12 | 1995-01-03 | Hitachi, Ltd. | Circuit having a master-and-slave and a by-pass |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54140444A (en) * | 1978-04-24 | 1979-10-31 | Hitachi Ltd | Ratch circuit |
| JPS5597092A (en) * | 1979-01-12 | 1980-07-23 | Sanyo Electric Co Ltd | Electronic circuit |
-
1982
- 1982-10-29 JP JP57189103A patent/JPS5979632A/ja active Pending
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|---|---|---|---|---|
| US5227674A (en) * | 1990-09-12 | 1993-07-13 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5378934A (en) * | 1990-09-12 | 1995-01-03 | Hitachi, Ltd. | Circuit having a master-and-slave and a by-pass |
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