JPS63231278A - 相補型ｍｏｓトランジスタよりなるテスト回路 - Google Patents
相補型ｍｏｓトランジスタよりなるテスト回路Info
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- JPS63231278A JPS63231278A JP62066579A JP6657987A JPS63231278A JP S63231278 A JPS63231278 A JP S63231278A JP 62066579 A JP62066579 A JP 62066579A JP 6657987 A JP6657987 A JP 6657987A JP S63231278 A JPS63231278 A JP S63231278A
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- 238000010586 diagram Methods 0.000 description 5
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- Tests Of Electronic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータのテスト回路に関する。
゛
〔従来の技術〕
従来、この種のテスト回路は、第３図に示すように、入
力端子３０１にドレインとケートが接続された第１のＮ
チャネル型ＭＯＳトランジスタ（以下ｎ−ｃｈＴｒと略
す）３０２と、第１のｎ−ｃｈ Ｔｒ ３０２のソース
にドレインとゲートが接続された第２のｎ−ｃｈ Ｔｒ
３０３と、ドレインとケートが第２のｎ−ｃｈＴｒ
３０３のソースに、ソースが入力端子３０１に接続され
た第７のｎ−ａｈ Ｔｒ ３０４と、入力端子３０１の
入力信号が入力される第１のＰチャネル型ＭＯＳトラン
ジスタ（以下ｐ−ｃｈ Ｔｒと略す）と第９のｎ−ｃｈ
Ｔｒよりなる第１のインバータ３０５ と、ゲートが
第１のインバータ３０５の出力に、ドレインが第２のｎ
−ｃｈ Ｔｒ ３０３のソースに、ソースがＧＮＤに接
続された第８のｎ−ｃｈ Ｔｒ ３０６と、第８のｎ−
ｃｈＴｒ ３０６のドレインかゲートに、ドレインがＶ
ＤＤ電位に接続された第３のｎ−ｃｈ Ｔｒ ：］０７
と、ドレインが第３のｎ−ｃｈＴｒ ３０７のソースに
、ゲートが第１のインバータ３０５の出力に、ソースが
ＧＮＤに接続された第４のｎ−ｃｈ Ｔｒ ３０Ｂと、
ドレインが第４のｎ−ｃｈ Ｔｒ ３０８のドレインに
、ゲートかＶＤＤ電位に、ソースがＧＮＤに接続された
オン抵抗値が高い第１０のｎ−ｃｈ Ｔｒ ３０９と、
第１０のｎ−ｃｈ Ｔｒ ３０９のドレインが入力され
、第２のｐ−ｃｈ Ｔｒと第５のｎ−ｃｈ Ｔｒよりな
る第２のインバータ３１０と、第２のインバータ３１（
ｌの出力か入力される第３のｐ−ｃｈ Ｔｒと第６のｎ
−ｃｈ Ｔｒよりなる第３のインバータ３１１とから構
成され、第３のインバータ３１１の出力かテスト信号３
］２となるようになっていた。
力端子３０１にドレインとケートが接続された第１のＮ
チャネル型ＭＯＳトランジスタ（以下ｎ−ｃｈＴｒと略
す）３０２と、第１のｎ−ｃｈ Ｔｒ ３０２のソース
にドレインとゲートが接続された第２のｎ−ｃｈ Ｔｒ
３０３と、ドレインとケートが第２のｎ−ｃｈＴｒ
３０３のソースに、ソースが入力端子３０１に接続され
た第７のｎ−ａｈ Ｔｒ ３０４と、入力端子３０１の
入力信号が入力される第１のＰチャネル型ＭＯＳトラン
ジスタ（以下ｐ−ｃｈ Ｔｒと略す）と第９のｎ−ｃｈ
Ｔｒよりなる第１のインバータ３０５ と、ゲートが
第１のインバータ３０５の出力に、ドレインが第２のｎ
−ｃｈ Ｔｒ ３０３のソースに、ソースがＧＮＤに接
続された第８のｎ−ｃｈ Ｔｒ ３０６と、第８のｎ−
ｃｈＴｒ ３０６のドレインかゲートに、ドレインがＶ
ＤＤ電位に接続された第３のｎ−ｃｈ Ｔｒ ：］０７
と、ドレインが第３のｎ−ｃｈＴｒ ３０７のソースに
、ゲートが第１のインバータ３０５の出力に、ソースが
ＧＮＤに接続された第４のｎ−ｃｈ Ｔｒ ３０Ｂと、
ドレインが第４のｎ−ｃｈ Ｔｒ ３０８のドレインに
、ゲートかＶＤＤ電位に、ソースがＧＮＤに接続された
オン抵抗値が高い第１０のｎ−ｃｈ Ｔｒ ３０９と、
第１０のｎ−ｃｈ Ｔｒ ３０９のドレインが入力され
、第２のｐ−ｃｈ Ｔｒと第５のｎ−ｃｈ Ｔｒよりな
る第２のインバータ３１０と、第２のインバータ３１（
ｌの出力か入力される第３のｐ−ｃｈ Ｔｒと第６のｎ
−ｃｈ Ｔｒよりなる第３のインバータ３１１とから構
成され、第３のインバータ３１１の出力かテスト信号３
］２となるようになっていた。
入力端子３０１に例えばＶｎｏ ＋ ２ ［Ｖ］が印加
された場合、第３のｎ−ｃｈ Ｔｒ ３０７のケートに
は第１のｎ−ｃｈ Ｔｒ ３０２と第２のｎ−ｃｈ Ｔ
ｒ ３０３のスレショルド電圧分の和、例えば２ ＶＴ
降下したＶＤＤ＋２−２ＶＴ［Ｖ］か印加されるので、
第３のｎ−ｃｈ Ｔｒ ３０７ではそのオン電流か流れ
第３のｎ−ａｈ Ｔｒ ３０７のソースである点３１３
は第３のｎ−ｃｈ Ｔｒ ３０７と第１Ｏのｎ−ｃｈＴ
ｒ ３０９のオン抵抗比によるＶＤＤ電位とＧＮＤの間
である第１の電位が発生し、第２のインバータ３１０に
入力されその出力か第３のインバータ３１１に入力され
ることにより、テスト信号３１２かＶＤＤ電位になる。
された場合、第３のｎ−ｃｈ Ｔｒ ３０７のケートに
は第１のｎ−ｃｈ Ｔｒ ３０２と第２のｎ−ｃｈ Ｔ
ｒ ３０３のスレショルド電圧分の和、例えば２ ＶＴ
降下したＶＤＤ＋２−２ＶＴ［Ｖ］か印加されるので、
第３のｎ−ｃｈ Ｔｒ ３０７ではそのオン電流か流れ
第３のｎ−ａｈ Ｔｒ ３０７のソースである点３１３
は第３のｎ−ｃｈ Ｔｒ ３０７と第１Ｏのｎ−ｃｈＴ
ｒ ３０９のオン抵抗比によるＶＤＤ電位とＧＮＤの間
である第１の電位が発生し、第２のインバータ３１０に
入力されその出力か第３のインバータ３１１に入力され
ることにより、テスト信号３１２かＶＤＤ電位になる。
また、入力端子３０１にＶｎｏ電位が印加された場合は
、点３］３は上述のＶＤＤ ＋ ２ ［Ｖ］か印加され
た場合と異なり第３のｎ−ｃｈ Ｔｒ ３０７のオン抵
抗値か高いため、Ｖｏｏ電位とＧＮＤの間ではあるか上
記第１の電位よりＧＮＤに近い第２の電位を発生し、テ
スト信号３１２はＧＮＤ電位になる。
、点３］３は上述のＶＤＤ ＋ ２ ［Ｖ］か印加され
た場合と異なり第３のｎ−ｃｈ Ｔｒ ３０７のオン抵
抗値か高いため、Ｖｏｏ電位とＧＮＤの間ではあるか上
記第１の電位よりＧＮＤに近い第２の電位を発生し、テ
スト信号３１２はＧＮＤ電位になる。
上述した従来のテスト回路は、入力端子３０１にＶＤＤ
電位が印加されている時には第３のｎ−ｃｈ Ｔｒ３０
７と第１Ｏのｎ−ｃｈ Ｔｒ ３０９を通してＶＤＤよ
りＧＮＤに流れる電流および第２のｐ−ｃｈ Ｔｒと第
５のｎ−ｃｈＴ「を通して流れる電流が存在するという
欠点および素子数が多いという欠点がある。
電位が印加されている時には第３のｎ−ｃｈ Ｔｒ３０
７と第１Ｏのｎ−ｃｈ Ｔｒ ３０９を通してＶＤＤよ
りＧＮＤに流れる電流および第２のｐ−ｃｈ Ｔｒと第
５のｎ−ｃｈＴ「を通して流れる電流が存在するという
欠点および素子数が多いという欠点がある。
本発明の相補型ＭＯ３）ランジスタよりなるテスト回路
は、 入力端子にドレインとゲートが接続された第１のＮチャ
ネル型ＭＯＳトランジスタと、第１のＮチャネル型ＭＯ
Ｓトランジスタのソースにドレインとゲートか接続され
た第２のＮチャネル型ＭＯＳトランジスタと、 ドレインが電源電位に、ゲートが第２のＮチャネル型Ｍ
ＯＳトランジスタのソースにそれぞれ接ソースが第３の
Ｎチャネル型ＭＯＳ）ランジスタのソースに、ゲートか
制御信号線にそれぞれ接続された第１のＰチャネル型Ｍ
ＯＳトランジスタと、 ドレインが第１のＰチャネル型ＭＯ５Ｉ−ランシスタの
ドレインに、ゲートか電源電位に、ソースがグランド電
位にそれぞれ接続された第４のＮチャネル型ＭＯＳトラ
ンジスタと、 第１のＰチャネル型ＭＯＳトランジスタのドレインと第
４のＮチャネル型ＭＯＳトランジスタのドレインの接続
点か入力される、第２のＰチャネル型ＭＯＳトランジス
タと第５のＮチャネル型ＭＯＳトランジスタよりなる第
１のインバータ回路と、 第１のインバータ回路の出力が入力される、第３のＰチ
ャネル型ＭＯＳトランジスタと第６のＮチャネル型ＭＯ
Ｓトランジスタよりなる第２のインバータ回路とを有す
る。
は、 入力端子にドレインとゲートが接続された第１のＮチャ
ネル型ＭＯＳトランジスタと、第１のＮチャネル型ＭＯ
Ｓトランジスタのソースにドレインとゲートか接続され
た第２のＮチャネル型ＭＯＳトランジスタと、 ドレインが電源電位に、ゲートが第２のＮチャネル型Ｍ
ＯＳトランジスタのソースにそれぞれ接ソースが第３の
Ｎチャネル型ＭＯＳ）ランジスタのソースに、ゲートか
制御信号線にそれぞれ接続された第１のＰチャネル型Ｍ
ＯＳトランジスタと、 ドレインが第１のＰチャネル型ＭＯ５Ｉ−ランシスタの
ドレインに、ゲートか電源電位に、ソースがグランド電
位にそれぞれ接続された第４のＮチャネル型ＭＯＳトラ
ンジスタと、 第１のＰチャネル型ＭＯＳトランジスタのドレインと第
４のＮチャネル型ＭＯＳトランジスタのドレインの接続
点か入力される、第２のＰチャネル型ＭＯＳトランジス
タと第５のＮチャネル型ＭＯＳトランジスタよりなる第
１のインバータ回路と、 第１のインバータ回路の出力が入力される、第３のＰチ
ャネル型ＭＯＳトランジスタと第６のＮチャネル型ＭＯ
Ｓトランジスタよりなる第２のインバータ回路とを有す
る。
本発明は、第３のｎ −ｃ ｈ ’Ｆｒと第４のｎ−ｃ
ｈ Ｔｒの間に第１のｐ−ｃｈ Ｔｒを追加し、そのゲ
ートをストップ信号で制御するようにしたちのである。
ｈ Ｔｒの間に第１のｐ−ｃｈ Ｔｒを追加し、そのゲ
ートをストップ信号で制御するようにしたちのである。
入力端子に、例えばＶＤＤ ＋ ２ ［Ｖ］が印加され
第１のｐ−ｃｈ Ｔｒのケート信号であるストップ信号
かＧＮＤ電位である場合、上述の従来例と同様に第３の
ｎ−ｃｈ Ｔｒ 、第１のｐ−ｃｈ Ｔｒ 、第４のｎ
−ｃｈ Ｔｒのオン抵抗比により定められるＶＤＤ電位
とＧＮＤの間の第１の電位に接続点は設定され、テスト
信号がアクティブであるＶＤｎ電位を出力する。また、
入力端子にＶＤＤ電位が印加され、かつ消費電流を減少
させたい時は、ストップ信号をＶＤＤ電位に設定すれば
、接続点がＧＮＤ電位となり、従来例と同じくテスト信
号をノンアクティブであるＧＮＤ電位にてきる。それに
加えて第１のｐ−ｃｈ Ｔｒかオフしているため、第３
のｎ−ｃｈ Ｔｒ 、第１のｐ−ｃｈ Ｔｒ 、第４の
ｎ−ｃｈ Ｔｒを通してＶｎｏからＧＮＤに流れる電流
および第２のｐ−ｃｈ Ｔｒと第５のｎ−ｃｈ Ｔｒよ
りなる第１のインバータにおけるＶＤＤからＧＮＤに流
れる電流も存在しない。
第１のｐ−ｃｈ Ｔｒのケート信号であるストップ信号
かＧＮＤ電位である場合、上述の従来例と同様に第３の
ｎ−ｃｈ Ｔｒ 、第１のｐ−ｃｈ Ｔｒ 、第４のｎ
−ｃｈ Ｔｒのオン抵抗比により定められるＶＤＤ電位
とＧＮＤの間の第１の電位に接続点は設定され、テスト
信号がアクティブであるＶＤｎ電位を出力する。また、
入力端子にＶＤＤ電位が印加され、かつ消費電流を減少
させたい時は、ストップ信号をＶＤＤ電位に設定すれば
、接続点がＧＮＤ電位となり、従来例と同じくテスト信
号をノンアクティブであるＧＮＤ電位にてきる。それに
加えて第１のｐ−ｃｈ Ｔｒかオフしているため、第３
のｎ−ｃｈ Ｔｒ 、第１のｐ−ｃｈ Ｔｒ 、第４の
ｎ−ｃｈ Ｔｒを通してＶｎｏからＧＮＤに流れる電流
および第２のｐ−ｃｈ Ｔｒと第５のｎ−ｃｈ Ｔｒよ
りなる第１のインバータにおけるＶＤＤからＧＮＤに流
れる電流も存在しない。
〔実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の相補型ＭＯＳトランジスタよりなるテ
スト回路の第１の実施例の回路図である。
スト回路の第１の実施例の回路図である。
本実施例では入力端子１０１に第１のｎ−ｃｈ Ｔｒ１
０２と第２のｎ−ｃｈ Ｔｒ １０３とか縦続接続され
て、第３のｎ−ｃｈ Ｔｒ １０４のゲートに入力し、
ドレインがＶＤＤ電位に接続された第３のｎ−ｃｈ Ｔ
ｒ １０４とケートがＶＤＤ電位にソースがＧＮＤに接
続された第４のｎ−ｃｈ Ｔｒ １０６の間にゲート信
号がストップ信号＋０７である第１のｐ−ｃｈ Ｔｒ’
１０５を縦続接続し、第１のｐ−ｃｈ Ｔｒ １０５と
第４のｎ−ｃｈ Ｔｒ １０６の接続点１１１を第１の
インバータ１０８に入力し、その出力を第２のインバー
タ１０９に入力しその出力をテスト信号１１０としてい
る。
０２と第２のｎ−ｃｈ Ｔｒ １０３とか縦続接続され
て、第３のｎ−ｃｈ Ｔｒ １０４のゲートに入力し、
ドレインがＶＤＤ電位に接続された第３のｎ−ｃｈ Ｔ
ｒ １０４とケートがＶＤＤ電位にソースがＧＮＤに接
続された第４のｎ−ｃｈ Ｔｒ １０６の間にゲート信
号がストップ信号＋０７である第１のｐ−ｃｈ Ｔｒ’
１０５を縦続接続し、第１のｐ−ｃｈ Ｔｒ １０５と
第４のｎ−ｃｈ Ｔｒ １０６の接続点１１１を第１の
インバータ１０８に入力し、その出力を第２のインバー
タ１０９に入力しその出力をテスト信号１１０としてい
る。
入力端子１０１に、例えばＶＤＤ ＋２ ［Ｖ］が印加
され第１のｐ−ｃｈ Ｔｒ １０５のゲート信号である
ストップ信号１０７がＧＮＤ電位である場合、上述の従
来例と同様に第３のｎ−ｃｈ Ｔｒ １０４ 、第１の
ｐ−ｃｈ Ｔｒ１０５、第４のｎ−ｃｈ Ｔｒ １０６
のオン抵抗比により定められるＶｏυ電位とＧＮＤの間
の第１の電位に点１１１は設定され、テスト信号１１１
１がアクティブであるＶｎｏ電位が出力される。また、
入力端子１０１にＶＤＤ電位か印加され、かつ消費電流
を減少させたい時は、ストップ信号１０７をＶＤＤ電位
に設定すれば、点１１１がＧＮＤ電位となり、従来例と
同しくテスト信％ １１０をノンアクティブであるＧＮ
Ｄ電位にてきる。それに加えて第１のｐ−ｃｈ Ｔｒ
１０５かオフしているため、第３のｎ−ｃｈ Ｔｒ １
０４ 、第１のｐ−ｃｈ Ｔｒ １０５ 、第４のｎ−
ｃｈ Ｔｒ １０６を通してＶＤＤからＧＮＤに流れる
電流および第２のｐ−ｃｈ Ｔｒと第５のｎ−ｃｈ Ｔ
ｒよりなる第１のインバータ１０８におけるｖＤＤから
ＧＮＤに流れる電流も存在しない。
され第１のｐ−ｃｈ Ｔｒ １０５のゲート信号である
ストップ信号１０７がＧＮＤ電位である場合、上述の従
来例と同様に第３のｎ−ｃｈ Ｔｒ １０４ 、第１の
ｐ−ｃｈ Ｔｒ１０５、第４のｎ−ｃｈ Ｔｒ １０６
のオン抵抗比により定められるＶｏυ電位とＧＮＤの間
の第１の電位に点１１１は設定され、テスト信号１１１
１がアクティブであるＶｎｏ電位が出力される。また、
入力端子１０１にＶＤＤ電位か印加され、かつ消費電流
を減少させたい時は、ストップ信号１０７をＶＤＤ電位
に設定すれば、点１１１がＧＮＤ電位となり、従来例と
同しくテスト信％ １１０をノンアクティブであるＧＮ
Ｄ電位にてきる。それに加えて第１のｐ−ｃｈ Ｔｒ
１０５かオフしているため、第３のｎ−ｃｈ Ｔｒ １
０４ 、第１のｐ−ｃｈ Ｔｒ １０５ 、第４のｎ−
ｃｈ Ｔｒ １０６を通してＶＤＤからＧＮＤに流れる
電流および第２のｐ−ｃｈ Ｔｒと第５のｎ−ｃｈ Ｔ
ｒよりなる第１のインバータ１０８におけるｖＤＤから
ＧＮＤに流れる電流も存在しない。
第２図は本発明の第２の実施例の回路図である。
本実施例は、入力端子２０１にドレインとゲートが接続
された第１のｎ−ｃｈ Ｔｒ ２０２ 、第１のｎ−ｃ
ｈＴｒ ２０２のソースにドレインとゲートが接続され
た第２のｎ−ｃｈ Ｔｒ ２０３、ドレインとゲートが
第２のｎ−ｃｈ Ｔｒ ２０３のソースに、ソースが入
力端子２０＋に接続された第７のｎ−ｃｈ Ｔｒ ２０
４ 、入力端子２０１の信号が入力される′ｆｊ４のｐ
−ｃｈ Ｔｒと第９のｎ−ｃｈ Ｔｒよりなる第１のイ
ンバータ２０５、ゲートが第１のインバータ２０５の出
力に、ドレインか第２のｎ−ｃｈ Ｔｒ ２０３のソー
スに、ソースがＧＮＤに接続された第８のｎ−ｃｈ Ｔ
ｒ ２０６ 、第８のｎ−ｃｈ Ｔｒ２０６のドレイン
がゲートに、ドレインがＶＤＤ電位に接続された第３の
ｎ−ｃｈ Ｔｒ ２０７ 、ソースが第３のｎ−ｃｈ
Ｔｒ ２０７のソースに、ゲートがストップ信号２１４
に、ドレインが第４のｎ−ｃｈ Ｔｒ ２０８のドレイ
ンに接続された第１のｐ−ｃｈ Ｔｒ ２１３ 、ゲー
トが第１のインバータ２０５の出力に、ソースがＧＮＤ
に接続された第４のｎ−ｃｈ Ｔｒ ２０８、ドレイン
が第４のｎ−ｃｈ Ｔｒ ２０８のソースに、ソースが
ＧＮＤに、ゲートかＶＤＤ電位に接続された第１Ｏのｎ
−ｃｈ Ｔｒ２０９、第１Ｏのｎ−ｃｈ Ｔｒ ２０９
のドレインが入力される第２のｐ−ｃｈ Ｔｒと第５の
ｎ−ｃｈ Ｔｒよりなる第２のインバータ２１０、第２
のインバータ２１０の出力が入力される第３のｐ−ｃｈ
Ｔｒと第６のｎ−ｃｈ Ｔｒよりなる第３のインバー
タ２１１より構成される。動作は第１の実施例と同しく
入力端子２０１にＶｎｎ電位が印加され、かつ消費電流
を減少させたい時は、ストップ信号２１４をｖＤＤ電位
に設定すれば、第１の実施例と同様にｖＤＤからＧＮＤ
に流れる電流が存在しなくなる。
された第１のｎ−ｃｈ Ｔｒ ２０２ 、第１のｎ−ｃ
ｈＴｒ ２０２のソースにドレインとゲートが接続され
た第２のｎ−ｃｈ Ｔｒ ２０３、ドレインとゲートが
第２のｎ−ｃｈ Ｔｒ ２０３のソースに、ソースが入
力端子２０＋に接続された第７のｎ−ｃｈ Ｔｒ ２０
４ 、入力端子２０１の信号が入力される′ｆｊ４のｐ
−ｃｈ Ｔｒと第９のｎ−ｃｈ Ｔｒよりなる第１のイ
ンバータ２０５、ゲートが第１のインバータ２０５の出
力に、ドレインか第２のｎ−ｃｈ Ｔｒ ２０３のソー
スに、ソースがＧＮＤに接続された第８のｎ−ｃｈ Ｔ
ｒ ２０６ 、第８のｎ−ｃｈ Ｔｒ２０６のドレイン
がゲートに、ドレインがＶＤＤ電位に接続された第３の
ｎ−ｃｈ Ｔｒ ２０７ 、ソースが第３のｎ−ｃｈ
Ｔｒ ２０７のソースに、ゲートがストップ信号２１４
に、ドレインが第４のｎ−ｃｈ Ｔｒ ２０８のドレイ
ンに接続された第１のｐ−ｃｈ Ｔｒ ２１３ 、ゲー
トが第１のインバータ２０５の出力に、ソースがＧＮＤ
に接続された第４のｎ−ｃｈ Ｔｒ ２０８、ドレイン
が第４のｎ−ｃｈ Ｔｒ ２０８のソースに、ソースが
ＧＮＤに、ゲートかＶＤＤ電位に接続された第１Ｏのｎ
−ｃｈ Ｔｒ２０９、第１Ｏのｎ−ｃｈ Ｔｒ ２０９
のドレインが入力される第２のｐ−ｃｈ Ｔｒと第５の
ｎ−ｃｈ Ｔｒよりなる第２のインバータ２１０、第２
のインバータ２１０の出力が入力される第３のｐ−ｃｈ
Ｔｒと第６のｎ−ｃｈ Ｔｒよりなる第３のインバー
タ２１１より構成される。動作は第１の実施例と同しく
入力端子２０１にＶｎｎ電位が印加され、かつ消費電流
を減少させたい時は、ストップ信号２１４をｖＤＤ電位
に設定すれば、第１の実施例と同様にｖＤＤからＧＮＤ
に流れる電流が存在しなくなる。
本実施例では点２１５に第４のｎ−ｃｈ Ｔｒ ２０８
が接続されているため、入力端子２０１に、例えばＶＤ
Ｄ＋２［Ｖ］印加後ＧＮＤ電位か印加された時の点２１
５での電位保持時間を短かくできる。つまり、テスト信
号２１２がアクティブ・レベルからノンアクティブ・レ
ベルへの変化が早い利点かある。
が接続されているため、入力端子２０１に、例えばＶＤ
Ｄ＋２［Ｖ］印加後ＧＮＤ電位か印加された時の点２１
５での電位保持時間を短かくできる。つまり、テスト信
号２１２がアクティブ・レベルからノンアクティブ・レ
ベルへの変化が早い利点かある。
以上説明したように本発明は、第３のｎ−ｃｈ Ｔｒと
第４のｎ−ａｈ Ｔｒの間に第１のｐ−ｃｈ Ｔｒを追
加し、そのゲートをストップ信号で制御することにより
、入力端子にＶＤＤ電位か印加されても消費電流をゼロ
にすることができる効果かある。
第４のｎ−ａｈ Ｔｒの間に第１のｐ−ｃｈ Ｔｒを追
加し、そのゲートをストップ信号で制御することにより
、入力端子にＶＤＤ電位か印加されても消費電流をゼロ
にすることができる効果かある。
第１図は本発明のテスト回路の第１の実施例の回路図、
第２図は本発明の第２の実施例の回路図、第３図は従来
例の回路図である。 １０１ ・・・入力端子、 １０２ ・・・第１
のｎ−ｃｈ Ｔｒ、１０３−・・第２のｎ−ｃｈ Ｔｒ
、 ｌ ０４−・・第３のｎ−ｃｈ Ｔｒ、１０５ ・
・・第１のｐ−ｃｈ Ｔｒ、 Ｉ ０６ ・・・第４の
ｎ−ｃｈ Ｔｒ、１０７・・・ストップ信号、 １０８
・・・第１のインバータ、１０９・・・第２のインバー
タ、 ＋１０・・・テスト信号、１１１・・・点、 ２０１ ・・・入力端子、 ２０２−・・第１の
ｎ−ｃｈ Ｔｒ、２０３ ・・・第２のｎ−ｃｈ Ｔｒ
、２０４−・・第７のｎ−ｃｈ Ｔｒ、２０５−・・第
１のインバータ、 ２０６−・・第８のｎ、−ｃｈ Ｔ
ｒ、２０７ ・・・第３のｎ−ｃｈ Ｔｒ 、 ２０
８・−第４のｎ−ｃｈ Ｔｒ、２０９ ・・・第１０の
ｎ−ｃｈ Ｔｒ、 ２１０−・・第２のインバータ、２
１１・・・第３のインバータ、 ２１２・・・テスト信
号、２１３−・・第１のｐ−ｃｈ Ｔｒ、 ２１４ ・
・・ストップ信号、２１５・・・点。
第２図は本発明の第２の実施例の回路図、第３図は従来
例の回路図である。 １０１ ・・・入力端子、 １０２ ・・・第１
のｎ−ｃｈ Ｔｒ、１０３−・・第２のｎ−ｃｈ Ｔｒ
、 ｌ ０４−・・第３のｎ−ｃｈ Ｔｒ、１０５ ・
・・第１のｐ−ｃｈ Ｔｒ、 Ｉ ０６ ・・・第４の
ｎ−ｃｈ Ｔｒ、１０７・・・ストップ信号、 １０８
・・・第１のインバータ、１０９・・・第２のインバー
タ、 ＋１０・・・テスト信号、１１１・・・点、 ２０１ ・・・入力端子、 ２０２−・・第１の
ｎ−ｃｈ Ｔｒ、２０３ ・・・第２のｎ−ｃｈ Ｔｒ
、２０４−・・第７のｎ−ｃｈ Ｔｒ、２０５−・・第
１のインバータ、 ２０６−・・第８のｎ、−ｃｈ Ｔ
ｒ、２０７ ・・・第３のｎ−ｃｈ Ｔｒ 、 ２０
８・−第４のｎ−ｃｈ Ｔｒ、２０９ ・・・第１０の
ｎ−ｃｈ Ｔｒ、 ２１０−・・第２のインバータ、２
１１・・・第３のインバータ、 ２１２・・・テスト信
号、２１３−・・第１のｐ−ｃｈ Ｔｒ、 ２１４ ・
・・ストップ信号、２１５・・・点。
Claims (1)
- 【特許請求の範囲】 入力端子にドレインとゲートが接続された第１のＮチャ
ネル型ＭＯＳトランジスタと、 第１のＮチャネル型ＭＯＳトランジスタのソースにドレ
インとゲートが接続された第２のＮチャネル型ＭＯＳト
ランジスタと、 ドレインが電源電位に、ゲートが第２のＮチャネル型Ｍ
ＯＳトランジスタのソースにそれぞれ接続された第３の
Ｎチャネル型ＭＯＳトランジスタと、 ソースが第３のＮチャネル型ＭＯＳトランジスタのソー
スに、ゲートが制御信号線にそれぞれ接続された第１の
Ｐチャネル型ＭＯＳトランジスタと、 ドレインが第１のＰチャネル型ＭＯＳトランジスタのド
レインに、ゲートが電源電位に、ソースがグランド電位
にそれぞれ接続された第４のＮチャネル型ＭＯＳトラン
ジスタと、 第１のＰチャネル型ＭＯＳトランジスタのドレインと第
４のＮチャネル型ＭＯＳトランジスタのドレインの接続
点が入力される、第２のＰチャネル型ＭＯＳトランジス
タと第５のＮチャネル型ＭＯＳトランジスタよりなる第
１のインバータ回路と、 第１のインバータ回路の出力が入力される、第３のＰチ
ャネル型ＭＯＳトランジスタと第６のＮチャネル型ＭＯ
Ｓトランジスタよりなる第２のインバータ回路とを有す
る相補型ＭＯＳトランジスタよりなるテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066579A JPH0668541B2 (ja) | 1987-03-19 | 1987-03-19 | 相補型ｍｏｓトランジスタよりなるテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066579A JPH0668541B2 (ja) | 1987-03-19 | 1987-03-19 | 相補型ｍｏｓトランジスタよりなるテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63231278A true JPS63231278A (ja) | 1988-09-27 |
| JPH0668541B2 JPH0668541B2 (ja) | 1994-08-31 |
Family
ID=13320003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066579A Expired - Fee Related JPH0668541B2 (ja) | 1987-03-19 | 1987-03-19 | 相補型ｍｏｓトランジスタよりなるテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668541B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312571A (ja) * | 1989-05-23 | 1991-01-21 | Internatl Business Mach Corp <Ibm> | 集積回路システム |
| JP2015025781A (ja) * | 2013-07-29 | 2015-02-05 | 富士通株式会社 | 半導体装置 |
-
1987
- 1987-03-19 JP JP62066579A patent/JPH0668541B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0312571A (ja) * | 1989-05-23 | 1991-01-21 | Internatl Business Mach Corp <Ibm> | 集積回路システム |
| JP2015025781A (ja) * | 2013-07-29 | 2015-02-05 | 富士通株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0668541B2 (ja) | 1994-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |