JPH07104774B2 - 同期式演算回路 - Google Patents
同期式演算回路Info
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- JPH07104774B2 JPH07104774B2 JP60265515A JP26551585A JPH07104774B2 JP H07104774 B2 JPH07104774 B2 JP H07104774B2 JP 60265515 A JP60265515 A JP 60265515A JP 26551585 A JP26551585 A JP 26551585A JP H07104774 B2 JPH07104774 B2 JP H07104774B2
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- signal
- mos transistor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は２進数の全加算を行なう同期式演算回路に係
り、特に使用素子数の削減を図るようにした改良に関す
る。
り、特に使用素子数の削減を図るようにした改良に関す
る。
［発明の技術的背景とその問題点］ 被演算入力信号Ａ及びＢと下位からの桁上げ信号Cinに
応じて演算出力信号Ｓ並びに上位桁に対する桁上げ信号
Coutを出力する演算回路は２進数の全加算回路としてよ
く知られている。
応じて演算出力信号Ｓ並びに上位桁に対する桁上げ信号
Coutを出力する演算回路は２進数の全加算回路としてよ
く知られている。
第９図は従来の全加算回路の回路図である。この回路に
はそれぞれノアゲート71、アンドゲート72及びノアゲー
ト73からなる一方及び他方の排他的論理和回路74、75が
設けられ、一方の排他的論理和回路74には被演算入力信
号Ａ及びＢが、他方の排他的論理和回路75には上記一方
の排他的論理和回路74の出力及び下位からの桁上げ信号
Cinが供給され、この他方の排他的論理和回路75からの
信号が演算出力信号Ｓとして出力される。
はそれぞれノアゲート71、アンドゲート72及びノアゲー
ト73からなる一方及び他方の排他的論理和回路74、75が
設けられ、一方の排他的論理和回路74には被演算入力信
号Ａ及びＢが、他方の排他的論理和回路75には上記一方
の排他的論理和回路74の出力及び下位からの桁上げ信号
Cinが供給され、この他方の排他的論理和回路75からの
信号が演算出力信号Ｓとして出力される。
また２個のアンドゲート76と77、ノアゲート78及び２個
のインバータ79及び80とからなる回路は、上記被演算入
力信号Ａ及びＢと下位からの桁上げ信号Cinに応じて上
位桁に対する桁上げ信号Coutを出力する桁上げ回路部分
である。
のインバータ79及び80とからなる回路は、上記被演算入
力信号Ａ及びＢと下位からの桁上げ信号Cinに応じて上
位桁に対する桁上げ信号Coutを出力する桁上げ回路部分
である。
第10図は上記とは異なる従来の全加算回路の回路図であ
る。この回路は桁上げの回路部分にいわゆるマンチェス
ター型の桁上げ回路を用いたものである。すなわち、高
電位VDDと桁上げ信号Coutとの間及び桁上げ信号Coutと
下位の桁上げ信号Cinとの間にＮチャネルMOSトランジス
タ81、82それぞれを挿入し、桁上げの有無に応じてこの
両トランジスタ81、82をスイッチ制御するようにしたも
のである。
る。この回路は桁上げの回路部分にいわゆるマンチェス
ター型の桁上げ回路を用いたものである。すなわち、高
電位VDDと桁上げ信号Coutとの間及び桁上げ信号Coutと
下位の桁上げ信号Cinとの間にＮチャネルMOSトランジス
タ81、82それぞれを挿入し、桁上げの有無に応じてこの
両トランジスタ81、82をスイッチ制御するようにしたも
のである。
上記のような従来回路において、被演算入力信号Ａ、Ｂ
及び桁上げ信号Cinと、演算出力信号Ｓ及び桁上げ信号C
outとの間には次のような関係が成立している。
及び桁上げ信号Cinと、演算出力信号Ｓ及び桁上げ信号C
outとの間には次のような関係が成立している。
Ｓ＝Ａ・Ｂ・Cin＋Ａ・・▲▼＋・・▲
▼＋・・Cin …１ Cout＝Ａ・Ｂ＋・Ｂ・Cin＋Ａ・・Cin …２ また、この１式及び２式の論理関係をまとめた真理状態
を第11図に示す。
▼＋・・Cin …１ Cout＝Ａ・Ｂ＋・Ｂ・Cin＋Ａ・・Cin …２ また、この１式及び２式の論理関係をまとめた真理状態
を第11図に示す。
ところで、最近ではMOS型集積回路（以下、MOS−ICと称
する）の高集積化が進むなかで、MOS−ICの回路設計上
で要求される事項としては次のようなものがある。その
一つとしてまず、ある論理機能を持つシステムをいかに
少ない数の素子（例えばトランジスタ）で実現するかと
いう点である。二つ目として、いかに高速化と低消費電
力化を実現するかという点である。このうち、後者の高
速化と低消費電力化は、回路のCMOS化、ダイナミック動
作などにより比較的改善されている。
する）の高集積化が進むなかで、MOS−ICの回路設計上
で要求される事項としては次のようなものがある。その
一つとしてまず、ある論理機能を持つシステムをいかに
少ない数の素子（例えばトランジスタ）で実現するかと
いう点である。二つ目として、いかに高速化と低消費電
力化を実現するかという点である。このうち、後者の高
速化と低消費電力化は、回路のCMOS化、ダイナミック動
作などにより比較的改善されている。
しかしながら、前者の素子数の削減化に対する明確な改
善策は今のところ見つかっていないのが実情である。す
なわち、第９図及び第10図の従来回路をCMOS化した場
合、第９図の回路ではＰチャネルMOSトランジスタが16
個、ＮチャネルMOSトランジスタが16個必要になり、素
子数は全部で32個になる。また、第10図の回路ではＰチ
ャネルMOSトランジスタが14個、ＮチャネルMOSトランジ
スタが16個必要になり、素子数は全部で30個になる。
善策は今のところ見つかっていないのが実情である。す
なわち、第９図及び第10図の従来回路をCMOS化した場
合、第９図の回路ではＰチャネルMOSトランジスタが16
個、ＮチャネルMOSトランジスタが16個必要になり、素
子数は全部で32個になる。また、第10図の回路ではＰチ
ャネルMOSトランジスタが14個、ＮチャネルMOSトランジ
スタが16個必要になり、素子数は全部で30個になる。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は、従来よりも素子数を削減することが
できる同期式演算回路を提供することにある。
あり、その目的は、従来よりも素子数を削減することが
できる同期式演算回路を提供することにある。
［発明の概要］ 上記目的を達成するためこの発明にあっては、回路動作
がクロック信号に同期して変化するダイナミック同期回
路方式を採用し、全加算回路を構成する際に使用される
排他的論理和回路を次のように構成している。まず、第
１極性の第１トランジスタの一端を高電位に接続、その
ゲートには同期信号を供給し、第１極性の第２及び第３
トランジスタそれぞれの一端を上記第１トランジスタの
他端に接続し、それぞれのゲートには第１及び第２の各
信号を供給し、第２極性の第４トランジスタの一端を上
記第２トランジスタの他端に接続し、そのゲートには上
記第２の信号を供給し、第２極性の第５トランジスタの
一端を上記第３トランジスタの他端に接続し、かつその
他端を上記第４トランジスタの他端に接続し、そのゲー
トには上記第１の信号を供給し、第２極性の第６トラン
ジスタの一端を低電位に、他端を上記第４及び第５のト
ランジスタの他端共通点にそれぞれ接続し、そのゲート
に上記同期信号を供給し、上記第１のトランジスタの他
端もしくは上記第６のトランジスタの他端から出力信号
を得るようにしている。
がクロック信号に同期して変化するダイナミック同期回
路方式を採用し、全加算回路を構成する際に使用される
排他的論理和回路を次のように構成している。まず、第
１極性の第１トランジスタの一端を高電位に接続、その
ゲートには同期信号を供給し、第１極性の第２及び第３
トランジスタそれぞれの一端を上記第１トランジスタの
他端に接続し、それぞれのゲートには第１及び第２の各
信号を供給し、第２極性の第４トランジスタの一端を上
記第２トランジスタの他端に接続し、そのゲートには上
記第２の信号を供給し、第２極性の第５トランジスタの
一端を上記第３トランジスタの他端に接続し、かつその
他端を上記第４トランジスタの他端に接続し、そのゲー
トには上記第１の信号を供給し、第２極性の第６トラン
ジスタの一端を低電位に、他端を上記第４及び第５のト
ランジスタの他端共通点にそれぞれ接続し、そのゲート
に上記同期信号を供給し、上記第１のトランジスタの他
端もしくは上記第６のトランジスタの他端から出力信号
を得るようにしている。
このようなダイナミック同期回路を採用することによ
り、負荷側の第１極性のトランジスタの数を削減し、こ
れより回路全体の素子数の削減化を達成している。
り、負荷側の第１極性のトランジスタの数を削減し、こ
れより回路全体の素子数の削減化を達成している。
［発明の実施例］ 以下、図面を参照してこの発明の実施例を説明する。第
１図はこの発明に係る同期式演算回路で使用される排他
的論理和回路の回路図である。高電位VDDにはＰチャネ
ルのMOSトランジスタ11の一端が接続されている。この
トランジスタ11のゲートには同期信号としてのクロック
信号が供給される。上記トランジスタ11の他端にはＰ
チャネルのMOSトランジスタ12の一端が接続されてい
る。このトランジスタ12のゲートには一方の入力信号Ａ
が供給される。さらに上記トランジスタ11の他端にはも
う１個のＰチャネルのMOSトランジスタ13の一端が接続
されている。このトランジスタ13のゲートには他方の入
力信号Ｂが供給される。上記トランジスタ12の他端には
ＮチャネルのMOSトランジスタ14の一端が接続されてい
る。このトランジスタ14のゲートには他方の入力信号Ｂ
が供給される。上記トランジスタ13の他端にはＮチャネ
ルのMOSトランジスタ15の一端が接続されている。この
トランジスタ15のゲートには一方の入力信号Ａが供給さ
れる。上記Ｎチャネルの両トランジスタ14及び15の他端
は出力端子16に共通接続されている。そしてこの出力端
子16と低電位VSSとの間にはＮチャネルのMOSトランジス
タ17が挿入されている。このトランジスタ17のゲートに
は上記クロック信号が供給される。
１図はこの発明に係る同期式演算回路で使用される排他
的論理和回路の回路図である。高電位VDDにはＰチャネ
ルのMOSトランジスタ11の一端が接続されている。この
トランジスタ11のゲートには同期信号としてのクロック
信号が供給される。上記トランジスタ11の他端にはＰ
チャネルのMOSトランジスタ12の一端が接続されてい
る。このトランジスタ12のゲートには一方の入力信号Ａ
が供給される。さらに上記トランジスタ11の他端にはも
う１個のＰチャネルのMOSトランジスタ13の一端が接続
されている。このトランジスタ13のゲートには他方の入
力信号Ｂが供給される。上記トランジスタ12の他端には
ＮチャネルのMOSトランジスタ14の一端が接続されてい
る。このトランジスタ14のゲートには他方の入力信号Ｂ
が供給される。上記トランジスタ13の他端にはＮチャネ
ルのMOSトランジスタ15の一端が接続されている。この
トランジスタ15のゲートには一方の入力信号Ａが供給さ
れる。上記Ｎチャネルの両トランジスタ14及び15の他端
は出力端子16に共通接続されている。そしてこの出力端
子16と低電位VSSとの間にはＮチャネルのMOSトランジス
タ17が挿入されている。このトランジスタ17のゲートに
は上記クロック信号が供給される。
このような排他的論理和回路はクロック信号の極性の
変化により、動作状態とプリチャージ状態とを交互に繰
返す。すなわちまず、クロック信号が“1"レベルのと
き、この回路はプリチャージ状態になり、トランジスタ
17がオンして出力信号outが“0"レベルとなる。クロッ
ク信号が“0"レベルのとき、この回路は動作状態にな
り、トランジスタ11がオンする。このときの入力信号
Ａ、Ｂのレベルに応じてトランジスタ12ないし15がオン
もしくはオフになり、出力信号outのレベルが決定され
る。ここで、入力信号Ａ、Ｂが共に“1"レベルもしくは
“0"レベルのとき、トランジスタ11と出力端子16との間
に直列に挿入されているそれぞれ２個のトランジスタ12
と14及び13と15のそれぞれ一方がオフとなるため、出力
信号outは“0"レベルとなる。これとは反対に入力信号
Ａ、Ｂの一方が“1"レベル、他方が“0"レベルのとき、
直列に挿入されているそれぞれ２個のトランジスタ12と
14もしくは13と15が共にオンとなるため、出力信号out
は“1"レベルとなる。このようにこの回路では、出力信
号outが入力信号Ａ、Ｂの排他的論理和信号になってい
る。なお、上記したトランジスタは全てエンハンスメン
ト型のものが使用されている。
変化により、動作状態とプリチャージ状態とを交互に繰
返す。すなわちまず、クロック信号が“1"レベルのと
き、この回路はプリチャージ状態になり、トランジスタ
17がオンして出力信号outが“0"レベルとなる。クロッ
ク信号が“0"レベルのとき、この回路は動作状態にな
り、トランジスタ11がオンする。このときの入力信号
Ａ、Ｂのレベルに応じてトランジスタ12ないし15がオン
もしくはオフになり、出力信号outのレベルが決定され
る。ここで、入力信号Ａ、Ｂが共に“1"レベルもしくは
“0"レベルのとき、トランジスタ11と出力端子16との間
に直列に挿入されているそれぞれ２個のトランジスタ12
と14及び13と15のそれぞれ一方がオフとなるため、出力
信号outは“0"レベルとなる。これとは反対に入力信号
Ａ、Ｂの一方が“1"レベル、他方が“0"レベルのとき、
直列に挿入されているそれぞれ２個のトランジスタ12と
14もしくは13と15が共にオンとなるため、出力信号out
は“1"レベルとなる。このようにこの回路では、出力信
号outが入力信号Ａ、Ｂの排他的論理和信号になってい
る。なお、上記したトランジスタは全てエンハンスメン
ト型のものが使用されている。
第２図は上記第１図のような排他的論理和回路を使用し
て全加算回路を構成したこの発明の一実施例の回路図で
ある。図において20は第１図と同様に構成された排他的
論理和回路であり、前記入力信号Ａ、Ｂとして被演算入
力信号Ａ、Ｂが供給される。30も第１図と同様に構成さ
れた排他的論理和回路であり、前記入力信号Ａとして下
位桁からの桁上げ信号Cinが、前記入力信号Ｂとして上
記排他的論理和回路20からの出力信号がそれぞれ供給さ
れる。
て全加算回路を構成したこの発明の一実施例の回路図で
ある。図において20は第１図と同様に構成された排他的
論理和回路であり、前記入力信号Ａ、Ｂとして被演算入
力信号Ａ、Ｂが供給される。30も第１図と同様に構成さ
れた排他的論理和回路であり、前記入力信号Ａとして下
位桁からの桁上げ信号Cinが、前記入力信号Ｂとして上
記排他的論理和回路20からの出力信号がそれぞれ供給さ
れる。
40はダイナミック同期型のナンドゲート回路である。こ
のナンドゲート回路40において、高電位VDDにはＰチャ
ネルのMOSトランジスタ41の一端が接続されている。こ
のトランジスタ41のゲートには同期信号として上記と
は逆相のクロック信号φが供給される。上記トランジス
タ41の他端は出力端子42にされ、この出力端子42にはＮ
チャネルのMOSトランジスタ43の一端が接続されてい
る。このトランジスタ43のゲートには一方の被演算入力
信号Ａが供給される。このトランジスタ43の他端にはも
う１個のＮチャネルのMOSトランジスタ44の一端が接続
されている。このトランジスタ44のゲートには被演算入
力信号Ｂが供給される。このトランジスタ44の他端は低
電位VSSに接続されている。
のナンドゲート回路40において、高電位VDDにはＰチャ
ネルのMOSトランジスタ41の一端が接続されている。こ
のトランジスタ41のゲートには同期信号として上記と
は逆相のクロック信号φが供給される。上記トランジス
タ41の他端は出力端子42にされ、この出力端子42にはＮ
チャネルのMOSトランジスタ43の一端が接続されてい
る。このトランジスタ43のゲートには一方の被演算入力
信号Ａが供給される。このトランジスタ43の他端にはも
う１個のＮチャネルのMOSトランジスタ44の一端が接続
されている。このトランジスタ44のゲートには被演算入
力信号Ｂが供給される。このトランジスタ44の他端は低
電位VSSに接続されている。
50はダイナミック同期型のノアゲート回路である。この
ノアゲート回路50において、高電位VDDにはＰチャネル
のMOSトランジスタ51の一端が接続されている。このト
ランジスタ51のゲートには同期信号として上記クロック
信号φが供給される。上記トランジスタ51の他端は出力
端子52にされ、この出力端子52には２個のＮチャネルの
MOSトランジスタ53及び54それぞれの一端が接続されて
いる。このうち、一方のトランジスタ53のゲートには一
方の被演算入力信号Ａが供給され、他方のトランジスタ
54のゲートには他方の被演算入力信号Ｂが供給されてい
る。そして上記両トランジスタ53及び54の他端は共に低
電位VSSに接続されている。
ノアゲート回路50において、高電位VDDにはＰチャネル
のMOSトランジスタ51の一端が接続されている。このト
ランジスタ51のゲートには同期信号として上記クロック
信号φが供給される。上記トランジスタ51の他端は出力
端子52にされ、この出力端子52には２個のＮチャネルの
MOSトランジスタ53及び54それぞれの一端が接続されて
いる。このうち、一方のトランジスタ53のゲートには一
方の被演算入力信号Ａが供給され、他方のトランジスタ
54のゲートには他方の被演算入力信号Ｂが供給されてい
る。そして上記両トランジスタ53及び54の他端は共に低
電位VSSに接続されている。
さらにVDDと上位桁に対する桁上げ信号Coutとの間には
ＰチャネルのMOSトランジスタ61が挿入され、このトラ
ンジスタ61のゲートには上記ナンドゲート回路40の出力
端子42の信号が供給される。桁上げ信号Contと下位桁か
らの桁上げ信号Cinとの間にはＰチャネルのMOSトランジ
スタ62が挿入され、このトランジスタ62のゲートには上
記ノアゲート回路50の出力端子52の信号が供給される。
さらに桁上げ信号CoutとVSSとの間にはＮチャネルのMOS
トランジスタ63が挿入され、このトランジスタ63のゲー
トには上記クロック信号が供給される。このような構
成の回路の等価回路は第３図のようになる。なお、この
回路で使用されているトランジスタも全てエンハンスメ
ント型のものである。
ＰチャネルのMOSトランジスタ61が挿入され、このトラ
ンジスタ61のゲートには上記ナンドゲート回路40の出力
端子42の信号が供給される。桁上げ信号Contと下位桁か
らの桁上げ信号Cinとの間にはＰチャネルのMOSトランジ
スタ62が挿入され、このトランジスタ62のゲートには上
記ノアゲート回路50の出力端子52の信号が供給される。
さらに桁上げ信号CoutとVSSとの間にはＮチャネルのMOS
トランジスタ63が挿入され、このトランジスタ63のゲー
トには上記クロック信号が供給される。このような構
成の回路の等価回路は第３図のようになる。なお、この
回路で使用されているトランジスタも全てエンハンスメ
ント型のものである。
第２図のような構成の回路において、二つの排他的論理
和回路20及び30では、上記のようにクロック信号が
“1"レベルのとき、それぞれのトランジスタ17がオンし
てプリチャージ状態になり、出力端子16の信号は“0"レ
ベルとなる。従って、排他的論理和回路30の出力端子16
の信号である演算出力信号Ｓは“0"レベルとなる。また
クロック信号が“1"レベルのとき、信号φは、“0"レ
ベルにされているので、入力信号Ａ、Ｂがクロック信号
φに同期していれば、ナンドゲート回路40及びノアゲー
ト回路50では、トランジスタ41と51とがそれぞれオンし
てプリチャージ状態になり、出力端子42、52の信号は共
に“1"レベルとなる。このため、トランジスタ61と62は
オフする。これに対し、クロック信号がゲートに供給
されているＮチャネルのトランジスタ63がオンし、これ
により上位桁に対する桁上げ信号Coutも“0"レベルとな
る。
和回路20及び30では、上記のようにクロック信号が
“1"レベルのとき、それぞれのトランジスタ17がオンし
てプリチャージ状態になり、出力端子16の信号は“0"レ
ベルとなる。従って、排他的論理和回路30の出力端子16
の信号である演算出力信号Ｓは“0"レベルとなる。また
クロック信号が“1"レベルのとき、信号φは、“0"レ
ベルにされているので、入力信号Ａ、Ｂがクロック信号
φに同期していれば、ナンドゲート回路40及びノアゲー
ト回路50では、トランジスタ41と51とがそれぞれオンし
てプリチャージ状態になり、出力端子42、52の信号は共
に“1"レベルとなる。このため、トランジスタ61と62は
オフする。これに対し、クロック信号がゲートに供給
されているＮチャネルのトランジスタ63がオンし、これ
により上位桁に対する桁上げ信号Coutも“0"レベルとな
る。
クロック信号が“0"レベル、φが“1"レベルのとき、
この回路は動作状態になる。まず、ナンドゲート回路40
及びノアゲート回路50では被演算入力信号Ａ、Ｂの論理
レベル状態に応じて、予め“1"レベルにプリチャージさ
れた出力端子42、52が放電されるかもしくはプリチャー
ジされたままにされ、出力端子42、52からは被演算入力
信号Ａ、Ｂのナンド論理信号もしくはノア論理信号が出
力される。
この回路は動作状態になる。まず、ナンドゲート回路40
及びノアゲート回路50では被演算入力信号Ａ、Ｂの論理
レベル状態に応じて、予め“1"レベルにプリチャージさ
れた出力端子42、52が放電されるかもしくはプリチャー
ジされたままにされ、出力端子42、52からは被演算入力
信号Ａ、Ｂのナンド論理信号もしくはノア論理信号が出
力される。
またクロック信号が“0"レベルのとき、排他的論理和
回路20及び30ではそれぞれトランジスタ11がオンする。
このとき、一方の排他的論理和回路20では被演算入力信
号Ａ、Ｂの排他的論理和信号が出力端子16で得られ、他
方の排他的論理和回路30では一方の排他的論理和回路20
の出力端子16の信号及び下位桁からの桁上げ信号Cinと
の排他的論理和信号が出力端子16で得られる。そしてこ
の排他的論理和回路30の出力端子16で得られる信号が演
算出力信号Ｓにされる。
回路20及び30ではそれぞれトランジスタ11がオンする。
このとき、一方の排他的論理和回路20では被演算入力信
号Ａ、Ｂの排他的論理和信号が出力端子16で得られ、他
方の排他的論理和回路30では一方の排他的論理和回路20
の出力端子16の信号及び下位桁からの桁上げ信号Cinと
の排他的論理和信号が出力端子16で得られる。そしてこ
の排他的論理和回路30の出力端子16で得られる信号が演
算出力信号Ｓにされる。
一方、予めＮチャネルのMOSトランジスタ63によりVSSに
プリチャージされた上位桁に対する桁上げ信号Coutは、
上記ナンドゲート回路40もしくはノアゲート回路50の出
力信号に応じてＰチャネルのMOSトランジスタ61、62が
スイッチ制御されることにより“1"レベル、“0"レベル
のいずれかにレベル設定される。
プリチャージされた上位桁に対する桁上げ信号Coutは、
上記ナンドゲート回路40もしくはノアゲート回路50の出
力信号に応じてＰチャネルのMOSトランジスタ61、62が
スイッチ制御されることにより“1"レベル、“0"レベル
のいずれかにレベル設定される。
例えば、この動作状態のときに被演算入力信号Ａ、Ｂ及
び桁上げ信号Cinがすべて“1"レベルにされている場
合、一方の排他的論理和回路20の出力信号は“0"レベル
になり、この信号と桁上げ信号Cinが供給される他方の
排他的論理和回路30の出力信号すなわち演算出力信号Ｓ
は“1"レベルとなる。また、ナンドゲート回路40とノア
ゲート回路50のうちノアゲート回路50の出力信号のみが
“0"レベルとなり、これによりＰチャネルのMOSトラン
ジスタ61がオンにされて上位桁に対する桁上げ信号Cout
は“1"レベルにされる。このような状態は前記第11図で
示した真理値のうち一番下の状態に対応しており、この
回路ではその他の入力状態でもすべてこの第11図の真理
値状態と一致する。
び桁上げ信号Cinがすべて“1"レベルにされている場
合、一方の排他的論理和回路20の出力信号は“0"レベル
になり、この信号と桁上げ信号Cinが供給される他方の
排他的論理和回路30の出力信号すなわち演算出力信号Ｓ
は“1"レベルとなる。また、ナンドゲート回路40とノア
ゲート回路50のうちノアゲート回路50の出力信号のみが
“0"レベルとなり、これによりＰチャネルのMOSトラン
ジスタ61がオンにされて上位桁に対する桁上げ信号Cout
は“1"レベルにされる。このような状態は前記第11図で
示した真理値のうち一番下の状態に対応しており、この
回路ではその他の入力状態でもすべてこの第11図の真理
値状態と一致する。
このように第２図の回路は２進数の全加算回路として動
作する。そして使用されている素子数は、Ｐチャネルの
トランジスタが10個、Ｎチャネルのトランジスタが11個
の合計で21個であり、従来回路の32個、30個に対して約
３割程度削減することができた。
作する。そして使用されている素子数は、Ｐチャネルの
トランジスタが10個、Ｎチャネルのトランジスタが11個
の合計で21個であり、従来回路の32個、30個に対して約
３割程度削減することができた。
第４図は上記実施例回路の変形例の構成を示す回路であ
る。この変形例回路では演算出力信号Ｓの負荷駆動能力
を強化、いわゆるファンアウトを増加させるために、排
他的論理和回路30の出力端子16と演算出力信号Ｓとの間
にインバータ64を挿入するようにしたものである。また
このインバータ64を挿入したことにより演算出力信号Ｓ
の論理レベルが第２図回路とは反転するため、この論理
レベルを一致させるために排他的論理和回路20の出力端
子16と排他的論理和回路30との間にもインバータ65が挿
入されている。この変形例回路の場合、第２図の実施例
回路よりもトランジスタが４個多くなるが、まだ従来回
路よりも十分に少なくすることができる。
る。この変形例回路では演算出力信号Ｓの負荷駆動能力
を強化、いわゆるファンアウトを増加させるために、排
他的論理和回路30の出力端子16と演算出力信号Ｓとの間
にインバータ64を挿入するようにしたものである。また
このインバータ64を挿入したことにより演算出力信号Ｓ
の論理レベルが第２図回路とは反転するため、この論理
レベルを一致させるために排他的論理和回路20の出力端
子16と排他的論理和回路30との間にもインバータ65が挿
入されている。この変形例回路の場合、第２図の実施例
回路よりもトランジスタが４個多くなるが、まだ従来回
路よりも十分に少なくすることができる。
第５図は上記第２図の実施例回路の異なる変形例の構成
を示す回路である。この変形例回路では上記ナンドゲー
ト回路40及びノアゲート回路50それぞれのVSS側に、ゲ
ートに前記クロック信号φが供給されるＮチャネルのMO
Sトランジスタ45、55それぞれを新たに挿入するように
したものである。
を示す回路である。この変形例回路では上記ナンドゲー
ト回路40及びノアゲート回路50それぞれのVSS側に、ゲ
ートに前記クロック信号φが供給されるＮチャネルのMO
Sトランジスタ45、55それぞれを新たに挿入するように
したものである。
このようなトランジスタ45、55を挿入することにより、
ナンドゲート回路40及びノアゲート回路50それぞれでト
ランジスタ41、51がオン状態にされ、出力端子42、52が
プリチャージされている期間にトランジスタ45、55それ
ぞれがオフ状態にされる。従って、このプリチャージ期
間に被演算入力信号Ａ、Ｂがどのようなレベルにされて
いようとも、VDDとVSSとの間には直流貫通電流は流れな
いようにされる。なお、この変形例回路では第２図の実
施例回路よりもトランジスタが２個余分に必要となる
が、消費電力の削減が行なえることによる効果は大き
い。
ナンドゲート回路40及びノアゲート回路50それぞれでト
ランジスタ41、51がオン状態にされ、出力端子42、52が
プリチャージされている期間にトランジスタ45、55それ
ぞれがオフ状態にされる。従って、このプリチャージ期
間に被演算入力信号Ａ、Ｂがどのようなレベルにされて
いようとも、VDDとVSSとの間には直流貫通電流は流れな
いようにされる。なお、この変形例回路では第２図の実
施例回路よりもトランジスタが２個余分に必要となる
が、消費電力の削減が行なえることによる効果は大き
い。
第６図は上記第２図の実施例回路のさらに異なる変形例
の構成を示す回路である。この変形例回路では上記第２
図の実施例回路に対して、第４図の変形例回路のインバ
ータ64及び65と２個のＮチャネルのMOSトランジスタ45
及び55を追加するようにしたものである。
の構成を示す回路である。この変形例回路では上記第２
図の実施例回路に対して、第４図の変形例回路のインバ
ータ64及び65と２個のＮチャネルのMOSトランジスタ45
及び55を追加するようにしたものである。
第７図はこの発明に係る同期式演算回路で使用される他
の排他的論理和回路の回路図である。この排他的論理和
回路が上記第１図に示すものと異なっているところは、
出力端子16をＰチャネルのMOSトランジスタ11の他端側
に設けるようにした点である。
の排他的論理和回路の回路図である。この排他的論理和
回路が上記第１図に示すものと異なっているところは、
出力端子16をＰチャネルのMOSトランジスタ11の他端側
に設けるようにした点である。
この回路では、クロック信号が“1"レベルにされたプ
リチャージ状態のとき、トランジスタ17がオンしてこの
トランジスタ17の他端が“0"レベルとなる。クロック信
号が“0"レベルのとき、この回路は動作状態になり、
トランジスタ11がオンする。このときの入力信号Ａ、Ｂ
のレベルに応じてトランジスタ12ないし15がオンもしく
はオフし、出力信号Voutのレベルが決定される。
リチャージ状態のとき、トランジスタ17がオンしてこの
トランジスタ17の他端が“0"レベルとなる。クロック信
号が“0"レベルのとき、この回路は動作状態になり、
トランジスタ11がオンする。このときの入力信号Ａ、Ｂ
のレベルに応じてトランジスタ12ないし15がオンもしく
はオフし、出力信号Voutのレベルが決定される。
第８図は上記第７図のような排他的論理和回路を使用し
て全加算回路を構成した場合の回路図である。図におい
て20及び30はそれぞれ第７図と同様に構成された排他的
論理和回路であり、40はダイナミック同期型のナンドゲ
ート回路、50はダイナミック同期型のノアゲート回路で
ある。
て全加算回路を構成した場合の回路図である。図におい
て20及び30はそれぞれ第７図と同様に構成された排他的
論理和回路であり、40はダイナミック同期型のナンドゲ
ート回路、50はダイナミック同期型のノアゲート回路で
ある。
［発明の効果］ 以上説明したようにこの発明によれば、従来よりも素子
数を削減することができる同期式演算回路を提供するこ
とができる。
数を削減することができる同期式演算回路を提供するこ
とができる。
第１図はこの発明に係る同期式演算回路で使用される排
他的論理和回路の回路図、第２図は上記第１図回路を使
用したこの発明の一実施例に係る同期式演算回路の回路
図、第３図は第２図回路の等価回路図、第４図、第５図
及び第６図はそれぞれ第２図回路の変形例の回路図、第
７図はこの発明に係る同期式演算回路で使用される他の
排他的論理和回路の回路図、第８図は上記第７図回路を
使用したこの発明に係る同期式演算回路の回路図、第９
図及び第10図はそれぞれ従来回路の回路図、第11図は上
記従来回路の真理値状態をまとめて示す図である。 20,30……排他的論理和回路、40……ナンドゲート回
路、50……ノアゲート回路、11,12,13,61,62……Ｐチャ
ネルのMOSトランジスタ、14,15,17,63……Ｎチャネルの
MOSトランジスタ、16……排他的論理和回路の出力端
子。
他的論理和回路の回路図、第２図は上記第１図回路を使
用したこの発明の一実施例に係る同期式演算回路の回路
図、第３図は第２図回路の等価回路図、第４図、第５図
及び第６図はそれぞれ第２図回路の変形例の回路図、第
７図はこの発明に係る同期式演算回路で使用される他の
排他的論理和回路の回路図、第８図は上記第７図回路を
使用したこの発明に係る同期式演算回路の回路図、第９
図及び第10図はそれぞれ従来回路の回路図、第11図は上
記従来回路の真理値状態をまとめて示す図である。 20,30……排他的論理和回路、40……ナンドゲート回
路、50……ノアゲート回路、11,12,13,61,62……Ｐチャ
ネルのMOSトランジスタ、14,15,17,63……Ｎチャネルの
MOSトランジスタ、16……排他的論理和回路の出力端
子。
Claims (3)
- 【請求項１】一端が高電位に接続され、ゲートに第１の
同期信号が供給されるＰチャネルの第1MOSトランジス
タ、それぞれの一端が上記第1MOSトランジスタの他端に
接続され、ゲートに第１及び第２の被演算入力信号がそ
れぞれ供給されるＰチャネルの第２及び第3MOSトランジ
スタ、一端が上記第2MOSトランジスタの他端に接続さ
れ、ゲートに上記第２の被演算入力信号が供給されるＮ
チャネルの第4MOSトランジスタ、一端が上記第3MOSトラ
ンジスタの他端に接続され、かつ他端が上記第4MOSトラ
ンジスタの他端に接続され、ゲートに上記第１の被演算
入力信号が供給されるＮチャネルの第5MOSトランジスタ
及び一端が低電位に、他端が上記第４及び第5MOSトラン
ジスタの他端共通接続点にそれぞれ接続され、ゲートに
上記第１の同期信号が供給されるＮチャネルの第6MOSト
ランジスタで構成され、上記第6MOSトランジスタの他端
から出力信号を得る第１の排他的論理和回路と、 一端が高電位に接続され、ゲートに上記第１の同期信号
が供給されるＰチャネルの第7MOSトランジスタ、それぞ
れの一端が上記第7MOSトランジスタの他端に接続され、
ゲートに下位桁からの桁上げ信号及び上記第１の排他的
論理和回路の出力信号がそれぞれ供給されるＰチャネル
の第８及び第9MOSトランジスタ、一端が上記第8MOSトラ
ンジスタの他端に接続され、ゲートに上記第１の排他的
論理和回路の出力信号が供給されるＮチャネルの第10MO
Sトランジスタ、一端が上記第9MOSトランジスタの他端
に接続され、かつ他端が上記第10MOSトランジスタの他
端に接続され、ゲートに下位桁からの上記桁上げ信号が
供給されるＮチャネルの第11MOSトランジスタ及び一端
が低電位に、他端が上記第10及び第11MOSトランジスタ
の他端共通接続点にそれぞれ接続され、ゲートに上記第
１の同期信号が供給されるＮチャネルの第12MOSトラン
ジスタで構成され、上記第12MOSトランジスタの他端か
ら上位桁に対する演算出力信号を得る第２の排他的論理
和回路と、 一端が高電位に、他端が出力端子にそれぞれ接続され、
ゲートに上記第１の同期信号とは位相が異なる第２の同
期信号が供給されるＰチャネルの第13MOSトランジス
タ、上記出力端子にそれぞれの一端が接続され、それぞ
れの他端が低電位に接続され、各ゲートに上記第１及び
第２の被演算入力信号のそれぞれが供給されるＮチャネ
ルの第14及び第15MOSトランジスタからなるノアゲート
回路と、 一端が高電位に、他端が出力端子にそれぞれ接続され、
ゲートに上記第２の同期信号が供給されるＰチャネルの
第16MOSトランジスタ、上記出力端子に一端が接続さ
れ、ゲートに上記第１の被演算入力信号が供給されるＮ
チャネルの第17MOSトランジスタ、上記第17MOSトランジ
スタの他端と低電位との間に挿入され、ゲートに上記第
２の被演算入力信号が供給されるＮチャネルの第18MOS
トランジスタからなるナンドゲート回路と、 高電位と上位桁に対する桁上げ信号の出力端子との間に
挿入され、ゲートに上記ナンドゲート回路の出力端子の
信号が供給されるＰチャネルの第19MOSトランジスタ
と、 下位桁からの桁上げ信号と上記桁上げ信号の出力端子と
の間に挿入され、ゲートに上記ノアゲート回路の出力端
子の信号が供給されるＰチャネルの第20MOSトランジス
タと、 低電位と上記桁上げ信号の出力端子との間に挿入され、
ゲートに上記第１の同期信号が供給されるＮチャネルの
第21MOSトランジスタと を具備したことを特徴とする同期式演算回路。 - 【請求項２】前記第１の排他的論理和回路の出力信号と
前記第２の排他的論理和回路の前記第９及び第10MOSト
ランジスタとの間に第１の反転回路が挿入されていると
共に、前記第２の排他的論理和回路の出力信号を反転す
る第２の反転回路が設けられている特許請求の範囲第１
項に記載の同期式演算回路。 - 【請求項３】前記ノアゲート回路の前記第15MOSトラン
ジスタと低電位との間に、ゲートに前記第２の同期信号
が供給されるＮチャネルの第22MOSトランジスタが挿入
されており、かつ前記ナンドゲート回路の前記第17及び
第18MOSトランジスタと低電位との間に、ゲートに前記
第２の同期信号が供給されるＰチャネルの第23MOSトラ
ンジスタが挿入されている特許請求の範囲第１項に記載
の同期式演算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265515A JPH07104774B2 (ja) | 1985-11-26 | 1985-11-26 | 同期式演算回路 |
| US06/933,859 US4733365A (en) | 1985-11-26 | 1986-11-24 | Logic arithmetic circuit |
| DE8686116300T DE3684998D1 (de) | 1985-11-26 | 1986-11-24 | Logisch arithmetische schaltung. |
| EP86116300A EP0224841B1 (en) | 1985-11-26 | 1986-11-24 | Logic arithmetic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60265515A JPH07104774B2 (ja) | 1985-11-26 | 1985-11-26 | 同期式演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62125434A JPS62125434A (ja) | 1987-06-06 |
| JPH07104774B2 true JPH07104774B2 (ja) | 1995-11-13 |
Family
ID=17418225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60265515A Expired - Lifetime JPH07104774B2 (ja) | 1985-11-26 | 1985-11-26 | 同期式演算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4733365A (ja) |
| EP (1) | EP0224841B1 (ja) |
| JP (1) | JPH07104774B2 (ja) |
| DE (1) | DE3684998D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2607538B2 (ja) * | 1987-08-28 | 1997-05-07 | 株式会社日立製作所 | 加算回路 |
| US4897809A (en) * | 1987-09-14 | 1990-01-30 | Hughes Aircraft Company | High speed adder |
| US4893269A (en) * | 1988-04-29 | 1990-01-09 | Siemens Aktiengesellschaft | Adder cell for carry-save arithmetic |
| US5406506A (en) * | 1993-11-09 | 1995-04-11 | United Microelectronics Corp. | Domino adder circuit having MOS transistors in the carry evaluating paths |
| US6331188B1 (en) | 1994-08-31 | 2001-12-18 | Gore Enterprise Holdings, Inc. | Exterior supported self-expanding stent-graft |
| US9471278B2 (en) * | 2014-09-25 | 2016-10-18 | Texas Instruments Incorporated | Low area full adder with shared transistors |
| US10153368B2 (en) * | 2017-03-01 | 2018-12-11 | Samsung Electronics Co., Ltd. | Unipolar complementary logic |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3843876A (en) * | 1973-09-20 | 1974-10-22 | Motorola Inc | Electronic digital adder having a high speed carry propagation line |
| JPS5333026A (en) * | 1976-09-09 | 1978-03-28 | Toshiba Corp | Coincidence detection circuit |
| GB2069785B (en) * | 1980-02-12 | 1983-09-01 | Philips Electronic Associated | Ratioless logic circuit |
| US4435782A (en) * | 1981-06-29 | 1984-03-06 | International Business Machines Corp. | Data processing system with high density arithmetic and logic unit |
| JPS5896347A (ja) * | 1981-12-03 | 1983-06-08 | Toshiba Corp | 全加算器 |
| US4449197A (en) * | 1982-03-10 | 1984-05-15 | Bell Telephone Laboratories, Incorporated | One-bit full adder circuit |
| JPS58211252A (ja) * | 1982-06-03 | 1983-12-08 | Toshiba Corp | 全加算器 |
| JPS5945720A (ja) * | 1982-09-09 | 1984-03-14 | Toshiba Corp | Ｃｍｏｓ論理回路 |
| US4523292A (en) * | 1982-09-30 | 1985-06-11 | Rca Corporation | Complementary FET ripple carry binary adder circuit |
| JPS59139447A (ja) * | 1983-01-28 | 1984-08-10 | Matsushita Electric Ind Co Ltd | 全加算器 |
| US4559609A (en) * | 1983-02-07 | 1985-12-17 | At&T Bell Laboratories | Full adder using transmission gates |
| EP0122946B1 (de) * | 1983-04-15 | 1987-09-09 | Deutsche ITT Industries GmbH | CMOS-Volladdierstufe |
| NL8304400A (nl) * | 1983-12-22 | 1985-07-16 | Philips Nv | Digitale geintegreerde schakeling met complementaire veldeffekttransistoren. |
-
1985
- 1985-11-26 JP JP60265515A patent/JPH07104774B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-24 EP EP86116300A patent/EP0224841B1/en not_active Expired
- 1986-11-24 DE DE8686116300T patent/DE3684998D1/de not_active Expired - Lifetime
- 1986-11-24 US US06/933,859 patent/US4733365A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62125434A (ja) | 1987-06-06 |
| US4733365A (en) | 1988-03-22 |
| EP0224841B1 (en) | 1992-04-22 |
| EP0224841A2 (en) | 1987-06-10 |
| DE3684998D1 (de) | 1992-05-27 |
| EP0224841A3 (en) | 1990-01-10 |
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