JPS5945720A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
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- JPS5945720A JPS5945720A JP57157007A JP15700782A JPS5945720A JP S5945720 A JPS5945720 A JP S5945720A JP 57157007 A JP57157007 A JP 57157007A JP 15700782 A JP15700782 A JP 15700782A JP S5945720 A JPS5945720 A JP S5945720A
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- JP
- Japan
- Prior art keywords
- logic
- type
- circuit
- conductive
- setting circuit
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電子卓上計算機、電子時計、マイクロコンピュ
ータ用集積回路などで使用されるｃＭｏｓ−ＦａＴ（相
補形の絶縁ゲート形電界効果トランジスタ）を用いたＣ
ＩＪＯＢ論理回路に係り、特にスタティック形の論理回
路に関する。
ータ用集積回路などで使用されるｃＭｏｓ−ＦａＴ（相
補形の絶縁ゲート形電界効果トランジスタ）を用いたＣ
ＩＪＯＢ論理回路に係り、特にスタティック形の論理回
路に関する。
この種の従来のＣＩＪ ＯＳ論理回路、たとえば排他的
オア回路の一例を第１図に示す。すなわち、Ｑ１〜Ｑ４
はそれぞれエンハンスメント形のＩチャンネルＭＯ８−
ＦｇＴ であり、用１の論理設定回路ＺＺを構成してい
る。捷だ、Ｑ６〜Ｑ、はそれぞれエンハンスメント形の
ＰチャンネルＭ０８−ＦＥＴ であり、第２の論理設定
回路１２を構成している。そして、第２の論理設定回路
１２の一端は動作ば源（電圧ＶＤＤ ）に接続され、第
１の論理設定回路１１の一端は接地されており、捷た上
記各論理設定回路１１．′１２の他端同志が接続されて
いる。なお、１３゜１４はインバータ回路であシ、Ａ、
Ｂ、Ａ、、Ｂは論理設定回路ＩＩ、１２の論理演算入力
信号、Ｗは出力端である。
オア回路の一例を第１図に示す。すなわち、Ｑ１〜Ｑ４
はそれぞれエンハンスメント形のＩチャンネルＭＯ８−
ＦｇＴ であり、用１の論理設定回路ＺＺを構成してい
る。捷だ、Ｑ６〜Ｑ、はそれぞれエンハンスメント形の
ＰチャンネルＭ０８−ＦＥＴ であり、第２の論理設定
回路１２を構成している。そして、第２の論理設定回路
１２の一端は動作ば源（電圧ＶＤＤ ）に接続され、第
１の論理設定回路１１の一端は接地されており、捷た上
記各論理設定回路１１．′１２の他端同志が接続されて
いる。なお、１３゜１４はインバータ回路であシ、Ａ、
Ｂ、Ａ、、Ｂは論理設定回路ＩＩ、１２の論理演算入力
信号、Ｗは出力端である。
上記論理回路において、入力信号Ａ、Ｂの論理レベルが
相異なるときには第２の論理設定回路Ｉ２が導通、第１
の論理設定回路１ノが遮断状態になり、入力信号Ａ、Ｂ
の論理レベルが同じときには第２の論理設定回路Ｉ２が
遮断、第１の論理設定回路１１が導通状態になる。した
がって、出力端Ｗの出力信号ＦにＦ−ＡＢ十ＡＢなる論
理式で表わされ、各論理設定回路ＩＩ、１２が同時に導
通することはなく、直通電流は流れない。
相異なるときには第２の論理設定回路Ｉ２が導通、第１
の論理設定回路１ノが遮断状態になり、入力信号Ａ、Ｂ
の論理レベルが同じときには第２の論理設定回路Ｉ２が
遮断、第１の論理設定回路１１が導通状態になる。した
がって、出力端Ｗの出力信号ＦにＦ−ＡＢ十ＡＢなる論
理式で表わされ、各論理設定回路ＩＩ、１２が同時に導
通することはなく、直通電流は流れない。
ところで、上記論理回路は、各論理設定回路１１．１２
をそれぞれ単−導電形のＬａｏｓ−ＦＥＴで構成してい
るため、その入力信号として仔いに反転関係の（Ａ、＾
）、（Ｂ、Ｂ）を必要とし、Ａ、Ｂを作るために２個の
インバータ回路１３．１４が付属回路として必要である
。このために、使用素子数が多くなり、集積回路化に際
して回路パターン面積が大きくなる。このことは、集積
回路のコストアップの大きな要因となるので好ましくな
い。また、インバータ回路１３．１４による信号遅れの
ために論理回路の動作速度が遅く、なる欠点があった。
をそれぞれ単−導電形のＬａｏｓ−ＦＥＴで構成してい
るため、その入力信号として仔いに反転関係の（Ａ、＾
）、（Ｂ、Ｂ）を必要とし、Ａ、Ｂを作るために２個の
インバータ回路１３．１４が付属回路として必要である
。このために、使用素子数が多くなり、集積回路化に際
して回路パターン面積が大きくなる。このことは、集積
回路のコストアップの大きな要因となるので好ましくな
い。また、インバータ回路１３．１４による信号遅れの
ために論理回路の動作速度が遅く、なる欠点があった。
本発明は上記の事情に鑑みてなされたもので、論理設定
回路への入力信号の種類を減少でき、それに伴って付属
回路を省略でき、動作速度の向上、回路パターン面積の
縮少化およびコストダウンを図シミ辱るＣ）ＪＯ８論理
回路を提供するものである。
回路への入力信号の種類を減少でき、それに伴って付属
回路を省略でき、動作速度の向上、回路パターン面積の
縮少化およびコストダウンを図シミ辱るＣ）ＪＯ８論理
回路を提供するものである。
即ち、本発明のＣ）Ｊ ＯＳ ；合理回路は、第１の論
理設定回路をエンハンスメント形の第１導電形ＩＪＯ８
−ＦＥＴとデプレッション形の第２導電形ｕｏｓ−ＦＥ
Ｔとの組み合わせにより構成し、第２の論理設定回路を
エンハンスメント形の第２導電形ＩＪＯ８−ＦＥＴ
とデプレッション形の第１導電形ｔＪＯ８−ＦＲＴ
との組み合わせにより構成し、上記両輪理設定回路は同
じ複数の論理演算入力信号に対する論理成立東件を相異
ならせておきい第１の論理設定回路と出方端との間にエ
ンハンスメント形の第１４電形の第１のＭＯＳ−ＦｇＴ
を挿入接続してそのゲートに彫１のへ準電圧を印加し、
第２の倫理設定回路と出力端との間にエンハンスメント
形の第２導電形の第２のＭＯＳ−ＦｇＴ を挿入接続し
てそのゲートに第２の法準電圧を印加するようにしたこ
とを特徴とするものである。
理設定回路をエンハンスメント形の第１導電形ＩＪＯ８
−ＦＥＴとデプレッション形の第２導電形ｕｏｓ−ＦＥ
Ｔとの組み合わせにより構成し、第２の論理設定回路を
エンハンスメント形の第２導電形ＩＪＯ８−ＦＥＴ
とデプレッション形の第１導電形ｔＪＯ８−ＦＲＴ
との組み合わせにより構成し、上記両輪理設定回路は同
じ複数の論理演算入力信号に対する論理成立東件を相異
ならせておきい第１の論理設定回路と出方端との間にエ
ンハンスメント形の第１４電形の第１のＭＯＳ−ＦｇＴ
を挿入接続してそのゲートに彫１のへ準電圧を印加し、
第２の倫理設定回路と出力端との間にエンハンスメント
形の第２導電形の第２のＭＯＳ−ＦｇＴ を挿入接続し
てそのゲートに第２の法準電圧を印加するようにしたこ
とを特徴とするものである。
これによって、出方端子に所要の論理演算出力信号が得
られるようになシ、Ｋ通Ｉｉ流が流れることもなく、論
理設定回路の入力信号として倫理演算入力信号の反転信
号を作る必要がなくなるので付属回路が不要になり、動
作速度の向上、回路パターン面積の縮少化および回路コ
ストの低減化が可能になる。
られるようになシ、Ｋ通Ｉｉ流が流れることもなく、論
理設定回路の入力信号として倫理演算入力信号の反転信
号を作る必要がなくなるので付属回路が不要になり、動
作速度の向上、回路パターン面積の縮少化および回路コ
ストの低減化が可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
＠２図において、ＭＩ 〜Ｍ３はエンハンスメント形の
ＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ ％ １１４４お
よびＭ、はデプレッション形のＰチャンネルＩＪＯ８−
ＦＥＴ、Ｍａ 〜１Ｉ７６ｄ、エンハンスメント形のＰ
チャンネルＭＯ８−ＦＥＴ、 ＩＡ、およびｌ’ｌｌｏ
はデプレッション形のＮチャンネルＭＯ８−ＦＥＴであ
る。ここで、上記トランジスタＭ２ ＋ Ｍｇ ＋
Ｍ ４ ＋ Ｍ ５は第１の論理設定回路２１を構成
しておシ、その一端は接地され、他端（節点Ｘ＋）はト
ランジスタＬＡ 、のソース端子に接続されている。ま
た、前記トランジスタＭ丁 ’ ” ８ ＋ Ｍ ｌｌ
＋ｈ／ｆｔｏは第２の論理設定回路２２を構成しており
、その一端はＶＤＤ電圧の動作電源に接続され、他端（
節点Ｘ、）はトランジスタＭ８のソース端子に接続され
ている。これらの各論理設定回路するが、上記両回路２
１．２２が同時（／？−論理成立条件を２１：ｌｊｊ足
することがないように、つ捷り一方が導通状態のときに
他方が遮断状態となるように構成されている。
ＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔ ％ １１４４お
よびＭ、はデプレッション形のＰチャンネルＩＪＯ８−
ＦＥＴ、Ｍａ 〜１Ｉ７６ｄ、エンハンスメント形のＰ
チャンネルＭＯ８−ＦＥＴ、 ＩＡ、およびｌ’ｌｌｏ
はデプレッション形のＮチャンネルＭＯ８−ＦＥＴであ
る。ここで、上記トランジスタＭ２ ＋ Ｍｇ ＋
Ｍ ４ ＋ Ｍ ５は第１の論理設定回路２１を構成
しておシ、その一端は接地され、他端（節点Ｘ＋）はト
ランジスタＬＡ 、のソース端子に接続されている。ま
た、前記トランジスタＭ丁 ’ ” ８ ＋ Ｍ ｌｌ
＋ｈ／ｆｔｏは第２の論理設定回路２２を構成しており
、その一端はＶＤＤ電圧の動作電源に接続され、他端（
節点Ｘ、）はトランジスタＭ８のソース端子に接続され
ている。これらの各論理設定回路するが、上記両回路２
１．２２が同時（／？−論理成立条件を２１：ｌｊｊ足
することがないように、つ捷り一方が導通状態のときに
他方が遮断状態となるように構成されている。
即ち、たとえば図示の如く、第１の論理設定回路２）に
おいては、トランジスタＭ、およびＭｇが直列接続され
、トランジスタＭ４およびＭ、が直列接続され、これら
のトランジスタ（ｕ、、 ｌ Ｍｇ ）と（Ｍ４＋
１ｖｉｓ ）とが並列接続されており、トランジス
タＭ２ １ Ｍｇ ＋ ｋイ４ＩＭ、の各ゲートに対
応して信号１３．Ａ、Ｂ、Ａが導かれている。寸だ、第
２の論理設定回路２２においては、トランジスタｖ７お
よびＩＪＩ。
おいては、トランジスタＭ、およびＭｇが直列接続され
、トランジスタＭ４およびＭ、が直列接続され、これら
のトランジスタ（ｕ、、 ｌ Ｍｇ ）と（Ｍ４＋
１ｖｉｓ ）とが並列接続されており、トランジス
タＭ２ １ Ｍｇ ＋ ｋイ４ＩＭ、の各ゲートに対
応して信号１３．Ａ、Ｂ、Ａが導かれている。寸だ、第
２の論理設定回路２２においては、トランジスタｖ７お
よびＩＪＩ。
が直列接続され、トランジスタ１ｖ１８およびＭ。
が直列接続され、これらのトランジスタ（１（ｙ＋ＭＩ
Ｏ゛）と（Ｍ、、Ｍ、）とが並列接続されており、トラ
ンジスタＭｌ ＋ ｒＡ＠ ＋ Ｌ４０ ＋ Ｍ
、ｏの各ゲートに対応し、て信号Ｂ、Ａ、Ｂ、Ａが導か
れている。
Ｏ゛）と（Ｍ、、Ｍ、）とが並列接続されており、トラ
ンジスタＭｌ ＋ ｒＡ＠ ＋ Ｌ４０ ＋ Ｍ
、ｏの各ゲートに対応し、て信号Ｂ、Ａ、Ｂ、Ａが導か
れている。
しだがって、入力信号Ａ 、 Ｂが共に１″あるいは“
０″レベルのときに第１の論理設定回路２１の論理成立
榮件を満足し、入力信号Ａ、Ｂが相具なる論理レベルの
ときに第２の論理設定回路２２の論理成立条注を満足す
るように構成されている。
０″レベルのときに第１の論理設定回路２１の論理成立
榮件を満足し、入力信号Ａ、Ｂが相具なる論理レベルの
ときに第２の論理設定回路２２の論理成立条注を満足す
るように構成されている。
一方、前記トランジスタＭ１のゲートには第１の基準電
圧ＶＲ，が印加され、前記トランジスタＭ６のゲートに
は第２の基準電圧ＶＲ２が印加され、上記両トランジス
タＪ、ｌメロのドレイン端子相σが接続され、このＡＯ
斤接続別（出力端）Ｗから出力信号Ｆが取り出されるも
のである。
圧ＶＲ，が印加され、前記トランジスタＭ６のゲートに
は第２の基準電圧ＶＲ２が印加され、上記両トランジス
タＪ、ｌメロのドレイン端子相σが接続され、このＡＯ
斤接続別（出力端）Ｗから出力信号Ｆが取り出されるも
のである。
上記論理回路において、トランジスタｋ（、は節点Ｘ
１（１） ｒｉ５’、圧ＶＸＩをＶＢ Ｉ−ＶＴＨＩＪ
＋ （但しＶＴＨＭＩはトランジスタｈａ 、の閾値
電圧）以下に制限するだめのものであり、同（デｋにト
ランジスタ１Ｖ１６は節点Ｘ、の電圧ＶＸ２をＶＢ２−
ｖＴ’ＨＩＪ６ （但しＶＴＨＭ、はトランジスタＭ
、の閾値電圧）Ｕ上に制限するだめのものである。
１（１） ｒｉ５’、圧ＶＸＩをＶＢ Ｉ−ＶＴＨＩＪ
＋ （但しＶＴＨＭＩはトランジスタｈａ 、の閾値
電圧）以下に制限するだめのものであり、同（デｋにト
ランジスタ１Ｖ１６は節点Ｘ、の電圧ＶＸ２をＶＢ２−
ｖＴ’ＨＩＪ６ （但しＶＴＨＭ、はトランジスタＭ
、の閾値電圧）Ｕ上に制限するだめのものである。
次に、上記論理回路の動作を説明する。入力信号Ａ、Ｂ
が共に”１１＋レベルのｋｆＮｆ合、トランジスタｈＡ
、、、Ｍ、が導通し、節点Ｘ、の電圧ＶＸＩは接１１！
！ ｉｌＴ、位となり、ＶＲＩ −ＶＴＨＭＩ ＞ ０
にしておけばトランジスタＭ、は導通し、出力端Ｗの電
圧は接地電位となる。このとき、トランジスタＭ７ 、
Ｕａは非導通であり、貞的？Ｌ流はない。
が共に”１１＋レベルのｋｆＮｆ合、トランジスタｈＡ
、、、Ｍ、が導通し、節点Ｘ、の電圧ＶＸＩは接１１！
！ ｉｌＴ、位となり、ＶＲＩ −ＶＴＨＭＩ ＞ ０
にしておけばトランジスタＭ、は導通し、出力端Ｗの電
圧は接地電位となる。このとき、トランジスタＭ７ 、
Ｕａは非導通であり、貞的？Ｌ流はない。
まだ、入力信号Ａ、Ｂが上記とは逆に兵に１１０Ｗレベ
ルの場合、トランジスタｕ４＋Ｍ５が４】ｉ６し、出力
端Ｗの解圧は接地電位になる。このとき、トランジスタ
Ｍ９＋Ｎ（ＩＱのゲート電圧は″θ″レベル（接地′電
位）であるので、節点Ｘ２およびトランジスタ”？
＋ １，４１ｏの相〜、接続点（節点）Ｙ２の電圧はそ
れぞれ−ＶＴＨＮＤ （但Ｌ ＶＴＨＮＤはデプレッシ
ョン形ＮチャンネルＶＯ８Ｆ Ｅ’ｌ’ Ｍｇ ！ ｕ
、ｏの閾値電圧）である。このとき、トランジスタＶ６
が導通するためにはＶＢ２− Ｖ’ｒＨｐＥ（ＶＸ２
・・・・・・・・・・・・・・・・・・・ ｆｉ
ｌ（但Ｌ ＶＴＨＰＥはエンハンスメント形Ｐチャンイ
ルトランジスタＭ６の閾値電圧）が成立する必要がある
が、本例では上式［１１を満足させないように、したが
ってトランジスタＭ６が非導通となるようにしている。
ルの場合、トランジスタｕ４＋Ｍ５が４】ｉ６し、出力
端Ｗの解圧は接地電位になる。このとき、トランジスタ
Ｍ９＋Ｎ（ＩＱのゲート電圧は″θ″レベル（接地′電
位）であるので、節点Ｘ２およびトランジスタ”？
＋ １，４１ｏの相〜、接続点（節点）Ｙ２の電圧はそ
れぞれ−ＶＴＨＮＤ （但Ｌ ＶＴＨＮＤはデプレッシ
ョン形ＮチャンネルＶＯ８Ｆ Ｅ’ｌ’ Ｍｇ ！ ｕ
、ｏの閾値電圧）である。このとき、トランジスタＶ６
が導通するためにはＶＢ２− Ｖ’ｒＨｐＥ（ＶＸ２
・・・・・・・・・・・・・・・・・・・ ｆｉ
ｌ（但Ｌ ＶＴＨＰＥはエンハンスメント形Ｐチャンイ
ルトランジスタＭ６の閾値電圧）が成立する必要がある
が、本例では上式［１１を満足させないように、したが
ってトランジスタＭ６が非導通となるようにしている。
これに対して、入力信号Ａが９０”、Ｂが１１ルベルの
場合、トランジスタＵ、、Ｕ、が導通し、節点Ｘ！の電
圧ＶＸ２はＶＤＤとなる。ここで、ＶＲ２ＶＴＨＭａ
〈ＶＤＤ ｉｃなるようにし−Ｃおけば、トランジスタ
Ｍ６は導通し、出力端Ｗは？（ｆ、源電圧■ＤＤｖｃ引
き上げられる。このとき、トランジスタＭ８ 、Ｍ、は
非導通である。
場合、トランジスタＵ、、Ｕ、が導通し、節点Ｘ！の電
圧ＶＸ２はＶＤＤとなる。ここで、ＶＲ２ＶＴＨＭａ
〈ＶＤＤ ｉｃなるようにし−Ｃおけば、トランジスタ
Ｍ６は導通し、出力端Ｗは？（ｆ、源電圧■ＤＤｖｃ引
き上げられる。このとき、トランジスタＭ８ 、Ｍ、は
非導通である。
上記とは逆ｅこ、入力信号Ａが”１“、Ｂがｌ′Ｏｎレ
ベルの場合には、トランジスタＭ＋ｏ＋Ｍｙが導通し、
上記と同様に節点Ｘ２の電圧ＶＸ２はＶＤＤとなり、Ｖ
Ｂ４− ＶＴＨＭ６ ＜ ＶＤＤ （７）ためにトラン
ジスタ財、は導通し、出力端Ｗは市源電圧ＶＤＤに引き
上げられる。このとき、トランジスタＭ！は非導通であ
るが、トランジスタＭ４は導通しており、トランジスタ
Ｖ、のゲート（（は入力信号Ａ、っ捷り６１ルベル（■
ＤＤ電圧）が印加されている。このトランジスタｋ（５
が導通しないようにするためには節点Ｘ、の電圧ＶＸＩ
がＶＤＤ −ＶＴＨＰＤ以上（但しＶＴＨＰＤはデプレ
ッション形のＰチャンネルＭＯ３−ＦＥＴ Ｍｉ （
７）ｉｆｑ値電圧）にならないようにしなければならな
い。
ベルの場合には、トランジスタＭ＋ｏ＋Ｍｙが導通し、
上記と同様に節点Ｘ２の電圧ＶＸ２はＶＤＤとなり、Ｖ
Ｂ４− ＶＴＨＭ６ ＜ ＶＤＤ （７）ためにトラン
ジスタ財、は導通し、出力端Ｗは市源電圧ＶＤＤに引き
上げられる。このとき、トランジスタＭ！は非導通であ
るが、トランジスタＭ４は導通しており、トランジスタ
Ｖ、のゲート（（は入力信号Ａ、っ捷り６１ルベル（■
ＤＤ電圧）が印加されている。このトランジスタｋ（５
が導通しないようにするためには節点Ｘ、の電圧ＶＸＩ
がＶＤＤ −ＶＴＨＰＤ以上（但しＶＴＨＰＤはデプレ
ッション形のＰチャンネルＭＯ３−ＦＥＴ Ｍｉ （
７）ｉｆｑ値電圧）にならないようにしなければならな
い。
一方、このときトランジスタＭ 、が導通ずるためには
ＶＲＩ −ＶＴＨＮＥ ＞Ｖｘ＋ ・・・・・・
・・・・・・・・・・・・・・ （２）が成立する必ダ
があるが、本例では上式（２）を１）ｉｌｉ足させない
ように、したがってトラン７ヌタＭ、が非導通となるよ
うにしている。
・・・・・・・・・・・・・・ （２）が成立する必ダ
があるが、本例では上式（２）を１）ｉｌｉ足させない
ように、したがってトラン７ヌタＭ、が非導通となるよ
うにしている。
即ち、両式（１）を成立させないようにＶＲｔ −ＶＴ
ＲＰＥ ） −ＶＴ ＨＮＤ−・”−・＋３１とし、目
、つ両式（２）を成立させ々いようＶＣＶＲＩ −ＶＴ
ＨＮＥ ＜ ＶＤＤ −ｖＴＨＰＤ−−−−−−−−−
−−−＋４）としておくことによって、上記ＣＶ Ｏ５
ＦＥ７理回路は入力信号Ａ、Ｂの論理値にかかわりなく
罠通電流はなく、出力端ＷにはＦ＝、ＡＢ＋ＡＢなる論
理式で表わされる接地′＄、位または電源電圧ＶＤＤと
なる出力信号Ｆがｔａｒられる。
ＲＰＥ ） −ＶＴ ＨＮＤ−・”−・＋３１とし、目
、つ両式（２）を成立させ々いようＶＣＶＲＩ −ＶＴ
ＨＮＥ ＜ ＶＤＤ −ｖＴＨＰＤ−−−−−−−−−
−−−＋４）としておくことによって、上記ＣＶ Ｏ５
ＦＥ７理回路は入力信号Ａ、Ｂの論理値にかかわりなく
罠通電流はなく、出力端ＷにはＦ＝、ＡＢ＋ＡＢなる論
理式で表わされる接地′＄、位または電源電圧ＶＤＤと
なる出力信号Ｆがｔａｒられる。
したがって、Ｐ！′Ｉ′２図の回路は第１図の回路と同
じ論理結果が潜られるが、第１図の回路に比べて論理設
定回路２１．２２の入力信号数が２種類に減少している
。これに伴って付属回路（第１図における２個のインバ
ータ回路１３゜Ｚ（）が不要になるので、回路パターン
面積が小さくて済み、集積回路化に際してそのコストダ
ウンを図ることが可能である。寸だ、付属回路による信
号遅れがなく々るので、論理回路の動作速度が向上する
。
じ論理結果が潜られるが、第１図の回路に比べて論理設
定回路２１．２２の入力信号数が２種類に減少している
。これに伴って付属回路（第１図における２個のインバ
ータ回路１３゜Ｚ（）が不要になるので、回路パターン
面積が小さくて済み、集積回路化に際してそのコストダ
ウンを図ることが可能である。寸だ、付属回路による信
号遅れがなく々るので、論理回路の動作速度が向上する
。
なお、前記各論理設定回路２１．２２はその入力信号数
が限定されるものではなく、要１ａＪ、入力信号が所要
の論理成立条件をｉ＃Ｎ足したときに導通し、そうでな
いときには遮断されるように、エンハンスメント形の第
１導宵形（本例でυ：Ｎチャンネル）ｕｏｓ−ＦｇＴ
とデプレツンヨン形の第２導電形（上記８セ、１導宿形
とは逆、本例ではＰチャンネル） ＩｖｌＯ８−ＦＥＴ
との絹み合わせあるいはエンハンスメント形の第２
導電形ｌｖ１０Ｓ−ＦｇＴとデプレッション形の第１４
電形ＶＯ８−Ｆ ＥＴとの組み合わせにより構成すれば
よい。
が限定されるものではなく、要１ａＪ、入力信号が所要
の論理成立条件をｉ＃Ｎ足したときに導通し、そうでな
いときには遮断されるように、エンハンスメント形の第
１導宵形（本例でυ：Ｎチャンネル）ｕｏｓ−ＦｇＴ
とデプレツンヨン形の第２導電形（上記８セ、１導宿形
とは逆、本例ではＰチャンネル） ＩｖｌＯ８−ＦＥＴ
との絹み合わせあるいはエンハンスメント形の第２
導電形ｌｖ１０Ｓ−ＦｇＴとデプレッション形の第１４
電形ＶＯ８−Ｆ ＥＴとの組み合わせにより構成すれば
よい。
上述したように本発明のＣＭ ＯＳ論理回路によれば、
論理設定回路への入力ｆ言号の種類を減少でき、それに
伴って付属回路を省略でき、動作速度の向上、回路パタ
ーン面積の縮少化およびコストダウンを図ることがでへ
、低価格化が要請されている時計用、電卓用、マイクロ
コンピュータ用などのＣＭＯ８集積回路を実現すること
ができる。
論理設定回路への入力ｆ言号の種類を減少でき、それに
伴って付属回路を省略でき、動作速度の向上、回路パタ
ーン面積の縮少化およびコストダウンを図ることがでへ
、低価格化が要請されている時計用、電卓用、マイクロ
コンピュータ用などのＣＭＯ８集積回路を実現すること
ができる。
第１１−は従来のＣＭＯ８論理回路を示す回路図、第２
図は不発明に係るＣＭＯ８論理回路の一′？、施例を示
す回路図である。 ２１．２２・・・論理設定回路、Ｍ Ｉ ”’−ｕ、・
・・エンハンスメント形Ｎチャンネルに４０ｓ−ＦＥＴ
。 Ｍ４＋ｌ＋４５・・・デプレッション形ＰチャンネルＭ
Ｏｂ Ｆ Ｅ ’１’ １Ｍ ａ 〜Ｍ６・・・エン
ハンスメント形Ｐチャンネル！、４０ＳＦＥＴ、 ＋Ｊ
ｇ ＊ ＭｌＯ”’デプレッション形Ｎチャンネルｐ
ＯＢ−ＦＥＴＳＶＲｌ １ｖＲ１・・・基ω電圧。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｖｎｎ ＋ＡＢ
図は不発明に係るＣＭＯ８論理回路の一′？、施例を示
す回路図である。 ２１．２２・・・論理設定回路、Ｍ Ｉ ”’−ｕ、・
・・エンハンスメント形Ｎチャンネルに４０ｓ−ＦＥＴ
。 Ｍ４＋ｌ＋４５・・・デプレッション形ＰチャンネルＭ
Ｏｂ Ｆ Ｅ ’１’ １Ｍ ａ 〜Ｍ６・・・エン
ハンスメント形Ｐチャンネル！、４０ＳＦＥＴ、 ＋Ｊ
ｇ ＊ ＭｌＯ”’デプレッション形Ｎチャンネルｐ
ＯＢ−ＦＥＴＳＶＲｌ １ｖＲ１・・・基ω電圧。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｖｎｎ ＋ＡＢ
Claims (1)
- エンハンスメント形の第１４７Ｂ、形ｖｏ Ｓ −ＦＥ
Ｔとデプレッション形の第２導亀形ｕ０８−ＦＥＴとが
組み合わされて接続されてなり、複数の論理演算入力信
号が導かれ、一端が接地された？４１の論理設定回路と
、この第１の論理設定回路の他端に一端が接続されゲー
トに第１の糸準戊圧が印加されるエンハンスメント形の
第１導電形の第１のＭＯＳ−ＦＥＴ 、！：、エンハン
スメント形の第２導歌形ＭＯ８−ＦＥＴ とデプレッシ
ョン形の笛１導電形１．（Ｏ８−ＦＥＴ とが絹み合
わされて接続されてなり、前記第１の論理設定１ｉ、’
ｉｌ路と同じ入力信号が導かれ、第１の論理設定回路と
は論理成立条件が異なり、一端が動作電源に接続された
第２の論Ｆｒ８設定回路と、この第２の論理設定回路の
他端と前記第１のＭ ＯＳ −Ｆ Ｆｉ Ｔ の他端
との間に接続され、ゲートに第２のＪｆζ準′ｔＷ圧が
印加されるエンハンスメント形の＠２導市形の第２の１
ｖｉＯ３−ＦＥＴ とを具備してなり、上記第１、第
２のＭＯＳ−ＦｇＴ の相互接続点から論理演算出力信
号を得るようにしたことを將敞とするＣＶｉＯ８Ｆａ理
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157007A JPS5945720A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157007A JPS5945720A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5945720A true JPS5945720A (ja) | 1984-03-14 |
| JPH0446014B2 JPH0446014B2 (ja) | 1992-07-28 |
Family
ID=15640136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157007A Granted JPS5945720A (ja) | 1982-09-09 | 1982-09-09 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945720A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0224841A2 (en) * | 1985-11-26 | 1987-06-10 | Kabushiki Kaisha Toshiba | Logic arithmetic circuit |
| JPS62293426A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 一致検出回路 |
| EP0322885A2 (en) * | 1987-12-28 | 1989-07-05 | Kabushiki Kaisha Toshiba | Determination circuit for data coincidence |
| KR100919567B1 (ko) * | 2002-12-27 | 2009-10-01 | 주식회사 하이닉스반도체 | 배타적 오아게이트 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456U (ja) * | 1976-09-16 | 1978-04-12 |
-
1982
- 1982-09-09 JP JP57157007A patent/JPS5945720A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456U (ja) * | 1976-09-16 | 1978-04-12 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0224841A2 (en) * | 1985-11-26 | 1987-06-10 | Kabushiki Kaisha Toshiba | Logic arithmetic circuit |
| JPS62293426A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 一致検出回路 |
| EP0322885A2 (en) * | 1987-12-28 | 1989-07-05 | Kabushiki Kaisha Toshiba | Determination circuit for data coincidence |
| US4885544A (en) * | 1987-12-28 | 1989-12-05 | Kabushiki Kaisha Toshiba | Determination circuit for data coincidence |
| KR100919567B1 (ko) * | 2002-12-27 | 2009-10-01 | 주식회사 하이닉스반도체 | 배타적 오아게이트 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0446014B2 (ja) | 1992-07-28 |
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