JPS5992624A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
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- JPS5992624A JPS5992624A JP57202929A JP20292982A JPS5992624A JP S5992624 A JPS5992624 A JP S5992624A JP 57202929 A JP57202929 A JP 57202929A JP 20292982 A JP20292982 A JP 20292982A JP S5992624 A JPS5992624 A JP S5992624A
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- circuit
- logic
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- setting circuit
- input signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
- H03K19/09482—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors
- H03K19/09485—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors using a combination of enhancement and depletion transistors with active depletion transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電子式卓上計算機、電子時計、マイクロコン
ぎユータ用集積回路などで使用される０ＭＯ８−ＦＥＴ
（相補形の絶縁ｆ−）形電界効果トランジスタ）を用
いたＣＭＯ８論理回路に係り、特に同期信号のタイミン
グで論理演算出力信号を次段回路に転送する論理回路に
関する。
ぎユータ用集積回路などで使用される０ＭＯ８−ＦＥＴ
（相補形の絶縁ｆ−）形電界効果トランジスタ）を用
いたＣＭＯ８論理回路に係り、特に同期信号のタイミン
グで論理演算出力信号を次段回路に転送する論理回路に
関する。
この種の従来のＣＭＯ８論理回路、たとえば排他的オア
回路の一例を第１図に示す。即ち、Ｑ。
回路の一例を第１図に示す。即ち、Ｑ。
〜Ｑ４はそれぞれエンハンスメント形のＮチャンネルＭ
Ｏ８−ＦＥＴであり、第１の論理設定回路１ノを形成し
ている。−！ｆた、Ｑ、〜Ｑ、はそれぞれエンハンスメ
ント形のＰチャンネルＭＯ８−ＦＥＴであり、第゛２の
論理設定回路１２を構成している。上記第２の論理設定
回路１２の一端は動作電源（電圧ｖａｎ ）に接続され
、第１の論理設定回路１ノの一端は接地されており、上
記各論理設定回路１１．１２の他端が相互に接続されて
いる。１３．１４はインバータ回路であり、Ａ、Ｂ、Ａ
、百は論理設定回路１１．１２の論理演算入力信号であ
る。また、１５は前記各論理設定回路１１．１２相堡の
接続点Ｎに得られる論理演算出力信号Ｆ′を次段回路へ
転送するだめの転送ｆ−）であり、これはＮチャンネル
ＭＯ８−ＦｇＴＱｏ とＰチャンネルＭ ＯＳ −Ｆ
Ｅ Ｔ Ｑ ｒｎとが並列に接続されてなり、上記転送
ｆ−ト１５をオン・オフ制御するために同期信号φおよ
びこれとは逆相の反転同期信号岡が用いられている。
Ｏ８−ＦＥＴであり、第１の論理設定回路１ノを形成し
ている。−！ｆた、Ｑ、〜Ｑ、はそれぞれエンハンスメ
ント形のＰチャンネルＭＯ８−ＦＥＴであり、第゛２の
論理設定回路１２を構成している。上記第２の論理設定
回路１２の一端は動作電源（電圧ｖａｎ ）に接続され
、第１の論理設定回路１ノの一端は接地されており、上
記各論理設定回路１１．１２の他端が相互に接続されて
いる。１３．１４はインバータ回路であり、Ａ、Ｂ、Ａ
、百は論理設定回路１１．１２の論理演算入力信号であ
る。また、１５は前記各論理設定回路１１．１２相堡の
接続点Ｎに得られる論理演算出力信号Ｆ′を次段回路へ
転送するだめの転送ｆ−）であり、これはＮチャンネル
ＭＯ８−ＦｇＴＱｏ とＰチャンネルＭ ＯＳ −Ｆ
Ｅ Ｔ Ｑ ｒｎとが並列に接続されてなり、上記転送
ｆ−ト１５をオン・オフ制御するために同期信号φおよ
びこれとは逆相の反転同期信号岡が用いられている。
上記ＣＭＯ８論理回路において、入力信号Ａ。
↓
Ｂの論理レベルが相異なときには、第２の論理設定回路
１２が導通、第１の論理設定回路１１が遮断状態になり
、入力信号Ａ、Ｈの論理レベルが同じときには、第２の
論理設定回路１２が遮断、第１の論理設定回路１１が導
通状態になる。したがって、前記接続点Ｎの出力信号Ｆ
′は、Ｆ′＝＾−Ｂ＋Ａ＠百＝Ａ■Ｂ ・・・（１
）なる論理式（但し、・は論理積記号、＋は論理和記号
、■は排他的オア記号）で表わされ、各論理設定回路１
１．１２が同時に導通することはなく、貫通電流は流れ
ない。そして、上記出力信号Ｆ′は、前記同期信号がφ
＝“ｌ＃レベル（７＝“Ｏ″レベルのときにオン状態に
なる転送ダート１５を通じて次段回路へ転送される。
１２が導通、第１の論理設定回路１１が遮断状態になり
、入力信号Ａ、Ｈの論理レベルが同じときには、第２の
論理設定回路１２が遮断、第１の論理設定回路１１が導
通状態になる。したがって、前記接続点Ｎの出力信号Ｆ
′は、Ｆ′＝＾−Ｂ＋Ａ＠百＝Ａ■Ｂ ・・・（１
）なる論理式（但し、・は論理積記号、＋は論理和記号
、■は排他的オア記号）で表わされ、各論理設定回路１
１．１２が同時に導通することはなく、貫通電流は流れ
ない。そして、上記出力信号Ｆ′は、前記同期信号がφ
＝“ｌ＃レベル（７＝“Ｏ″レベルのときにオン状態に
なる転送ダート１５を通じて次段回路へ転送される。
なお、′同期信号がφ＝１０ルベル（ｉ＝１ビレペル）
のときには、転送ｆ−ト１５はオフ状態になり、出力は
高抵抗状態になっている。したがって、転送ｒ−ト１５
の出力信号Ｆは上述したように同期信号φに依存してお
り、出力信号Ｆの論理式はたとえば次式のように Ｆ＝（Ａ■Ｂ ）１１ ・・・（２）と
表現される。
のときには、転送ｆ−ト１５はオフ状態になり、出力は
高抵抗状態になっている。したがって、転送ｒ−ト１５
の出力信号Ｆは上述したように同期信号φに依存してお
り、出力信号Ｆの論理式はたとえば次式のように Ｆ＝（Ａ■Ｂ ）１１ ・・・（２）と
表現される。
ところで、上記ＣＭＯ８論理回路は、各論理設定回路１
１．１２をそれぞれエンハンスメント形のＭＯＳ−ＦＥ
Ｉ：Ｔで構成しているため、その入力信号として互いに
反転関係の（Ａ ｌλ） ｌ ＣＢｌ百）を必要とし、
λ、百を作るために２個のイン・ぐ−夕回路１３．１４
が付属回蕗として必要である。このために、使用素子数
が多くなシ、集積回路化に際して回路ノ４ターン面積が
大きくなる。このことは、集積回路のコストアップの大
きな要因となるので好ましくない。また、インバータ回
路１３．１４による信号遅れのために論理回路の動作速
度が遅くなる欠点があった。
１．１２をそれぞれエンハンスメント形のＭＯＳ−ＦＥ
Ｉ：Ｔで構成しているため、その入力信号として互いに
反転関係の（Ａ ｌλ） ｌ ＣＢｌ百）を必要とし、
λ、百を作るために２個のイン・ぐ−夕回路１３．１４
が付属回蕗として必要である。このために、使用素子数
が多くなシ、集積回路化に際して回路ノ４ターン面積が
大きくなる。このことは、集積回路のコストアップの大
きな要因となるので好ましくない。また、インバータ回
路１３．１４による信号遅れのために論理回路の動作速
度が遅くなる欠点があった。
本発明は上記の事情に鑑みてなされたもので、論理設定
回路への入力信号の種類を減少でき、それに伴って付属
回路を省略でき、動作速度の向上、回路パターン面積の
縮少化およびコストダウンを図り得るＣＭＯ８論理回路
を提供するものである。
回路への入力信号の種類を減少でき、それに伴って付属
回路を省略でき、動作速度の向上、回路パターン面積の
縮少化およびコストダウンを図り得るＣＭＯ８論理回路
を提供するものである。
即ち、本発明のＣＭＯ８論理回路は、第１の論理設定回
路をエンハンスメント形の第１導電形ＭＯ８−Ｆ’ＥＴ
とデプレッション形の第２導電形ＭＯ８−ＦＥＴとの組
み合わせにより構成し、第２の論理設定回路をエンハン
スメント形の第２導電形ＭＯ８−ＰＥＴとデプレッショ
ン形の第１導電形ＭＯ８−ＦＥＴとの組み合わせにより
構成し、上記両輪理設定回路は同じ複数の論理演算入力
信号に対する論理成立条件を相異ならせておき、第１の
論理設定回路と出力端Ｗとの間にエンハンスメント形の
第１導電形の第１のＭＯＳ−Ｆ’ＥＴを挿入接続してそ
のｒ−）に同期信号を印加し、第２の論理設定回路と出
力端Ｗとの間にエンハンスメント形の第２導電形の第２
のＭＯＳ−ＰＥＴを挿入接続してそのｆｆ−）に前記同
期信号とは逆相の反転同期信号を印加するようにしたこ
とを特徴とするものである。
路をエンハンスメント形の第１導電形ＭＯ８−Ｆ’ＥＴ
とデプレッション形の第２導電形ＭＯ８−ＦＥＴとの組
み合わせにより構成し、第２の論理設定回路をエンハン
スメント形の第２導電形ＭＯ８−ＰＥＴとデプレッショ
ン形の第１導電形ＭＯ８−ＦＥＴとの組み合わせにより
構成し、上記両輪理設定回路は同じ複数の論理演算入力
信号に対する論理成立条件を相異ならせておき、第１の
論理設定回路と出力端Ｗとの間にエンハンスメント形の
第１導電形の第１のＭＯＳ−Ｆ’ＥＴを挿入接続してそ
のｒ−）に同期信号を印加し、第２の論理設定回路と出
力端Ｗとの間にエンハンスメント形の第２導電形の第２
のＭＯＳ−ＰＥＴを挿入接続してそのｆｆ−）に前記同
期信号とは逆相の反転同期信号を印加するようにしたこ
とを特徴とするものである。
これによって、同期信号のタイミングで出力端Ｗに論理
演算出力信号が得られるようになシ、貫通電流が流れる
こともなく、論理設定回路の入力信号として論理演算入
力信号の反転信号を作る必要がなくなるので付属回路が
不要になり、動作速度の向上、回路・ぐターン面積の縮
少化および回路コストの低減化が可能になる。
演算出力信号が得られるようになシ、貫通電流が流れる
こともなく、論理設定回路の入力信号として論理演算入
力信号の反転信号を作る必要がなくなるので付属回路が
不要になり、動作速度の向上、回路・ぐターン面積の縮
少化および回路コストの低減化が可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第２図において、Ｍ１〜Ｍ、はエンノｈンスメント形の
ＮチャンネルＭＯ８−ＦＥＴ、Ｍ、およびＭ、はデプレ
ッション形のＰチャンネルＭＯ８−ＦＥＴ％Ｍ６〜Ｍ８
はエンノ＼ンスメント形のＰ−Ｆ−ヤンネルＭＯ８−Ｆ
ＥＴ１ＭｅおよびＭｌｏはデプレッション形のＮチャン
ネルＭＯ８−ＦＥＴである。
ＮチャンネルＭＯ８−ＦＥＴ、Ｍ、およびＭ、はデプレ
ッション形のＰチャンネルＭＯ８−ＦＥＴ％Ｍ６〜Ｍ８
はエンノ＼ンスメント形のＰ−Ｆ−ヤンネルＭＯ８−Ｆ
ＥＴ１ＭｅおよびＭｌｏはデプレッション形のＮチャン
ネルＭＯ８−ＦＥＴである。
ここで、上記トランジスタＭ、、Ｍ、、Ｍ４ 。
Ｍ、は第１の論理設定回路２１を構成しており、その一
端は接地され、他端（節点Ｘ＋）はトランジスタＭ、の
ソース端子に接続されている。
端は接地され、他端（節点Ｘ＋）はトランジスタＭ、の
ソース端子に接続されている。
また、前記トランジスタＭ７ 、Ｍ、、Ｍ９ 、Ｍ、。
は第２の論理設定回路２２を構成しており、その一端は
ｖｎｏ電圧の動作電源に接続され、他端（節点Ｘｔ）は
トランジスタＭ６のソース端子に接続されている。これ
らの各論理設定回路２１゜２２は、それぞれ論理演算入
力信号Ａ、Ｂが所定の論理成立条件を満足するときに導
通するが、上記両回路２１．２２が同時に論理成立条件
を満足することがないように、つまり一方が導通状態の
ときに他方が遮断状態となるように構成されている。
ｖｎｏ電圧の動作電源に接続され、他端（節点Ｘｔ）は
トランジスタＭ６のソース端子に接続されている。これ
らの各論理設定回路２１゜２２は、それぞれ論理演算入
力信号Ａ、Ｂが所定の論理成立条件を満足するときに導
通するが、上記両回路２１．２２が同時に論理成立条件
を満足することがないように、つまり一方が導通状態の
ときに他方が遮断状態となるように構成されている。
即ち、たとえば図示の如く、第１の論理設定回路２１に
おいては、トランジスタＭ！およびＭ、が直列接続され
、トランジスタＭ４およびＭ、が直列接続され、これら
のトランジスタ（ＭＩ、ＭＢ）と（Ｍ４ １ ＭＳ
）とが並列接続されており、トランジスタＭ、、Ｍ、、
Ｍ４ 。
おいては、トランジスタＭ！およびＭ、が直列接続され
、トランジスタＭ４およびＭ、が直列接続され、これら
のトランジスタ（ＭＩ、ＭＢ）と（Ｍ４ １ ＭＳ
）とが並列接続されており、トランジスタＭ、、Ｍ、、
Ｍ４ 。
Ｍ、の各ｒ−トに対応して入力信号Ｂ 、 Ａ 、 Ｂ
。
。
Ａが導かれている。また、第２の論理設定回路２２にお
いては、トランジスタＭ、およびＭ、。
いては、トランジスタＭ、およびＭ、。
が直列接続され、トランジスタＭ８およびＭ。
が直列接続され、これらのトランジスタ（Ｍ７゜Ｍｌｏ
）と（ＭＩ １ Ｍｌｌ ）とが並列接続されてお
り、トランジスタＭ、、Ｍ、、Ｍ、、Ｍ、ｏの各ｆ−）
に対応して入力信号Ｂ、Ａ、Ｂ、Ａが導かれている。
）と（ＭＩ １ Ｍｌｌ ）とが並列接続されてお
り、トランジスタＭ、、Ｍ、、Ｍ、、Ｍ、ｏの各ｆ−）
に対応して入力信号Ｂ、Ａ、Ｂ、Ａが導かれている。
したがって、入力信号Ａ、Ｂが共に”１＃あるいは“０
”レベルのときに第１の論理設定回路２１の論理成立条
件が満足し、入力信号Ａ、Ｂが相異なる論理レベルのと
きに第２の論理設定回路２２の論理成立条件が満足する
ように構成されている。
”レベルのときに第１の論理設定回路２１の論理成立条
件が満足し、入力信号Ａ、Ｂが相異なる論理レベルのと
きに第２の論理設定回路２２の論理成立条件が満足する
ように構成されている。
一方、前記トランジスタＭ、のダートには同期信号φが
印加され、前記トランジスタＭＩｌのｆ−）には上記同
期信号φとは逆相の反転同期信号７が印加され、上記両
トランジスタＭ１ 。
印加され、前記トランジスタＭＩｌのｆ−）には上記同
期信号φとは逆相の反転同期信号７が印加され、上記両
トランジスタＭ１ 。
ＭＩ、のドレイン端子相互が接続され、この相互接続点
（出力端）Ｗから論理演算出力信号Ｆが取り出されるも
のである。なお、同期信号φ。
（出力端）Ｗから論理演算出力信号Ｆが取り出されるも
のである。なお、同期信号φ。
７の゛１″レベルはｖＤＤ電位、“０“レベルは接地電
位である。
位である。
上記ＣＭＯ８論理回路において、トランジスタＭ、は同
期信号φが＠ｌ“レベルのときに節点Ｘ。
期信号φが＠ｌ“レベルのときに節点Ｘ。
の電圧ＶＸ、をＶＤＤ−ＶＴＨＭＩ （但し、ＶＴＨＭ
ＩはトランジスタＭ、の閾値電圧）以下に制限するため
のものであり、同様にトラン・ゾスタＭ１．ｌは反転同
期信号７がＯ”し４ルのときに節点Ｘ、の電圧ＶＸ２を
−ＶＴＨＭ６ （但し、ＶＴＨＭＩＩはトランジスタＭ
６の閾値電圧）以上に制限するためのものである。
ＩはトランジスタＭ、の閾値電圧）以下に制限するため
のものであり、同様にトラン・ゾスタＭ１．ｌは反転同
期信号７がＯ”し４ルのときに節点Ｘ、の電圧ＶＸ２を
−ＶＴＨＭ６ （但し、ＶＴＨＭＩＩはトランジスタＭ
６の閾値電圧）以上に制限するためのものである。
次に、上記ＣＭＯ８論理回路において、同期信号がφ＝
“ビ（７ｒ ＝“ｏ”）のときの動作を説明する。入力
信号Ａ、Ｂが共に”１”であれば、トランジスタＭ、、
Ｍ３が導通して節点Ｘ、の電圧ｖｘ、は接地電位となる
。ここで、 Ｖａｎ −Ｖ〒ａｖｔ ＞ ０ 一’、ｖｏｎ ＞ ｖｙｕｉｇ＋ ・・・（３）の
条件を満足するように設定しておけば、トランジスタＭ
１は導通し、出力端Ｗの電圧は接地電位となる。このと
き、トランジスタＭ、 、 Ｍ。
“ビ（７ｒ ＝“ｏ”）のときの動作を説明する。入力
信号Ａ、Ｂが共に”１”であれば、トランジスタＭ、、
Ｍ３が導通して節点Ｘ、の電圧ｖｘ、は接地電位となる
。ここで、 Ｖａｎ −Ｖ〒ａｖｔ ＞ ０ 一’、ｖｏｎ ＞ ｖｙｕｉｇ＋ ・・・（３）の
条件を満足するように設定しておけば、トランジスタＭ
１は導通し、出力端Ｗの電圧は接地電位となる。このと
き、トランジスタＭ、 、 Ｍ。
は非導通であり、貫通電流は流れない。
上記とは逆に、入力信号Ａ、Ｂが共に”Ｏ＃であれば、
トランジスタＭ ４ ＋ ＭＳが導通して節点Ｘ、の
電圧ＶＸ＋は接地電位となり、削成（３）の如＜ Ｖｏ
ｏ ＶＴＨＭＳ ＞ ０ テあれば） ラｙ ノスＩ
’ Ｍ＋も導通し、出力端Ｗの電圧は接地電位となる。
トランジスタＭ ４ ＋ ＭＳが導通して節点Ｘ、の
電圧ＶＸ＋は接地電位となり、削成（３）の如＜ Ｖｏ
ｏ ＶＴＨＭＳ ＞ ０ テあれば） ラｙ ノスＩ
’ Ｍ＋も導通し、出力端Ｗの電圧は接地電位となる。
このとき、トランジスタＭ８は導通しており、トランジ
スタＭ、、Ｍ、０のダートには″Ｏ＃レベル（接地電位
）の入力信号Ｂ、Ａが印加されているので、節点Ｘ、お
よびトランジスタＭフ 。
スタＭ、、Ｍ、０のダートには″Ｏ＃レベル（接地電位
）の入力信号Ｂ、Ａが印加されているので、節点Ｘ、お
よびトランジスタＭフ 。
Ｍｌｏの相互接続点（節点Ｙ、）の電圧はそれぞれ−Ｖ
ＴＨＭＩＩ ＋ ＶＴＨＭＩＯ（但し１ｖＴ ＨＭ
１１ ｒ ｖＴ ＨＭ Ｉｎはテゾレツション形Ｎチ
ャンネルＭＯ８−ＦＥＴ Ｍｓ。
ＴＨＭＩＩ ＋ ＶＴＨＭＩＯ（但し１ｖＴ ＨＭ
１１ ｒ ｖＴ ＨＭ Ｉｎはテゾレツション形Ｎチ
ャンネルＭＯ８−ＦＥＴ Ｍｓ。
Ｍ、ｏの閾値電圧である）となる。このとき、トランジ
スタＭ ａ 、 Ｍ ？が導通しないように−ＶＴＨ
Ｍｔ ＞ Ｖｖｔ ＝ −ＶＴＨＭＩＯＶＴＨＭ８ ＞
ＶＸ！ ＝ ＶＴＨＭＩＩＶＴＨＭ６ ”” ＶＴ
ＨＭｔ 且ツＶＴＨＭＩＩ ＝ ＶＴＨＭＳｏ の
ときＶＴＨＭＳ ＜ Ｖｔａｎ＋ｏ ・・・（４）
の条件を満足するように設定しておけば、トランジスタ
Ｍ６およびＭ、は非導通であり、貫通電流が流れること
はない。
スタＭ ａ 、 Ｍ ？が導通しないように−ＶＴＨ
Ｍｔ ＞ Ｖｖｔ ＝ −ＶＴＨＭＩＯＶＴＨＭ８ ＞
ＶＸ！ ＝ ＶＴＨＭＩＩＶＴＨＭ６ ”” ＶＴ
ＨＭｔ 且ツＶＴＨＭＩＩ ＝ ＶＴＨＭＳｏ の
ときＶＴＨＭＳ ＜ Ｖｔａｎ＋ｏ ・・・（４）
の条件を満足するように設定しておけば、トランジスタ
Ｍ６およびＭ、は非導通であり、貫通電流が流れること
はない。
これに対して、入力信号がＡ−′０”、Ｂ＝″′１＃で
あれば、トランジスタＭ、、Ｍ、が導通し、節点Ｘ！の
電圧ＶＸｔはｖＤＤ電位となる。ここで、ＶＴＨＭＡ
＜ ＶＤＤ −（５）の条件を満足するように設定
しておけば、トランジスタＭ６は導通し、出力端Ｗは動
作電源電位ｖＤＤに引き上げられる。このとき、トラン
ジスタＭ３は非導通であり、Ｍ５は導通している。
あれば、トランジスタＭ、、Ｍ、が導通し、節点Ｘ！の
電圧ＶＸｔはｖＤＤ電位となる。ここで、ＶＴＨＭＡ
＜ ＶＤＤ −（５）の条件を満足するように設定
しておけば、トランジスタＭ６は導通し、出力端Ｗは動
作電源電位ｖＤＤに引き上げられる。このとき、トラン
ジスタＭ３は非導通であり、Ｍ５は導通している。
このときトランジスタＭ４ 、Ｍ、の相互接続点（ｙ、
）ノミ圧ｖＹｔはｖａｎ ＶＴＨＭ４以上となり、ト
ランジスタＭ、は導通しているので節点Ｘ、の電圧はＶ
ｙ、となる。このときトランジスタＭ１が導通しないよ
うに ｖａｎ −Ｖｘｔ ＜ Ｖｔｕｙｔ −（６）の条
件を満足するように設定しておけば、トランジスタＭ、
は非導通であ夛、貫通電流が流れることはない。
）ノミ圧ｖＹｔはｖａｎ ＶＴＨＭ４以上となり、ト
ランジスタＭ、は導通しているので節点Ｘ、の電圧はＶ
ｙ、となる。このときトランジスタＭ１が導通しないよ
うに ｖａｎ −Ｖｘｔ ＜ Ｖｔｕｙｔ −（６）の条
件を満足するように設定しておけば、トランジスタＭ、
は非導通であ夛、貫通電流が流れることはない。
上記とは逆に、入力信号がＡ＝″″１’ 、 Ｂ＝″″
Ｏ＃であれば、トランジスタＭ、ｏ、Ｍ、が導通し、節
点Ｘ、の電圧ｖｘ！はｖＤＤ電位となシ、削成（５）の
如＜ ＶＴＨＭＩＩ ＜ ＶＤＤであればトランジス
タＭ６も導通し、出力端Ｗは動作電源電位ｖＤＤに引き
上げられる。このとき、トランジスタＭ、は非導通であ
るが、トランジスタＭ４は導通しており、トランジスタ
Ｍ４ ＋ Ｍ、ｌの相互接続点（節点ｙｔ ）の電
圧は接地電圧となシ、節点Ｘ１の電圧ＶＸＩはＶＤＤ
ＶＴＨＭ！１以上となる。
Ｏ＃であれば、トランジスタＭ、ｏ、Ｍ、が導通し、節
点Ｘ、の電圧ｖｘ！はｖＤＤ電位となシ、削成（５）の
如＜ ＶＴＨＭＩＩ ＜ ＶＤＤであればトランジス
タＭ６も導通し、出力端Ｗは動作電源電位ｖＤＤに引き
上げられる。このとき、トランジスタＭ、は非導通であ
るが、トランジスタＭ４は導通しており、トランジスタ
Ｍ４ ＋ Ｍ、ｌの相互接続点（節点ｙｔ ）の電
圧は接地電圧となシ、節点Ｘ１の電圧ＶＸＩはＶＤＤ
ＶＴＨＭ！１以上となる。
ここでトランジスタＭ１が導通しないように前記（６）
式の条件を満足するように設定しておけば、トランジス
タＭ１は非導通であり、貫通電流が流れることはない。
式の条件を満足するように設定しておけば、トランジス
タＭ１は非導通であり、貫通電流が流れることはない。
即ち、上記ＣＭＯ８論理回路においては、削成（３）〜
（６）で示された条件を全て満足する、換言す乃ゝ れば（４）＜５）式ぐら導かれる ＶＴＨＭＩＯ＞ ＶＴＨＭＳ ＞ ＶＤ’Ｄ ・”
（７）（但しＶＴＨＭｅ ＝ＶＴＨＭｔＱ とスル）
の条件と、（３） ＋ （６）式から導かれるＷｏｏ
＞ Ｖｔｎ１ｇ＋ ＞ ＶｔｇＭ＠−（８）（但しＶ
’ｒＨＭ４ ” ＶＴＨＭＳとする）の条件とを同時に
満足するように設定しておくことによって、入力信号Ａ
、Ｈの論理値にかかわ９なく貫通電流が流れることはな
く、同期信号がφ＝″ビ（ｉ＝”０”）のときに入力信
号Ａ。
（６）で示された条件を全て満足する、換言す乃ゝ れば（４）＜５）式ぐら導かれる ＶＴＨＭＩＯ＞ ＶＴＨＭＳ ＞ ＶＤ’Ｄ ・”
（７）（但しＶＴＨＭｅ ＝ＶＴＨＭｔＱ とスル）
の条件と、（３） ＋ （６）式から導かれるＷｏｏ
＞ Ｖｔｎ１ｇ＋ ＞ ＶｔｇＭ＠−（８）（但しＶ
’ｒＨＭ４ ” ＶＴＨＭＳとする）の条件とを同時に
満足するように設定しておくことによって、入力信号Ａ
、Ｈの論理値にかかわ９なく貫通電流が流れることはな
く、同期信号がφ＝″ビ（ｉ＝”０”）のときに入力信
号Ａ。
Ｂに応じて接地電位または動作電源電位ｖＤＤとなる出
力信号Ｆ＝（Ａ＋Ｂ）φが出力端Ｗに得られる。
力信号Ｆ＝（Ａ＋Ｂ）φが出力端Ｗに得られる。
なお、同期信号がφ＝”０″（ｌｓ＝”１″）のときは
、トランジスタＭ１ 、Ｍ、が遮断されるので、出力端
Ｗは高抵抗状態になる。
、トランジスタＭ１ 、Ｍ、が遮断されるので、出力端
Ｗは高抵抗状態になる。
また第２図の回路は第１図の回路と同じ論理結果が得ら
れるが、第１図の回路に比べて論理設定回路２１．２２
の入力信号数が２種類に減少している。これに伴って付
属回路（第１図における２個のインバータ回路１３．２
４）が不要になるので、回路ノ々ターン面積が小さくて
済み、集積回路化に際してそのコストダウンを図ること
が可能である。また、付属回路による信号遅れがなくな
るので、論理回路の動作速度が向上する。
れるが、第１図の回路に比べて論理設定回路２１．２２
の入力信号数が２種類に減少している。これに伴って付
属回路（第１図における２個のインバータ回路１３．２
４）が不要になるので、回路ノ々ターン面積が小さくて
済み、集積回路化に際してそのコストダウンを図ること
が可能である。また、付属回路による信号遅れがなくな
るので、論理回路の動作速度が向上する。
なお、前記各論理設定回路２１．２２はその入力信号数
が限定されるものではなく、要は入力信号が所要の論理
成立条件を満足したときに導通し、そうでないときには
遮断されるように、エンハンスメント形の第１導電形（
本例ではＮチャンネル）ＭＯＳ−ＦＢＴとデプレッショ
ン形の第２導電形（上記第１導電形とは逆、本例ではＰ
チャンネル） ＭＯＳ−ＦＥＴとの組み合わせあるいは
エンハンスメント形の第２ 導電形Ｍｏｓ−ＦｇＴとデ
プレッション形の第１導電形ＭＯ３−ＦＥＴとの組み合
わせにより構成すればよい。
が限定されるものではなく、要は入力信号が所要の論理
成立条件を満足したときに導通し、そうでないときには
遮断されるように、エンハンスメント形の第１導電形（
本例ではＮチャンネル）ＭＯＳ−ＦＢＴとデプレッショ
ン形の第２導電形（上記第１導電形とは逆、本例ではＰ
チャンネル） ＭＯＳ−ＦＥＴとの組み合わせあるいは
エンハンスメント形の第２ 導電形Ｍｏｓ−ＦｇＴとデ
プレッション形の第１導電形ＭＯ３−ＦＥＴとの組み合
わせにより構成すればよい。
上述したように本発明のＣＭＯ８論理回路によれば、論
理設定回路への入力信号の種類を減少でき、それに伴っ
て付属回路を省略でき、動作速度の向上、回路パターン
面積の縮少化およびコストダウンを図ることができ、低
価格化が要請されている時計用、電卓用、マイクロコン
ピュータ用などのＣＭＯ８集積回路を実現することがで
きる。
理設定回路への入力信号の種類を減少でき、それに伴っ
て付属回路を省略でき、動作速度の向上、回路パターン
面積の縮少化およびコストダウンを図ることができ、低
価格化が要請されている時計用、電卓用、マイクロコン
ピュータ用などのＣＭＯ８集積回路を実現することがで
きる。
第１図は従来のＣＭＯ８論理回路を示す回路図、第２図
は本発明に係るＣＭＯ８論理回路の一実施） 例を示す回路図である。 ” ２ Ｊ 、 ２２・・・論理設定回路、Ｍ、〜Ｍ３
・・・エンハンスメント形ＮチャンネルＭＯ８−ＰＥＴ
。 Ｍ、、Ｍ、・・・デプレッション形ＰチャンネルＭＯ８
−ＦＥＴ 、Ｍ、〜Ｍ、・・・エンハンスメント形Ｐチ
ャンネルＭＯ８−ＦＥＴ、 Ｍｅ 、 Ｍｔｏ ”’
デデレツンヨン形ＮチャンネルＭＯ８−ＦｇＴ、φ・・
・同期信号、Ｖ・・・反転同期信号。 出願人代理人 弁理士 鈴 江 武 彦喘 ≦ く の くの くの
は本発明に係るＣＭＯ８論理回路の一実施） 例を示す回路図である。 ” ２ Ｊ 、 ２２・・・論理設定回路、Ｍ、〜Ｍ３
・・・エンハンスメント形ＮチャンネルＭＯ８−ＰＥＴ
。 Ｍ、、Ｍ、・・・デプレッション形ＰチャンネルＭＯ８
−ＦＥＴ 、Ｍ、〜Ｍ、・・・エンハンスメント形Ｐチ
ャンネルＭＯ８−ＦＥＴ、 Ｍｅ 、 Ｍｔｏ ”’
デデレツンヨン形ＮチャンネルＭＯ８−ＦｇＴ、φ・・
・同期信号、Ｖ・・・反転同期信号。 出願人代理人 弁理士 鈴 江 武 彦喘 ≦ く の くの くの
Claims (1)
- エンハンスメント形の第１導電形ＭＯ８−ＰＥＴとデプ
レッション形の第２導電形ＭＯ８−ＰＥＴとが組み合わ
されて接続されてなυ、複数の論理演算入力信号が導か
れ、一端が接地された第１の論理設定回路と、この第１
の論理設定回路の他端に一端が接続され、ｆ−）に同期
信号が印加されるエンハンスメント形の第１導電形の第
１のＭＯＳ−ＦＥＴと、エンハンスメント形の第２導電
形ＭＯ８−ＦＥＴとデルツション形の第１導電形ＭＯ８
−ＦＥＴとが組み合わされて接続されてなり、前記第１
の論理設定回路と同じ入力信号が導かれ、第１の論理設
定回路とは論理成立条件が異なり、一端が動作電源に接
続された第２され、ダートに前記同期信号とは逆相の反
転回期信号が印加されるエンハンスメント形の第２導電
形の第２のＭＯＳ−ＦＥＴとを具備してなり、前記同期
信号のタイミングで前記第１．第２のＭＯＳ −ＦＥＴ
の相互接続点から論理演算出力信号を得るようにしたこ
とを特徴とするＣＭＯ８論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202929A JPS5992624A (ja) | 1982-11-19 | 1982-11-19 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202929A JPS5992624A (ja) | 1982-11-19 | 1982-11-19 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5992624A true JPS5992624A (ja) | 1984-05-28 |
| JPH0446015B2 JPH0446015B2 (ja) | 1992-07-28 |
Family
ID=16465492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202929A Granted JPS5992624A (ja) | 1982-11-19 | 1982-11-19 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614841A (en) * | 1993-12-24 | 1997-03-25 | Bull S.A. | Frequency multiplier using XOR/NXOR gates which have equal propagation delays |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456U (ja) * | 1976-09-16 | 1978-04-12 |
-
1982
- 1982-11-19 JP JP57202929A patent/JPS5992624A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342456U (ja) * | 1976-09-16 | 1978-04-12 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614841A (en) * | 1993-12-24 | 1997-03-25 | Bull S.A. | Frequency multiplier using XOR/NXOR gates which have equal propagation delays |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0446015B2 (ja) | 1992-07-28 |
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