JPS5892136A - トランスフア−ゲ−ト回路 - Google Patents
トランスフア−ゲ−ト回路Info
- Publication number
- JPS5892136A JPS5892136A JP56190255A JP19025581A JPS5892136A JP S5892136 A JPS5892136 A JP S5892136A JP 56190255 A JP56190255 A JP 56190255A JP 19025581 A JP19025581 A JP 19025581A JP S5892136 A JPS5892136 A JP S5892136A
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- JP
- Japan
- Prior art keywords
- transfer gate
- channel
- transfer
- circuit
- tgp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Shift Register Type Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は、集積回路装置の構造に関する。特に構造が簡
単なトランスファーゲート回路の構造に関する。
単なトランスファーゲート回路の構造に関する。
近年、通信様や計算機の工０化が進められている。デジ
タル集積回路では、一般にシステムのクロックが定めら
れ、このクロックによって回路動作をさせることが多い
。この場合トランスファーゲート回路が利用されている
。
タル集積回路では、一般にシステムのクロックが定めら
れ、このクロックによって回路動作をさせることが多い
。この場合トランスファーゲート回路が利用されている
。
第１図〜第３図に従来のダイナミックフリップ７０ツブ
Ｄ−１／ν回路の例を示す、第１図はｙ！ＭＯ８）ラン
ジスタ（以下、単ＫｒＭｏ５テ」という、）て゛の回路
構成で、クロックはφとこの反転電の２個を利用してい
る。φが高電圧Ｈ（以下、単にｒＨＪという。）のとき
トランスファーグー）ＴＧ、を開くことによりインバー
タエＮ、 Ｋ入力電圧りの電圧を読込む、トランスファ
ーグー）ＴＧ２は低電圧Ｌ（以下、単に「Ｌ」という。
Ｄ−１／ν回路の例を示す、第１図はｙ！ＭＯ８）ラン
ジスタ（以下、単ＫｒＭｏ５テ」という、）て゛の回路
構成で、クロックはφとこの反転電の２個を利用してい
る。φが高電圧Ｈ（以下、単にｒＨＪという。）のとき
トランスファーグー）ＴＧ、を開くことによりインバー
タエＮ、 Ｋ入力電圧りの電圧を読込む、トランスファ
ーグー）ＴＧ２は低電圧Ｌ（以下、単に「Ｌ」という。
）のため閉じている０次の周期で、φがり、ｉがＨとな
り。
り。
トランスファーグートテＧ、が開き、トランスファーゲ
ートＴＧ、が閉じて、インバータエＮ、に保持場れた情
報はインバータＸ’Ｓ、に移送される。
ートＴＧ、が閉じて、インバータエＮ、に保持場れた情
報はインバータＸ’Ｓ、に移送される。
第２図は第１図の回路よりさらに安定な動作を示す。ク
ロックφが■、ｖが乙のとき、トランスファーゲート丁
Ｇｊ、ＴＧ４がＯＮ、）ランスファーグー）Ｔ０２％〒
ＧｌがＯＦＦのため入力信号りはインバータエＮ１に保
持される。次にクロックφがＬ、ｊがＨのとき、トラン
スファーゲートＴＧｊ 、’ｒＧ４がＯＦＦ、）ランス
ファーグー） ＴＧ２ 、ＴＧ、がＯＮとな９、信号ｐ
はインバータＩＮ２の出力を介してトランスファーグー
）’ｒＧ２を通してインバータ１１に伝えられる。
ロックφが■、ｖが乙のとき、トランスファーゲート丁
Ｇｊ、ＴＧ４がＯＮ、）ランスファーグー）Ｔ０２％〒
ＧｌがＯＦＦのため入力信号りはインバータエＮ１に保
持される。次にクロックφがＬ、ｊがＨのとき、トラン
スファーゲートＴＧｊ 、’ｒＧ４がＯＦＦ、）ランス
ファーグー） ＴＧ２ 、ＴＧ、がＯＮとな９、信号ｐ
はインバータＩＮ２の出力を介してトランスファーグー
）’ｒＧ２を通してインバータ１１に伝えられる。
第３図は第１図の回路を０Ｍ０８回路で実現した場合で
、トランスファーゲート部分はＰチャンネルＭＯ８Ｔと
ＮチャンネルＭＯ８Ｔの並列回路で構成され各々ＭＯ８
ＴＫは独立にクロックφ、φが加えられる。
、トランスファーゲート部分はＰチャンネルＭＯ８Ｔと
ＮチャンネルＭＯ８Ｔの並列回路で構成され各々ＭＯ８
ＴＫは独立にクロックφ、φが加えられる。
このように１従来のトランスファーゲート回路はクロッ
クφ、ｉの２相を利用し、長いクロック−を２本必要と
し、配線が複雑となる欠点がある。
クφ、ｉの２相を利用し、長いクロック−を２本必要と
し、配線が複雑となる欠点がある。
本発明はこの点を改良するもので、クロック線を１個に
することができ、構造を簡単化するととができる０Ｍ０
Ｓタイプのトランスファーゲート回路を提供することを
目的とする。
することができ、構造を簡単化するととができる０Ｍ０
Ｓタイプのトランスファーゲート回路を提供することを
目的とする。
本発明は、少なくとも１個のＰチャンネルＭＯＳトラン
ジスタと少なくとも４個のＮチャンネルＭＯ８トランジ
スタとが信号の流れに沿って実質的に縦属に接続された
回路を含むトランスファーゲート回路において、上記Ｐ
チャンネルＭＯＢ ）ランジスタおよび上記Ｎチャンネ
ルＭＯＳトランジスタの各制御電極に同一位相のクロッ
ク信号が与えられる構成を特徴とする。
ジスタと少なくとも４個のＮチャンネルＭＯ８トランジ
スタとが信号の流れに沿って実質的に縦属に接続された
回路を含むトランスファーゲート回路において、上記Ｐ
チャンネルＭＯＢ ）ランジスタおよび上記Ｎチャンネ
ルＭＯＳトランジスタの各制御電極に同一位相のクロッ
ク信号が与えられる構成を特徴とする。
本発明の一実施例を図面に基づいて説明する。
第４図は、本発明第一実施例の要部回路構成図である。
第４図は第１図、第３図に示した従来例回路に対応する
ものである。トランスファーゲートＴＧＮはＮチャンネ
ルＭＯ８Ｔ、）ランス７アーゲートＴＧＰはＰチャンネ
ルＭＯ８Ｔであり、ＴＧＨのソースとＴＧＰのドレイン
間にはインバータエＮ、が接続され、ＴＧＰのソースと
出力端子Ｑとの間にはインバータエＮ２が接続されてい
る。また、両トランスファーゲートＴＧＮとＴａＰＫＩ
ｄ同じクロックφが加えられる。これにより、クロック
φがＨならばトランスファーグー）ＴＧＮがＯＮとなり
トランスファーゲート丁ＧＰがＯＦＦとなる。クロック
φかもならばトランス７アーゲー） ＴＧＭが０ＩＦＩ
Ｆ、 ）ランスファーゲートＴＧＦが０舅とな９第１
図、第３図に示す従来回路と同様な動作を行う。
ものである。トランスファーゲートＴＧＮはＮチャンネ
ルＭＯ８Ｔ、）ランス７アーゲートＴＧＰはＰチャンネ
ルＭＯ８Ｔであり、ＴＧＨのソースとＴＧＰのドレイン
間にはインバータエＮ、が接続され、ＴＧＰのソースと
出力端子Ｑとの間にはインバータエＮ２が接続されてい
る。また、両トランスファーゲートＴＧＮとＴａＰＫＩ
ｄ同じクロックφが加えられる。これにより、クロック
φがＨならばトランスファーグー）ＴＧＮがＯＮとなり
トランスファーゲート丁ＧＰがＯＦＦとなる。クロック
φかもならばトランス７アーゲー） ＴＧＭが０ＩＦＩ
Ｆ、 ）ランスファーゲートＴＧＦが０舅とな９第１
図、第３図に示す従来回路と同様な動作を行う。
第５図は、本発明第二実施例の要部回路構成図であり、
第２図に示した従来例回路に対応するものである。トラ
ンスファーゲートＴ Ｇ Ｍ、、’ｒＧＭ２＃ｉ菫チャ
ンネルＭＯ８？、）ランス７アーゲートＴＧＰ、、 丁
ａｘ’２ ＃′ｉＦチャンネルＭ０８Ｔで構成されてい
る。このトランスファーグー）ＴＧ）Ｊｌのソースには
インバータＩＮ、の入力端子およびトランスファーグー
）’ｒＧＰ、のドレインがそれぞれ接続されている。イ
ンバータエＮ１の出力端子はトランスファーグー）’Ｉ
’ＧＰ、のドレインに接続されている＝このドレインは
インバータエＭ２の入力端子に接続されている。このイ
ンバータエＭ２の出力端子はトランスファーグー）ＴＧ
Ｐ、のソースに接続されている。
第２図に示した従来例回路に対応するものである。トラ
ンスファーゲートＴ Ｇ Ｍ、、’ｒＧＭ２＃ｉ菫チャ
ンネルＭＯ８？、）ランス７アーゲートＴＧＰ、、 丁
ａｘ’２ ＃′ｉＦチャンネルＭ０８Ｔで構成されてい
る。このトランスファーグー）ＴＧ）Ｊｌのソースには
インバータＩＮ、の入力端子およびトランスファーグー
）’ｒＧＰ、のドレインがそれぞれ接続されている。イ
ンバータエＮ１の出力端子はトランスファーグー）’Ｉ
’ＧＰ、のドレインに接続されている＝このドレインは
インバータエＭ２の入力端子に接続されている。このイ
ンバータエＭ２の出力端子はトランスファーグー）ＴＧ
Ｐ、のソースに接続されている。
また、トランスファーゲートＴ Ｇ Ｐ２のソースには
インバータエＭ５の入力端子およびトランスファーグー
）ＴＧｌｉ２のドレインがそれぞれ接続されている。イ
ンバータエＭＳの出力は出力端子Ｑに接続されるととも
にインバータＩＮ４の入力端子に′！＃続されている。
インバータエＭ５の入力端子およびトランスファーグー
）ＴＧｌｉ２のドレインがそれぞれ接続されている。イ
ンバータエＭＳの出力は出力端子Ｑに接続されるととも
にインバータＩＮ４の入力端子に′！＃続されている。
このインバータエＭ４の出力端子はトランスファーグー
）ＴＧｌｉ２のソースに接続さｎている。
）ＴＧｌｉ２のソースに接続さｎている。
また、各トランスファーゲートＴＧＮ、、ＴＧＭ２ＴＧ
Ｐ１、ＴＧＰ２ Ｋは同一クロックφが加えられている
。
Ｐ１、ＴＧＰ２ Ｋは同一クロックφが加えられている
。
このような回路構成では、クロックφがＨならばトラン
スファーグー） ＴＧ）Ｉ、 、７０Ｍ２がＯＮ。
スファーグー） ＴＧ）Ｉ、 、７０Ｍ２がＯＮ。
トランスファーグー） ＴＧＰ、 、ＴＧＰ２がＯＦＦ
となり、クロックφがＬならばトランスファーグー）
ＴＧｌｉ、 、ＴＧＨ２がＯＦＦ、）ランス７アーゲー
）ＴＧＰ、 、ＴＧＰ２がＯＮとなり、第２図に示した
従来例回路と同一の動作を行わせることができる６第６
図は、本発明第三実施例の要部回路構成図であり第２図
に示す従来例回路を０Ｍ０８回路で実現したものである
。すなわち、トランスファーゲートＴＧｊ とＴｅ３を
ＰチャンネルＭＯ８ＴとＮチャンネルＭＯ８Ｔの並列回
路にし、帰還回路部のトランスファーゲー） ＴＧＰを
ＰチャンネルＭＯ８Ｔ１トランスファーゲートＴＧＭを
ＮチャンネルＭ０８丁としたものである。
となり、クロックφがＬならばトランスファーグー）
ＴＧｌｉ、 、ＴＧＨ２がＯＦＦ、）ランス７アーゲー
）ＴＧＰ、 、ＴＧＰ２がＯＮとなり、第２図に示した
従来例回路と同一の動作を行わせることができる６第６
図は、本発明第三実施例の要部回路構成図であり第２図
に示す従来例回路を０Ｍ０８回路で実現したものである
。すなわち、トランスファーゲートＴＧｊ とＴｅ３を
ＰチャンネルＭＯ８ＴとＮチャンネルＭＯ８Ｔの並列回
路にし、帰還回路部のトランスファーゲー） ＴＧＰを
ＰチャンネルＭＯ８Ｔ１トランスファーゲートＴＧＭを
ＮチャンネルＭ０８丁としたものである。
このような回路構成では、帰還回路部のトランスファー
ゲートＴＧＰ、ＴＧＭでのＯＮ時間をトランスファーゲ
ートＴＧ、 、Ｔ１２に比べて遅らせ過渡的に生ずる全
てのトランスファーゲー） カＯＮとなることによる誤
動作を防止できる。
ゲートＴＧＰ、ＴＧＭでのＯＮ時間をトランスファーゲ
ートＴＧ、 、Ｔ１２に比べて遅らせ過渡的に生ずる全
てのトランスファーゲー） カＯＮとなることによる誤
動作を防止できる。
以上説明したように本発明によれば、同一位相のクロッ
クをゲート電圧とするＰチャンネルＭＯ８丁とｙチャン
ネルＭＯｆｆ〒とでトランスファーゲート回路を構成す
ることとした。したがって、クロック線を１個にするこ
とができ、クロック線の構造を簡単化することができ、
全体の素子数を少なくすることができる等の効果を有す
る。
クをゲート電圧とするＰチャンネルＭＯ８丁とｙチャン
ネルＭＯｆｆ〒とでトランスファーゲート回路を構成す
ることとした。したがって、クロック線を１個にするこ
とができ、クロック線の構造を簡単化することができ、
全体の素子数を少なくすることができる等の効果を有す
る。
第１図〜第５図は従来例の要部回路構成図。
第４図は本発明第一実施例の要部回路構成図。
第５図は本発明第二実施例の要部回路構成図。
第６図は本発明第三実施例の要部回路構成図。
犀 １ 図
児 ２ 図
児 ３ 図
亮 ４ 図
児 ５ 図
児 ６ 図
Claims (1)
- （１）少なくとも１個のＰチャンネルＭＯＢ）ランジス
タと、少なくとも１個のＮチャンネルＭＯＢトランジス
タとが、信号の流れに沿って実質的に縦１１Ｋｍｉ綬さ
れた回路を含むトランスファーゲート回路において、上
記ＰチャンネルＭＯ８）ランジスタおよび上記璽チャン
ネルＭＯ８）うｙジスタの各制御電極に同一位相のクロ
ック信号が与えられる構成を特徴とするトランスファー
ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190255A JPS5892136A (ja) | 1981-11-26 | 1981-11-26 | トランスフア−ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190255A JPS5892136A (ja) | 1981-11-26 | 1981-11-26 | トランスフア−ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892136A true JPS5892136A (ja) | 1983-06-01 |
Family
ID=16255087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190255A Pending JPS5892136A (ja) | 1981-11-26 | 1981-11-26 | トランスフア−ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892136A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60500794A (ja) * | 1983-03-23 | 1985-05-23 | ゼネラル・エレクトリック・カンパニイ | ５個のトランジスタを含むｃｍｏｓラッチ・セルおよび該セルを用いたスタティック・フリップフロップ |
| JPS6189715A (ja) * | 1984-10-01 | 1986-05-07 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 電子フリツプフロツプ回路 |
| US4703200A (en) * | 1985-02-28 | 1987-10-27 | Societe pour l'Etude de la Fabrication des Circuits Integres Speciaux - E.F.C.I.S. | Static bistable flip-flop circuit obtained by utilizing CMOS technology |
| JPH04207810A (ja) * | 1990-11-30 | 1992-07-29 | Nec Corp | フリップフロップ回路 |
-
1981
- 1981-11-26 JP JP56190255A patent/JPS5892136A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60500794A (ja) * | 1983-03-23 | 1985-05-23 | ゼネラル・エレクトリック・カンパニイ | ５個のトランジスタを含むｃｍｏｓラッチ・セルおよび該セルを用いたスタティック・フリップフロップ |
| JPS6189715A (ja) * | 1984-10-01 | 1986-05-07 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 電子フリツプフロツプ回路 |
| US4703200A (en) * | 1985-02-28 | 1987-10-27 | Societe pour l'Etude de la Fabrication des Circuits Integres Speciaux - E.F.C.I.S. | Static bistable flip-flop circuit obtained by utilizing CMOS technology |
| JPH04207810A (ja) * | 1990-11-30 | 1992-07-29 | Nec Corp | フリップフロップ回路 |
| JP2871087B2 (ja) * | 1990-11-30 | 1999-03-17 | 日本電気株式会社 | フリップフロップ回路 |
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