JPH04207810A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH04207810A JPH04207810A JP2340107A JP34010790A JPH04207810A JP H04207810 A JPH04207810 A JP H04207810A JP 2340107 A JP2340107 A JP 2340107A JP 34010790 A JP34010790 A JP 34010790A JP H04207810 A JPH04207810 A JP H04207810A
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- JP
- Japan
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- hysteresis
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- input terminal
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- 230000005669 field effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
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- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
-
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
- H03K3/356173—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit with synchronous operation
-
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は高速フリップフロップ回路に関し、特にＣＭＯ
Ｓインバータて構成されるフリップフロップ回路（以下
、ＣＭＯＳフリップフロップ回路という）に間する。
Ｓインバータて構成されるフリップフロップ回路（以下
、ＣＭＯＳフリップフロップ回路という）に間する。
［従来の技術］
従来の高速ＣＭＯＳフリップフロップ回路の一例を第８
図に示す。このＣＭＯＳフリップフロップ回路はダイナ
ミック型フリップフロップ回路であり、クロック人力６
，７には相補クロック信号が入力され、ＣＭＯＳ）ラン
スファーケート３がオンすると、データ人力４のデータ
信号をラッチして、インバータ１により反転し、データ
出力５に出力する。この後、トランスファーゲート３か
オフすると、この状態がホールドされる。
図に示す。このＣＭＯＳフリップフロップ回路はダイナ
ミック型フリップフロップ回路であり、クロック人力６
，７には相補クロック信号が入力され、ＣＭＯＳ）ラン
スファーケート３がオンすると、データ人力４のデータ
信号をラッチして、インバータ１により反転し、データ
出力５に出力する。この後、トランスファーゲート３か
オフすると、この状態がホールドされる。
第９図は、第８図に示したフリップフロップ回路を２つ
接続しマスタースしイブ構成とした従来例であり、第２
のフリップフロップ回路（トランスファーゲート１３と
インバータ１１で構成）の出力をインバータ２１て反転
し、トランスファーゲート３に帰還することにより、Ｔ
型フリップフロップ回路を構成したものである。このＴ
型フリップフロップ回路は、クロック人力６，７に相補
クロック信号が印加されると、出力５には相補クロック
信号の周波数の１／２の周波数の信号が得られる。
接続しマスタースしイブ構成とした従来例であり、第２
のフリップフロップ回路（トランスファーゲート１３と
インバータ１１で構成）の出力をインバータ２１て反転
し、トランスファーゲート３に帰還することにより、Ｔ
型フリップフロップ回路を構成したものである。このＴ
型フリップフロップ回路は、クロック人力６，７に相補
クロック信号が印加されると、出力５には相補クロック
信号の周波数の１／２の周波数の信号が得られる。
他の高速動作可能なＣＭＯＳフリップフロップ回路を第
１０図に示す。第１０図のＣＭＯＳフリップフロップ回
路は”Ｍｕ ｌ ｔ ｉｇｉｇａｈｅｒｔｚ ＣＭＯ
Ｓ Ｄｕａｌ−Ｍｏｄｕｌｕｓ Ｐｒｅｓｃａｌａ
ｒ ＩＣ” （Ｈ，ｃｏｎｇ ｅｔ。
１０図に示す。第１０図のＣＭＯＳフリップフロップ回
路は”Ｍｕ ｌ ｔ ｉｇｉｇａｈｅｒｔｚ ＣＭＯ
Ｓ Ｄｕａｌ−Ｍｏｄｕｌｕｓ Ｐｒｅｓｃａｌａ
ｒ ＩＣ” （Ｈ，ｃｏｎｇ ｅｔ。
ａｌ 著ＩＥＥＥ ＳＣＶＯＬ２３ Ｎｏ５゜１９
８８年１０月１１８９頁〜１１９４頁）に記載されてい
る。
８８年１０月１１８９頁〜１１９４頁）に記載されてい
る。
このＣＭＯＳフリップフロップ回路は、インバータ１，
２と、インバータ１１．１２よりなるヒステリシスイン
バータを使用してマスタースレイブ構成を実現している
。クロック入力信号は相補信号ではなく、単相信号を採
用しており、マスターフリップフロップ用にはＰ型トラ
ンジスタ３１゜３２にスレイブフリップフロップ用には
Ｎ型トランジスタ３５にクロック信号６を印加している
。
２と、インバータ１１．１２よりなるヒステリシスイン
バータを使用してマスタースレイブ構成を実現している
。クロック入力信号は相補信号ではなく、単相信号を採
用しており、マスターフリップフロップ用にはＰ型トラ
ンジスタ３１゜３２にスレイブフリップフロップ用には
Ｎ型トランジスタ３５にクロック信号６を印加している
。
４．８Ｎ型トランジスタ３３．３４に印加される相補デ
ータ信号てあり、この相補データ信号がヒステリシスイ
ンバータ１，２の入出力電位を変化させられるようにト
ランジスタ３１．３２が機能する。
ータ信号てあり、この相補データ信号がヒステリシスイ
ンバータ１，２の入出力電位を変化させられるようにト
ランジスタ３１．３２が機能する。
トランジスタ３６．３７はコモンソース接続の差動対と
して機能し、スレイブフリップフロップのデータ人力を
制御する。このデータ入力がヒステリシスインバータ１
１．１２の入出力電位を変化させられるようにトランジ
スタ３５が働く。
して機能し、スレイブフリップフロップのデータ人力を
制御する。このデータ入力がヒステリシスインバータ１
１．１２の入出力電位を変化させられるようにトランジ
スタ３５が働く。
［発明が解決しようとする課題］
第８図、第９図の従来のダイナミック型フリップフロッ
プ回路は、特にデータ信号の保持回路を備えておらず、
データはインバータ１を構成する電界効果トランジスタ
のゲート容量に電荷の形で保持し、記憶している。した
がって、比較的高速で動作するが、逆に、低速で動作さ
せると、電荷を失い誤動作するという欠点があった。ま
た第８図、第９図のフリップフロップ回路はＣＭＯＳ回
路なので、信号が電源電圧までフルスイングして上記ゲ
ート容量を充放電しなければならず、高速化にも限界が
あった。
プ回路は、特にデータ信号の保持回路を備えておらず、
データはインバータ１を構成する電界効果トランジスタ
のゲート容量に電荷の形で保持し、記憶している。した
がって、比較的高速で動作するが、逆に、低速で動作さ
せると、電荷を失い誤動作するという欠点があった。ま
た第８図、第９図のフリップフロップ回路はＣＭＯＳ回
路なので、信号が電源電圧までフルスイングして上記ゲ
ート容量を充放電しなければならず、高速化にも限界が
あった。
第１０図に示す他のフリップフロップ回路は、マスター
フリップフロップにＰ型トランジスタ３１．３２、スレ
イブフリップフロップにＮ型トランジスタ３５を用いて
いるため、単相クロック信号６のしベル設定が一意に決
まらないという欠点があった。これは、Ｐ型トランジス
タのしきい値はＮ型トランジスタのしきい値に相関なく
構成トランジスタの製造工程で決定されるからであり、
しかもこれらのしきい値は製造上ばらつくことを考える
と集積化したとき、その歩留まりに影響する。また、ト
ランジスタ３６，３７．３５を直列に接続しているので
、低電圧化に不利である。さらにフリップフロップ回路
を構成する素子数が大きいという欠点も有している。
フリップフロップにＰ型トランジスタ３１．３２、スレ
イブフリップフロップにＮ型トランジスタ３５を用いて
いるため、単相クロック信号６のしベル設定が一意に決
まらないという欠点があった。これは、Ｐ型トランジス
タのしきい値はＮ型トランジスタのしきい値に相関なく
構成トランジスタの製造工程で決定されるからであり、
しかもこれらのしきい値は製造上ばらつくことを考える
と集積化したとき、その歩留まりに影響する。また、ト
ランジスタ３６，３７．３５を直列に接続しているので
、低電圧化に不利である。さらにフリップフロップ回路
を構成する素子数が大きいという欠点も有している。
［課題を解決するための手段］
本発明の要旨は、入力ノードと出力ノートがそれぞれデ
ータ入力端子とデータ出力端子に接続された第１のイン
バータと入力ノードと出力ノードがそれぞれ前記データ
出力端子と前記データ入力端子に接続された第２のイン
バータで構成されたヒステリトランジスタインバータと
、前記データ入力端子と前記データ出力端子との間に接
続され、クロック入力端子に印加されるクロック信号に
応答して開閉し、前記ヒステリシスインバータのヒステ
リシス量を変更するスイッチ手段とを備えたことである
。
ータ入力端子とデータ出力端子に接続された第１のイン
バータと入力ノードと出力ノードがそれぞれ前記データ
出力端子と前記データ入力端子に接続された第２のイン
バータで構成されたヒステリトランジスタインバータと
、前記データ入力端子と前記データ出力端子との間に接
続され、クロック入力端子に印加されるクロック信号に
応答して開閉し、前記ヒステリシスインバータのヒステ
リシス量を変更するスイッチ手段とを備えたことである
。
［発明の作用コ
スイッチ手段がオフしているとき、ヒステリシスインバ
ータのヒステリシスは十分に大きくデータ入力端子にデ
ータが供給されても該データがラッチされることはない
。スイッチ手段がオンすると、ヒステリシスインバータ
のヒステリシスは小さくなり、データ入力端子のデータ
の電圧レベルに応じてヒステリシスの入出力ノートの電
位が変化し、データがヒステリシスにラッチされる。
ータのヒステリシスは十分に大きくデータ入力端子にデ
ータが供給されても該データがラッチされることはない
。スイッチ手段がオンすると、ヒステリシスインバータ
のヒステリシスは小さくなり、データ入力端子のデータ
の電圧レベルに応じてヒステリシスの入出力ノートの電
位が変化し、データがヒステリシスにラッチされる。
［実施例コ
第１図は本発明の第１実施例を示す回路図てあ第１図に
おいて、インバータ１．２はヒステリシスインバータ１
００を構成しており、４はフリップフロップ回路のデー
タ入力端子を、５は反転したデータ出力端子を示してい
る。ヒステリシスインバータ１００の入出力端子４，５
間には、クロック入力端子６に供給されるクロック信号
に応答して開閉するスイッチ手段３が接続されている。
おいて、インバータ１．２はヒステリシスインバータ１
００を構成しており、４はフリップフロップ回路のデー
タ入力端子を、５は反転したデータ出力端子を示してい
る。ヒステリシスインバータ１００の入出力端子４，５
間には、クロック入力端子６に供給されるクロック信号
に応答して開閉するスイッチ手段３が接続されている。
スイッチ手段３がオフしているときは、データ入力端子
４に他のＣＭＯ９回路から出力が印加されても、ヒステ
リシスインバータ１００の状態が反転しない様に、ヒス
テリシスインバータ１００のヒステリシス量を設定して
いる。このような設定はインバータ１，２を構成する電
界効果トランジスタのサイズを選ふことてなされる。
４に他のＣＭＯ９回路から出力が印加されても、ヒステ
リシスインバータ１００の状態が反転しない様に、ヒス
テリシスインバータ１００のヒステリシス量を設定して
いる。このような設定はインバータ１，２を構成する電
界効果トランジスタのサイズを選ふことてなされる。
また、スイッチ手段３がオンの時に、ヒステリシス量が
小さくなってデータ入力端子４のデータ信号をラッチで
きるようにスイッチ手段３のオン抵抗は十分低く設定さ
れている。
小さくなってデータ入力端子４のデータ信号をラッチで
きるようにスイッチ手段３のオン抵抗は十分低く設定さ
れている。
また、ヒステリシスインバータ１００の出力を反転する
際、スイッチ手段３がオフの時には、データ入力端子４
の電圧レベルとインバータ２の出力電圧レベルが相反す
るため、インバータ２の出力は電源あるいはグランド電
位にまで変化せず、しきい値電圧よりいくぶん電源電圧
よりかグランド電位よりとなる。インバータ１の出力電
圧レベルも同様であり、次にスイッチ手段３がオンして
、データ出力端子５の電圧が反転することへのブリチャ
ジとなり、高速動作を実現できる。
際、スイッチ手段３がオフの時には、データ入力端子４
の電圧レベルとインバータ２の出力電圧レベルが相反す
るため、インバータ２の出力は電源あるいはグランド電
位にまで変化せず、しきい値電圧よりいくぶん電源電圧
よりかグランド電位よりとなる。インバータ１の出力電
圧レベルも同様であり、次にスイッチ手段３がオンして
、データ出力端子５の電圧が反転することへのブリチャ
ジとなり、高速動作を実現できる。
第２図は本発明の第２実施例を示す回路図であり、本実
施例の特徴はスイッチ手段３とＮ型トランスファーゲー
ト２１で実現したことである。回路動作は第１実施例と
同様なので説明は省略する。
施例の特徴はスイッチ手段３とＮ型トランスファーゲー
ト２１で実現したことである。回路動作は第１実施例と
同様なので説明は省略する。
第３図は本発明の第３実施例を示す回路図であり、本実
施例の特徴はスイッチ手段をＰ型トランスファーゲート
２１で実現したことである。その他の構成及び回路動作
は第１実施例と同一なので説明は省略する。
施例の特徴はスイッチ手段をＰ型トランスファーゲート
２１で実現したことである。その他の構成及び回路動作
は第１実施例と同一なので説明は省略する。
第４図は本発明の第４実施例を示す回路図であり、本実
施例の特徴はスイッチ手段３をＣＭＯＳトランスファー
ゲート２３で実現したことである。
施例の特徴はスイッチ手段３をＣＭＯＳトランスファー
ゲート２３で実現したことである。
その他の構成及び回路動作は第１実施例と同一なので説
明は省略する。
明は省略する。
第５図は本発明の第５実施例に係るマスタースレイブＴ
型フリップフロップの回路図である。その動作波形を第
６図に示す。第６図に示された動作波形は入力Ｉ ＧＨ
２まて動作している。第５図に示すマスタースレイブＴ
型フリップフロップは第４図に示したヒステリシスイン
バータ１００と相歩型トランスファーケート２３を２つ
絽合せ第２のヒステリシスインバータ１００の出力と第
１のヒステリシスインバータ１００の入力とをインバー
タ２１を介して接続している。
型フリップフロップの回路図である。その動作波形を第
６図に示す。第６図に示された動作波形は入力Ｉ ＧＨ
２まて動作している。第５図に示すマスタースレイブＴ
型フリップフロップは第４図に示したヒステリシスイン
バータ１００と相歩型トランスファーケート２３を２つ
絽合せ第２のヒステリシスインバータ１００の出力と第
１のヒステリシスインバータ１００の入力とをインバー
タ２１を介して接続している。
第７図は第９図に示す従来のダイナミックＴ型フリップ
フロップの動作波形図である。従来例のトランジスタサ
イズ等は第５実施例のものと同じである。ダイナミック
回路にも関わらず入力０゜８ＧＨ２まてしか動作してい
ない。これは出力がフルスイングしているためである。
フロップの動作波形図である。従来例のトランジスタサ
イズ等は第５実施例のものと同じである。ダイナミック
回路にも関わらず入力０゜８ＧＨ２まてしか動作してい
ない。これは出力がフルスイングしているためである。
［発明の効果］
以上説明したように本発明は、データヒステリシスイン
バータに記憶させられるので、低周波数で動作させても
データを失うことがない。また、ヒステリシスインバー
タの入出力ノードにヒステリシス量を可変にするための
スイッチ手段を設けたので、ゲート段数が少なく、また
、データにより減少したヒステリシス量を反転させれば
よいので、データをフルスイングさせる必要がなく、高
速で動作するという効果を有する。
バータに記憶させられるので、低周波数で動作させても
データを失うことがない。また、ヒステリシスインバー
タの入出力ノードにヒステリシス量を可変にするための
スイッチ手段を設けたので、ゲート段数が少なく、また
、データにより減少したヒステリシス量を反転させれば
よいので、データをフルスイングさせる必要がなく、高
速で動作するという効果を有する。
さらに、動作点はヒステリシスインバータを構成するイ
ンバータ１，２のＮ型トランジスタとＰ型トランジスタ
のトランジスタサイズの比で決定され、ヒステリシス量
の制御はスイッチ手段のサイズで決定されるので、製造
工程のばらつきにも強く必要素子数も小さいことからＬ
ＳＩ化に適した回路構成である。
ンバータ１，２のＮ型トランジスタとＰ型トランジスタ
のトランジスタサイズの比で決定され、ヒステリシス量
の制御はスイッチ手段のサイズで決定されるので、製造
工程のばらつきにも強く必要素子数も小さいことからＬ
ＳＩ化に適した回路構成である。
また、本発明のフリップフロップ回路で高速部を処理し
、低速となった信号を通常のＣＭＯ５回路とインターフ
ェースする場合でも、本発明の回路を直接ＣＭＯ５回路
に接続して動作させることが可能である。
、低速となった信号を通常のＣＭＯ５回路とインターフ
ェースする場合でも、本発明の回路を直接ＣＭＯ５回路
に接続して動作させることが可能である。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は本発明の第４実施例を示
す回路図、第５図は本発明の第５実施例を示す回路図、
第６図は第５実施例の動作波形図、第７図は従来のＴ型
フリッププロップの動作波形図、第８図は従来のフリッ
プフロップを示す回路図、第９図は従来のＴ型フリップ
フロップを示す回路図、第１０図は従来のマスタースレ
イブフリップフロップを示す回路図である。 １、 ２． １１． １２． ２１・・・・インバータ
、３・・・・・・・・・・・・スイッチ手段、４・・・
・・・・・・・・・データ入力端子、５・・・・・・・
・・・・・データ出力端子、６．７・・・・・・・・・
・クロック入力端子、３１〜３７・・・・・・・電界効
果トランジスタ、２１・・・・・・・・・Ｎチャンネル
型トランスファーゲート、 ２２・・・・・・・・・Ｐチャンネル型トランスファー
ゲート、 ２３・・・・・・・相歩型トランスファーゲート、１０
０・・・・・・ヒステリシスインバータ。 特許出願人 日本電気株式会社
発明の第２実施例を示す回路図、第３図は本発明の第３
実施例を示す回路図、第４図は本発明の第４実施例を示
す回路図、第５図は本発明の第５実施例を示す回路図、
第６図は第５実施例の動作波形図、第７図は従来のＴ型
フリッププロップの動作波形図、第８図は従来のフリッ
プフロップを示す回路図、第９図は従来のＴ型フリップ
フロップを示す回路図、第１０図は従来のマスタースレ
イブフリップフロップを示す回路図である。 １、 ２． １１． １２． ２１・・・・インバータ
、３・・・・・・・・・・・・スイッチ手段、４・・・
・・・・・・・・・データ入力端子、５・・・・・・・
・・・・・データ出力端子、６．７・・・・・・・・・
・クロック入力端子、３１〜３７・・・・・・・電界効
果トランジスタ、２１・・・・・・・・・Ｎチャンネル
型トランスファーゲート、 ２２・・・・・・・・・Ｐチャンネル型トランスファー
ゲート、 ２３・・・・・・・相歩型トランスファーゲート、１０
０・・・・・・ヒステリシスインバータ。 特許出願人 日本電気株式会社
Claims (4)
- （１）入力ノードと出力ノードがそれぞれデータ入力端
子とデータ出力端子に接続された第１のインバータと入
力ノードと出力ノードがそれぞれ前記データ出力端子と
前記データ入力端子に接続された第２のインバータで構
成されたヒステリトランジスタインバータと、前記デー
タ入力端子と前記データ出力端子との間に接続され、ク
ロック入力端子に印加されるクロック信号に応答して開
閉し、前記ヒステリシスインバータのヒステリシス量を
変更するスイッチ手段とを備えたことを特徴とするフリ
ップフロップ回路。 - （２）前記第１及び第２のインバータは相補型トランジ
スタで構成され、前記スイッチ手段はＮチャンネル型ト
ランスファーゲートで構成された特許請求の範囲第１項
記載のフリップフロップ回路。 - （３）前記第１及び第２のインバータは相補型トランジ
スタで構成され、前記スイッチ手段はＰチャンネル型ト
ランスファーゲートで構成された特許請求の範囲第１項
記載のフリップフロップ回路。 - （４）前記第１及び第２のインバータは相補型トランジ
スタで構成され、前記スイッチ手段はＮチャンネル型電
界効果トランジスタとＰチャンネル型電界効果トランジ
スタとを並列接続した相補型トランスファーゲートで構
成され、前記Ｎチャンネル型電界効果トランジスタのゲ
ートと前記Ｐチャンネル型電界効果トランジスタのゲー
トには、相補クロック入力信号が印加される特許請求の
範囲第１項記載のフリップフロップ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340107A JP2871087B2 (ja) | 1990-11-30 | 1990-11-30 | フリップフロップ回路 |
| DE69121175T DE69121175T2 (de) | 1990-11-30 | 1991-12-02 | Flipflop-Schaltung mit einem CMOS-Hysterese-Inverter |
| EP91311207A EP0488826B1 (en) | 1990-11-30 | 1991-12-02 | Flip-flop circuit having CMOS hysteresis inverter |
| US07/801,542 US5212411A (en) | 1990-11-30 | 1991-12-02 | Flip-flop circuit having cmos hysteresis inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340107A JP2871087B2 (ja) | 1990-11-30 | 1990-11-30 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207810A true JPH04207810A (ja) | 1992-07-29 |
| JP2871087B2 JP2871087B2 (ja) | 1999-03-17 |
Family
ID=18333786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340107A Expired - Fee Related JP2871087B2 (ja) | 1990-11-30 | 1990-11-30 | フリップフロップ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5212411A (ja) |
| EP (1) | EP0488826B1 (ja) |
| JP (1) | JP2871087B2 (ja) |
| DE (1) | DE69121175T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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