CN104766622B - 单电源的保留寄存器及集成电路 - Google Patents

Abstract

本发明公开了一种单电源的保留寄存器，该保留寄存器包括寄存器主级电路、寄存器从级电路和由STT‑MTJ构成数据存储单元的STT‑MTJ读写电路；寄存器主级电路的输入端为该保留寄存器的信号输入端，寄存器主级电路的输出端与寄存器从级电路的输入端连接；寄存器从级电路的输出端为该保留寄存器的信号输出端；STT‑MTJ读写电路与寄存器从级电路连接。本发明还公开了一种集成电路。本发明单电源的保留寄存器具有待机功耗小及布局布线简单的优点；并且，本发明还具有电路结构简单及易实现的优点。

Description

单电源的保留寄存器及集成电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种单电源的保留寄存器及集成电路。

背景技术

保留寄存器(Retention Register)是集成电路低功耗技术中的一种重要单元，其广泛应用于电源门控技术(Power Gating)。保留寄存器的作用在于解决电源关断后寄存器的数据丢失问题。电源门控技术是指在电路系统工作中，把一些暂时不需要使用的模块的电源切断，从而降低整个电路系统的功耗。

现有技术中，为了在模块断电时(即主电源关断时)实现数据的保存，其保留寄存器需要使用数据保留电路，通过辅助电源(Backup Power)对数据保留电路进行供电，从而使得当模块的主电源关断后，其数据保留电路仍然可以继续工作，从而实现该模块的数据保存。然而，使用辅助电源对数据保留电路进行供电以实现数据保存的方式，存在以下两个缺点：(一)增加了电路的待机功耗。由于当模块的主电源关断后，其数据保留电路仍然在工作，因此，当寄存器数量较多时，会引起较大的待机功耗；(二)增加了电路的布局布线难度。一方面，由于使用双电源供电(即主电源供电+辅助电源供电)，在对电路进行布局布线时，不仅需要为主电源留出布线空间，还需要为辅助电源留出布线空间；另一方面，由于主电源关断后，数据保留电路仍在工作，因此，数据保留电路的控制信号不能被关断，故必须使用常通电标准单元(Always On Standard Cell)来传输这些控制信号，而常通电标准单元需要占用额外的面积。

发明内容

本发明的主要目的是提供一种待机功耗小且布局布线简单的单电源的保留寄存器。

为实现上述目的，本发明提供一种单电源的保留寄存器，所述单电源的保留寄存器包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；其中，

所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接。

优选地，所述寄存器主级电路包括第一传输门、第二传输门、第一反相器和第二反相器；其中，

所述第一传输门的输入端为所述寄存器主级电路的输入端，所述寄存器主级电路的输入端与所述保留寄存器的信号输入端连接，所述第一传输门的输出端与所述第一反相器的输入端连接，所述第一传输门的PMOS控制端与所述保留寄存器的时钟信号连接，所述第一传输门的NMOS控制端与所述时钟信号的反向信号连接；所述第一反相器的输出端为所述寄存器主级电路的输出端，所述寄存器主级电路的输出端分别与所述第二反相器的输入端及所述寄存器从级电路的输入端连接；所述第二反相器的输出端与所述第二传输门的输入端连接；所述第二传输门的输出端与所述第一传输门的输出端连接，所述第二传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第二传输门的NMOS控制端与所述时钟信号连接。

优选地，所述寄存器从级电路包括第三传输门、第四传输门、第五传输门、第六传输门、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器；其中，

所述第三传输门的输入端为所述寄存器从级电路的输入端，所述寄存器从级电路的输入端与所述寄存器主级电路的输出端连接，所述第三传输门的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第六传输门的输入端连接，所述第六传输门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第四传输门的输入端连接，所述第四传输门的输出端与所述第三传输门的输出端连接，所述第七反相器的输入端与所述STT-MTJ读写电路的输出端连接，所述第七反相器的输出端与所述第五传输门输入端连接，所述第五传输门的输出端与所述第六传输门的输出端连接，所述第六传输门的输出端还与所述第五反相器的输入端连接，所述第五反相器的输出端与所述STT-MTJ读写电路的输入端连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端为所述寄存器从级电路的输出端，所述寄存器从级电路的输出端与所述保留寄存器的信号输出端连接，所述第三传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第三传输门的NMOS控制端与所述时钟信号连接，所述第四传输门的PMOS控制端与所述时钟信号连接，所述第四传输门的NMOS控制端与所述时钟信号的反向信号连接，所述第五传输门的PMOS控制端与所述保留寄存器的读使能信号的反向信号连接，所述第五传输门的NMOS控制端与所述读使能信号连接，所述第六传输门的PMOS控制端与所述读使能信号连接，所述第六传输门的NMOS控制端与所述读使能信号的反向信号连接。

优选地，所述STT-MTJ读写电路包括工作电压输入端、数据存储单元、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第八反相器、第九反相器、第十反相器、第十一反相器、第一或非门及第二或非门；所述数据存储单元包括第一STT-MTJ和第二STT-MTJ；其中，

所述第一PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极及第四PMOS管的源极均与所述工作电压输入端连接，所述第二PMOS管的漏极及第四PMOS管的漏极均与第二NMOS管的漏极连接，所述第四PMOS管的栅极与所述保留寄存器的读使能信号连接，所述第二PMOS管的栅极与第二NMOS管的栅极连接，第二NMOS管的源极与第一STT-MTJ的负端连接，第一STT-MTJ的正端分别与第二STT-MTJ的正端及第三NMOS管的漏极连接，第二STT-MTJ的负端与第一NMOS管的源极连接，第一NMOS管的栅极为所述STT-MTJ读写电路的输出端，所述STT-MTJ读写电路的输出端分别与所述第七反相器的输入端、第一PMOS管的栅极及第二NMOS管的源极连接，第一NMOS管的漏极分别与第一PMOS管的漏极、第三PMOS管的漏极、第二PMOS管的栅极及第八反相器的输入端连接，第八反相器的输出端悬空；第三PMOS管的栅极与所述保留寄存器的读使能信号连接；

第五PMOS管的源极及第六PMOS管的源极均与所述工作电压输入端连接，第六PMOS管的栅极与第九反相器的输出端连接，第九反相器的输入端与第二或非门的输出端连接，第六PMOS管的漏极分别与第五NMOS管的漏极及第一STT-MTJ的负端连接，第五NMOS管的栅极与第一或非门的输出端连接，第五NMOS管的源极接地；第五PMOS管的栅极与第十反相器的输出端连接，第十反相器的输入端与第一或非门的输出端连接，第五PMOS管的漏极分别与第四NMOS管的漏极及第二STT-MTJ的负端连接，第四NMOS管的栅极与第二或非门的输出端连接，第四NMOS管的源极接地；

所述第一或非门的第一输入端为所述STT-MTJ读写电路的输入端，所述STT-MTJ读写电路的输入端与所述第五反相器的输出端连接，所述第一或非门的第二输入端与第十一反相器的输出端连接，第十一反相器的输入端与所述保留寄存器的写使能信号连接；所述第二或非门的第一输入端与所述第五反相器的输入端连接，所述第二或非门的第二输入端与所述保留寄存器的写使能信号的反向信号连接。

此外，为实现上述目的，本发明还提供一种集成电路，所述集成电路包括单电源的保留寄存器，所述单电源的保留寄存器包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；其中，

所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接。

优选地，所述寄存器主级电路包括第一传输门、第二传输门、第一反相器和第二反相器；其中，

所述第一传输门的输入端为所述寄存器主级电路的输入端，所述寄存器主级电路的输入端与所述保留寄存器的信号输入端连接，所述第一传输门的输出端与所述第一反相器的输入端连接，所述第一传输门的PMOS控制端与所述保留寄存器的时钟信号连接，所述第一传输门的NMOS控制端与所述时钟信号的反向信号连接；所述第一反相器的输出端为所述寄存器主级电路的输出端，所述寄存器主级电路的输出端分别与所述第二反相器的输入端及所述寄存器从级电路的输入端连接；所述第二反相器的输出端与所述第二传输门的输入端连接；所述第二传输门的输出端与所述第一传输门的输出端连接，所述第二传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第二传输门的NMOS控制端与所述时钟信号连接。

优选地，所述寄存器从级电路包括第三传输门、第四传输门、第五传输门、第六传输门、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器；其中，

所述第三传输门的输入端为所述寄存器从级电路的输入端，所述寄存器从级电路的输入端与所述寄存器主级电路的输出端连接，所述第三传输门的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第六传输门的输入端连接，所述第六传输门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第四传输门的输入端连接，所述第四传输门的输出端与所述第三传输门的输出端连接，所述第七反相器的输入端与所述STT-MTJ读写电路的输出端连接，所述第七反相器的输出端与所述第五传输门输入端连接，所述第五传输门的输出端与所述第六传输门的输出端连接，所述第六传输门的输出端还与所述第五反相器的输入端连接，所述第五反相器的输出端与所述STT-MTJ读写电路的输入端连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端为所述寄存器从级电路的输出端，所述寄存器从级电路的输出端与所述保留寄存器的信号输出端连接，所述第三传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第三传输门的NMOS控制端与所述时钟信号连接，所述第四传输门的PMOS控制端与所述时钟信号连接，所述第四传输门的NMOS控制端与所述时钟信号的反向信号连接，所述第五传输门的PMOS控制端与所述保留寄存器的读使能信号的反向信号连接，所述第五传输门的NMOS控制端与所述读使能信号连接，所述第六传输门的PMOS控制端与所述读使能信号连接，所述第六传输门的NMOS控制端与所述读使能信号的反向信号连接。

优选地，所述STT-MTJ读写电路包括工作电压输入端、数据存储单元、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第八反相器、第九反相器、第十反相器、第十一反相器、第一或非门及第二或非门；所述数据存储单元包括第一STT-MTJ和第二STT-MTJ；其中，

所述第一PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极及第四PMOS管的源极均与所述工作电压输入端连接，所述第二PMOS管的漏极及第四PMOS管的漏极均与第二NMOS管的漏极连接，所述第四PMOS管的栅极与所述保留寄存器的读使能信号连接，所述第二PMOS管的栅极与第二NMOS管的栅极连接，第二NMOS管的源极与第一STT-MTJ的负端连接，第一STT-MTJ的正端分别与第二STT-MTJ的正端及第三NMOS管的漏极连接，第二STT-MTJ的负端与第一NMOS管的源极连接，第一NMOS管的栅极为所述STT-MTJ读写电路的输出端，所述STT-MTJ读写电路的输出端分别与所述第七反相器的输入端、第一PMOS管的栅极及第二NMOS管的源极连接，第一NMOS管的漏极分别与第一PMOS管的漏极、第三PMOS管的漏极、第二PMOS管的栅极及第八反相器的输入端连接，第八反相器的输出端悬空；第三PMOS管的栅极与所述保留寄存器的读使能信号连接；

第五PMOS管的源极及第六PMOS管的源极均与所述工作电压输入端连接，第六PMOS管的栅极与第九反相器的输出端连接，第九反相器的输入端与第二或非门的输出端连接，第六PMOS管的漏极分别与第五NMOS管的漏极及第一STT-MTJ的负端连接，第五NMOS管的栅极与第一或非门的输出端连接，第五NMOS管的源极接地；第五PMOS管的栅极与第十反相器的输出端连接，第十反相器的输入端与第一或非门的输出端连接，第五PMOS管的漏极分别与第四NMOS管的漏极及第二STT-MTJ的负端连接，第四NMOS管的栅极与第二或非门的输出端连接，第四NMOS管的源极接地；

所述第一或非门的第一输入端为所述STT-MTJ读写电路的输入端，所述STT-MTJ读写电路的输入端与所述第五反相器的输出端连接，所述第一或非门的第二输入端与第十一反相器的输出端连接，第十一反相器的输入端与所述保留寄存器的写使能信号连接；所述第二或非门的第一输入端与所述第五反相器的输入端连接，所述第二或非门的第二输入端与所述保留寄存器的写使能信号的反向信号连接。

本发明提供的单电源的保留寄存器，所述单电源的保留寄存器包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接。本发明单电源的保留寄存器具有待机功耗小及布局布线简单的优点；同时，本发明还具有电路结构简单及易实现的优点。

附图说明

图1是本发明单电源的保留寄存器一实施例的模块结构示意图；

图2是本发明单电源的保留寄存器一实施例的电路结构示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明提供一种单电源的保留寄存器。

参照图1，图1是本发明单电源的保留寄存器一实施例的模块结构示意图。

本实施例中，该单电源的保留寄存器包括寄存器主级电路101、寄存器从级电路102和由STT-MTJ构成数据存储单元(图未示)的STT-MTJ读写电路103。其中，STT-MTJ的英文全称为Spin-Torque-Transfer Magnetic Tunnel Junction，中文名为自旋转移力矩磁隧道结，自旋转移力矩磁隧道结是一种新型的非易失性存储单元，具有断电后数据不丢失的特点。

其中，所述寄存器主级电路101的输入端为本实施例单电源的保留寄存器的信号输入端D，所述寄存器主级电路101的输出端与所述寄存器从级电路102的输入端连接；所述寄存器从级电路102的输出端为本实施例单电源的保留寄存器的信号输出端Q；所述STT-MTJ读写电路103的输入端及所述STT-MTJ读写电路103的输出端均与所述寄存器从级电路102连接。所述寄存器主级电路101的时钟端及所述寄存器从级电路102的时钟端均与本实施例单电源的保留寄存器的输入时钟信号CK连接；所述STT-MTJ读写电路103的读使能端与本实施例单电源的保留寄存器的读使能信号SE连接，所述STT-MTJ读写电路103的写使能端与本实施例单电源的保留寄存器的写使能信号WE连接。

图2是本发明单电源的保留寄存器一实施例的电路结构示意图。

一并参照图1和图2，本实施例中，所述寄存器主级电路101包括第一传输门T1、第二传输门T2、第一反相器I1和第二反相器I2；

具体地，所述第一传输门T1的输入端为所述寄存器主级电路101的输入端，所述寄存器主级电路101的输入端与本实施例单电源的保留寄存器的信号输入端连接(也即所述寄存器主级电路101的输入端为本实施例单电源的保留寄存器的信号输入端D)，所述第一传输门T1的输出端与所述第一反相器I1的输入端连接，所述第一传输门T1的PMOS控制端与本实施例单电源的保留寄存器的时钟信号CLK连接，所述第一传输门T1的NMOS控制端与所述时钟信号CLK的反向信号CLK_BAR连接(即本实施例中，信号CLK_BAR为信号CLK经一反相器后所得)；所述第一反相器I1的输出端为所述寄存器主级电路101的输出端，所述寄存器主级电路101的输出端分别与所述第二反相器I2的输入端及所述寄存器从级电路102的输入端连接；所述第二反相器I2的输出端与所述第二传输门T2的输入端连接；所述第二传输门T2的输出端与所述第一传输门T1的输出端连接，所述第二传输门T2的PMOS控制端与所述时钟信号CLK的反向信号CLK_BAR连接，所述第二传输门T2的NMOS控制端与所述时钟信号CLK连接。

本实施例中，所述寄存器从级电路102包括第三传输门T3、第四传输门T4、第五传输门T5、第六传输门T6、第三反相器I3、第四反相器I4、第五反相器I5、第六反相器I6、第七反相器I7；

具体地，所述第三传输门T3的输入端为所述寄存器从级电路102的输入端，所述寄存器从级电路102的输入端与所述寄存器主级电路101的输出端连接(即与所述第一反相器I1的输出端连接)，所述第三传输门T3的输出端与所述第三反相器I3的输入端连接，所述第三反相器I3的输出端与所述第六传输门T6的输入端连接，所述第六传输门T6的输出端与所述第四反相器I4的输入端连接，所述第四反相器I4的输出端与所述第四传输门T4的输入端连接，所述第四传输门T4的输出端与所述第三传输门T3的输出端连接，所述第七反相器I7的输入端与所述STT-MTJ读写电路103的输出端连接，所述第七反相器I7的输出端与所述第五传输门T5输入端连接，所述第五传输门T5的输出端与所述第六传输门T6的输出端连接，所述第六传输门T6的输出端还与所述第五反相器I5的输入端连接，所述第五反相器I5的输出端与所述STT-MTJ读写电路103的输入端连接，所述第五反相器I5的输出端与所述第六反相器I6的输入端连接，所述第六反相器I6的输出端为所述寄存器从级电路102的输出端，所述寄存器从级电路102的输出端与本实施例单电源的保留寄存器的信号输出端Q连接(也即所述寄存器从级电路102的输出端为本实施例单电源的保留寄存器的信号输出端Q)；所述第三传输门T3的PMOS控制端与所述时钟信号CLK的反向信号CLK_BAR连接，所述第三传输门T3的NMOS控制端与所述时钟信号CLK连接，所述第四传输门T4的PMOS控制端与所述时钟信号CLK连接，所述第四传输门T4的NMOS控制端与所述时钟信号CLK的反向信号CLK_BAR连接，所述第五传输门T5的PMOS控制端与本实施例单电源的保留寄存器的读使能信号SE的反向信号SE_BAR(即信号SE_BAR为信号SE经一反相器后所得)连接，所述第五传输门T5的NMOS控制端与所述读使能信号SE连接，所述第六传输门T6的PMOS控制端与所述读使能信号SE连接，所述第六传输门T6的NMOS控制端与所述读使能信号SE的反向信号SE_BAR连接。

本实施例中，所述STT-MTJ读写电路103包括工作电压输入端VDD、数据存储单元2031、第一PMOS管MP0、第二PMOS管MP1、第三PMOS管MP2、第四PMOS管MP3、第五PMOS管MWP0、第六PMOS管MWP1、第一NMOS管MN0、第二NMOS管MN1、第三NMOS管MN2、第四NMOS管MWN0、第五NMOS管MWN1、第八反相器I8、第九反相器I9、第十反相器I10、第十一反相器I11、第一或非门A及第二或非门B；所述数据存储单元1031包括第一STT-MTJ(图2中标号为MTJ0)和第二STT-MTJ(图2中标号为MTJ1)。

具体地，所述第一PMOS管MP0的源极、第二PMOS管MP1的源极、第三PMOS管MP2的源极及第四PMOS管MP3的源极均与所述工作电压输入端VDD连接，所述第二PMOS管MP1的漏极及第四PMOS管MP3的漏极均与第二NMOS管MN1的漏极连接，所述第四PMOS管MP3的栅极与本实施例单电源的保留寄存器的读使能信号SE连接，所述第二PMOS管MP1的栅极与第二NMOS管MN1的栅极连接，第二NMOS管MN1的源极与所述数据存储单元1031中的第一STT-MTJ(MTJ0)的负端n连接，第一STT-MTJ(MTJ0)的正端p分别与第二STT-MTJ(MTJ1)的正端p及第三NMOS管MN2的漏极连接，第二STT-MTJ(MTJ1)的负端n与第一NMOS管MN0的源极连接，第一NMOS管MN0的栅极为所述STT-MTJ读写电路103的输出端，所述STT-MTJ读写电路103的输出端分别与所述第七反相器I7的输入端、第一PMOS管MP0的栅极及第二NMOS管MN1的源极连接，第一NMOS管MN0的漏极分别与第一PMOS管MP0的漏极、第三PMOS管MP2的漏极、第二PMOS管MP1的栅极及第八反相器I8的输入端连接，第八反相器I8的输出端悬空；第三PMOS管MP2的栅极与本实施例单电源的保留寄存器的读使能信号SE连接；

第五PMOS管MWP0的源极及第六PMOS管MWP1的源极均与所述工作电压输入端VDD连接，第六PMOS管MWP1的栅极与第九反相器I9的输出端连接，第九反相器I9的输入端与第二或非门B的输出端连接，第六PMOS管MWP1的漏极分别与第五NMOS管MWN1的漏极及所述数据存储单元1031中的第一STT-MTJ(MTJ0)的负端n连接，第五NMOS管MWN1的栅极与第一或非门A的输出端连接，第五NMOS管MWN1的源极接地；第五PMOS管MWP0的栅极与第十反相器I10的输出端连接，第十反相器的输入端与第一或非门A的输出端连接，第五PMOS管MWP0的漏极分别与第四NMOS管MWN0的漏极及所述数据存储单元1031中的第二STT-MTJ(MTJ1)的负端n连接，第四NMOS管MWN0的栅极与第二或非门B的输出端连接，第四NMOS管MWN0的源极接地；

所述第一或非门A的第一输入端为所述STT-MTJ读写电路103的输入端，所述STT-MTJ读写电路103的输入端与所述第五反相器I5的输出端连接，所述第一或非门A的第二输入端与第十一反相器I11的输出端连接，第十一反相器I11的输入端与本实施例单电源的保留寄存器的写使能信号WE连接；所述第二或非门B的第一输入端与所述第五反相器I5的输入端连接，所述第二或非门B的第二输入端与本实施例单电源的保留寄存器的写使能信号WE的反向信号WE_BAR连接(信号WE_BAR为信号WE经一反相器后所得)。

需要说明的是，图2所示的单电源的保留寄存器是一个单电源的正边沿保留寄存器，故图2中的时钟信号CLK与图1中的输入时钟信号CK同相。

本实施例中，由于所述STT-MTJ读写电路103中的所述数据存储单元1031使用STT-MTJ(Spin-Torque-Transfer Magnetic Tunnel Junction，自旋转移力矩磁隧道结，具有断电后数据不丢失的特点)实现电源断电时的数据保存，因此，本实施例单电源的保留寄存器在电源断电时(即当所述工作电压输入端VDD的电压为零时)，不需要使用额外的辅助电源对其供电即可实现数据保存，从而有效地减小了待机功耗；并且，本实施例单电源的保留寄存器由于无需使用辅助电源，故在电路的布局布线时，不需要考虑辅助电源的电源线布线，也不需要考虑常通电标准单元的放置，因此本实施例单电源的保留寄存器还具有布局布线简单的优点。

本实施例提供的单电源的保留寄存器，所述单电源的保留寄存器包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接。本实施例单电源的保留寄存器具有待机功耗小及布局布线简单的优点；同时，本实施例还具有电路结构简单及易实现的优点。

本发明还提供一种集成电路，该集成电路包括单电源的保留寄存器，该单电源的保留寄存器的模块结构及电路结构可参照上述实施例，在此不再赘述。理所应当地，由于本实施例的集成电路采用了上述单电源的保留寄存器的技术方案，因此该集成电路具有上述单电源的保留寄存器所有的有益效果。

以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (6)

1.一种单电源的保留寄存器，其特征在于，包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；其中，

所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接；

所述寄存器主级电路包括第一传输门、第二传输门、第一反相器和第二反相器；其中，

所述第一传输门的输入端为所述寄存器主级电路的输入端，所述寄存器主级电路的输入端与所述保留寄存器的信号输入端连接，所述第一传输门的输出端与所述第一反相器的输入端连接，所述第一传输门的PMOS控制端与所述保留寄存器的时钟信号连接，所述第一传输门的NMOS控制端与所述时钟信号的反向信号连接；所述第一反相器的输出端为所述寄存器主级电路的输出端，所述寄存器主级电路的输出端分别与所述第二反相器的输入端及所述寄存器从级电路的输入端连接；所述第二反相器的输出端与所述第二传输门的输入端连接；所述第二传输门的输出端与所述第一传输门的输出端连接，所述第二传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第二传输门的NMOS控制端与所述时钟信号连接。

2.如权利要求1所述的单电源的保留寄存器，其特征在于，所述寄存器从级电路包括第三传输门、第四传输门、第五传输门、第六传输门、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器；其中，

所述第三传输门的输入端为所述寄存器从级电路的输入端，所述寄存器从级电路的输入端与所述寄存器主级电路的输出端连接，所述第三传输门的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第六传输门的输入端连接，所述第六传输门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第四传输门的输入端连接，所述第四传输门的输出端与所述第三传输门的输出端连接，所述第七反相器的输入端与所述STT-MTJ读写电路的输出端连接，所述第七反相器的输出端与所述第五传输门输入端连接，所述第五传输门的输出端与所述第六传输门的输出端连接，所述第六传输门的输出端还与所述第五反相器的输入端连接，所述第五反相器的输出端与所述STT-MTJ读写电路的输入端连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端为所述寄存器从级电路的输出端，所述寄存器从级电路的输出端与所述保留寄存器的信号输出端连接，所述第三传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第三传输门的NMOS控制端与所述时钟信号连接，所述第四传输门的PMOS控制端与所述时钟信号连接，所述第四传输门的NMOS控制端与所述时钟信号的反向信号连接，所述第五传输门的PMOS控制端与所述保留寄存器的读使能信号的反向信号连接，所述第五传输门的NMOS控制端与所述读使能信号连接，所述第六传输门的PMOS控制端与所述读使能信号连接，所述第六传输门的NMOS控制端与所述读使能信号的反向信号连接。

3.如权利要求2所述的单电源的保留寄存器，其特征在于，所述STT-MTJ读写电路包括工作电压输入端、数据存储单元、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第八反相器、第九反相器、第十反相器、第十一反相器、第一或非门及第二或非门；所述数据存储单元包括第一STT-MTJ和第二STT-MTJ；其中，

所述第一PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极及第四PMOS管的源极均与所述工作电压输入端连接，所述第二PMOS管的漏极及第四PMOS管的漏极均与第二NMOS管的漏极连接，所述第四PMOS管的栅极与所述保留寄存器的读使能信号连接，所述第二PMOS管的栅极与第二NMOS管的栅极连接，第二NMOS管的源极与第一STT-MTJ的负端连接，第一STT-MTJ的正端分别与第二STT-MTJ的正端及第三NMOS管的漏极连接，第二STT-MTJ的负端与第一NMOS管的源极连接，第一NMOS管的栅极为所述STT-MTJ读写电路的输出端，所述STT-MTJ读写电路的输出端分别与所述第七反相器的输入端、第一PMOS管的栅极及第二NMOS管的源极连接，第一NMOS管的漏极分别与第一PMOS管的漏极、第三PMOS管的漏极、第二PMOS管的栅极及第八反相器的输入端连接，第八反相器的输出端悬空；第三PMOS管的栅极与所述保留寄存器的读使能信号连接；

第五PMOS管的源极及第六PMOS管的源极均与所述工作电压输入端连接，第六PMOS管的栅极与第九反相器的输出端连接，第九反相器的输入端与第二或非门的输出端连接，第六PMOS管的漏极分别与第五NMOS管的漏极及第一STT-MTJ的负端连接，第五NMOS管的栅极与第一或非门的输出端连接，第五NMOS管的源极接地；第五PMOS管的栅极与第十反相器的输出端连接，第十反相器的输入端与第一或非门的输出端连接，第五PMOS管的漏极分别与第四NMOS管的漏极及第二STT-MTJ的负端连接，第四NMOS管的栅极与第二或非门的输出端连接，第四NMOS管的源极接地；

所述第一或非门的第一输入端为所述STT-MTJ读写电路的输入端，所述STT-MTJ读写电路的输入端与所述第五反相器的输出端连接，所述第一或非门的第二输入端与第十一反相器的输出端连接，第十一反相器的输入端与所述保留寄存器的写使能信号连接；所述第二或非门的第一输入端与所述第五反相器的输入端连接，所述第二或非门的第二输入端与所述保留寄存器的写使能信号的反向信号连接。

4.一种集成电路，其特征在于，所述集成电路包括单电源的保留寄存器，所述单电源的保留寄存器包括寄存器主级电路、寄存器从级电路和由STT-MTJ构成数据存储单元的STT-MTJ读写电路；其中，

所述寄存器主级电路的输入端为所述保留寄存器的信号输入端，所述寄存器主级电路的输出端与所述寄存器从级电路的输入端连接；所述寄存器从级电路的输出端为所述保留寄存器的信号输出端；所述STT-MTJ读写电路与所述寄存器从级电路连接；

所述寄存器主级电路包括第一传输门、第二传输门、第一反相器和第二反相器；其中，

所述第一传输门的输入端为所述寄存器主级电路的输入端，所述寄存器主级电路的输入端与所述保留寄存器的信号输入端连接，所述第一传输门的输出端与所述第一反相器的输入端连接，所述第一传输门的PMOS控制端与所述保留寄存器的时钟信号连接，所述第一传输门的NMOS控制端与所述时钟信号的反向信号连接；所述第一反相器的输出端为所述寄存器主级电路的输出端，所述寄存器主级电路的输出端分别与所述第二反相器的输入端及所述寄存器从级电路的输入端连接；所述第二反相器的输出端与所述第二传输门的输入端连接；所述第二传输门的输出端与所述第一传输门的输出端连接，所述第二传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第二传输门的NMOS控制端与所述时钟信号连接。

5.如权利要求4所述的集成电路，其特征在于，所述寄存器从级电路包括第三传输门、第四传输门、第五传输门、第六传输门、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器；其中，

所述第三传输门的输入端为所述寄存器从级电路的输入端，所述寄存器从级电路的输入端与所述寄存器主级电路的输出端连接，所述第三传输门的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第六传输门的输入端连接，所述第六传输门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第四传输门的输入端连接，所述第四传输门的输出端与所述第三传输门的输出端连接，所述第七反相器的输入端与所述STT-MTJ读写电路的输出端连接，所述第七反相器的输出端与所述第五传输门输入端连接，所述第五传输门的输出端与所述第六传输门的输出端连接，所述第六传输门的输出端还与所述第五反相器的输入端连接，所述第五反相器的输出端与所述STT-MTJ读写电路的输入端连接，所述第五反相器的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端为所述寄存器从级电路的输出端，所述寄存器从级电路的输出端与所述保留寄存器的信号输出端连接，所述第三传输门的PMOS控制端与所述时钟信号的反向信号连接，所述第三传输门的NMOS控制端与所述时钟信号连接，所述第四传输门的PMOS控制端与所述时钟信号连接，所述第四传输门的NMOS控制端与所述时钟信号的反向信号连接，所述第五传输门的PMOS控制端与所述保留寄存器的读使能信号的反向信号连接，所述第五传输门的NMOS控制端与所述读使能信号连接，所述第六传输门的PMOS控制端与所述读使能信号连接，所述第六传输门的NMOS控制端与所述读使能信号的反向信号连接。

6.如权利要求5所述的集成电路，其特征在于，所述STT-MTJ读写电路包括工作电压输入端、数据存储单元、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第八反相器、第九反相器、第十反相器、第十一反相器、第一或非门及第二或非门；所述数据存储单元包括第一STT-MTJ和第二STT-MTJ；其中，

所述第一PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极及第四PMOS管的源极均与所述工作电压输入端连接，所述第二PMOS管的漏极及第四PMOS管的漏极均与第二NMOS管的漏极连接，所述第四PMOS管的栅极与所述保留寄存器的读使能信号连接，所述第二PMOS管的栅极与第二NMOS管的栅极连接，第二NMOS管的源极与第一STT-MTJ的负端连接，第一STT-MTJ的正端分别与第二STT-MTJ的正端及第三NMOS管的漏极连接，第二STT-MTJ的负端与第一NMOS管的源极连接，第一NMOS管的栅极为所述STT-MTJ读写电路的输出端，所述STT-MTJ读写电路的输出端分别与所述第七反相器的输入端、第一PMOS管的栅极及第二NMOS管的源极连接，第一NMOS管的漏极分别与第一PMOS管的漏极、第三PMOS管的漏极、第二PMOS管的栅极及第八反相器的输入端连接，第八反相器的输出端悬空；第三PMOS管的栅极与所述保留寄存器的读使能信号连接；

第五PMOS管的源极及第六PMOS管的源极均与所述工作电压输入端连接，第六PMOS管的栅极与第九反相器的输出端连接，第九反相器的输入端与第二或非门的输出端连接，第六PMOS管的漏极分别与第五NMOS管的漏极及第一STT-MTJ的负端连接，第五NMOS管的栅极与第一或非门的输出端连接，第五NMOS管的源极接地；第五PMOS管的栅极与第十反相器的输出端连接，第十反相器的输入端与第一或非门的输出端连接，第五PMOS管的漏极分别与第四NMOS管的漏极及第二STT-MTJ的负端连接，第四NMOS管的栅极与第二或非门的输出端连接，第四NMOS管的源极接地；

所述第一或非门的第一输入端为所述STT-MTJ读写电路的输入端，所述STT-MTJ读写电路的输入端与所述第五反相器的输出端连接，所述第一或非门的第二输入端与第十一反相器的输出端连接，第十一反相器的输入端与所述保留寄存器的写使能信号连接；所述第二或非门的第一输入端与所述第五反相器的输入端连接，所述第二或非门的第二输入端与所述保留寄存器的写使能信号的反向信号连接。